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Die
Erfindung betrifft ein Halbleiter-Bauelement-Test-Verfahren, sowie
ein Test-System zum Testen von Halbleiter-Bauelementen, insbesondere ein Testsystem
mit Datenfusion und automatisierter Mustererkennung zur Prozeßkontrolle
und Fehleranalyse bei integrierten Schaltungen.
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Halbleiter-Bauelemente,
z.B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise,
Halbleiter-Speicherbauelemente
wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente
(z.B. ROMS oder RAMs, insbesondere SRAMs und DRAMs), etc. werden
im Verlauf des Herstellprozesses umfangreichen Tests unterzogen.
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Zur
gemeinsamen Herstellung von jeweils einer Vielzahl von (i.A. identischen)
Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d.h. eine dünne, aus
einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer
wird entsprechend bearbeitet (z.B. nacheinander einer Vielzahl von
Beschichtungs-, Belichtungs-, Ätz-,
Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen),
und daraufhin z.B. zersägt
(oder z.B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente
zur Verfügung
stehen.
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Bei
der Herstellung von Halbleiter-Bauelementen (z.B. von DRAMs (Dynamic
Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere
von DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter
Datenrate)) können – noch bevor
am Wafer sämtliche
gewünschten, o.g.
Bearbeitungsschritte durchgeführt
wurden – (d.h. bereits
in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer
oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräten die (noch
auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden
Testverfahren unterzogen werden (z.B. sog. Kerf-Messungen am Waferritzrahmen).
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Nach
der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung sämtlicher
der o.g. Wafer-Bearbeitungsschritte)
werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen
weiteren Testverfahren unterzogen – beispielsweise können mit
Hilfe entsprechender (weiterer) Testgeräte die – noch auf dem Wafer befindlichen,
fertiggestellten – Bauelemente
entsprechend getestet werden („Scheibentests").
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Nach
dem Zersägen
(bzw. dem Ritzen, und Brechen) des Wafers werden die – dann einzeln
zur Verfügung
stehenden – Bauelemente
jeweils einzeln in sog. Carrier (d.h. eine entsprechende Umverpackung)
geladen, woraufhin die – in
die Carrier geladenen – Halbleiter-Bauelemente
an einer oder mehreren (weiteren) Test-Stationen entsprechenden
weiteren Testverfahren unterzogen werden können.
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Auf
entsprechende Weise können
ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen,
und unter Verwendung entsprechender, weiterer Testgeräte) z.B.
nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden
Halbleiter-Bauelement-Gehäuse
durchgeführt
werden, und/oder z.B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt
den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende
elektronische Module (sog. Modultests).
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Beim
Testen von Halbleiter-Bauelementen können als Testverfahren (z.B.
bei den o.g. Scheibentests, Modultests, etc.) jeweils z.B. sog. „DC-Test", und/oder z.B. sog. „AC-Tests" eingesetzt werden.
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Bei
einem DC-Test kann z.B. an einen entsprechenden Anschluß eines
zu testenden Halbleiter-Bauelements eine Spannung (oder Strom) bestimmter – insbesondere
gleichbleibender – Höhe angelegt
werden, und dann die Höhe
von – sich
ergebenden – Strömen (bzw.
Spannungen) gemessen werden – insbesondere überprüft werden,
ob diese Ströme
(bzw. Spannungen) innerhalb vorbestimmter, gewünschter Grenzwerte liegen.
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Demgegenüber können bei
einem AC-Test an entsprechende Anschlüsse eines Halbleiter-Bauelements
beispielsweise – in
der Höhe
wechselnde – Spannungen
(oder Ströme)
angelegt werden, insbesondere entsprechende Test-Muster-Signale,
mit deren Hilfe am jeweiligen Halbleiter-Bauelement entsprechende
Funktionstest durchgeführt
werden können.
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Mit
Hilfe der o.g. Testverfahren können
defekte Halbleiter-Bauelemente
identifiziert, und dann aussortiert (oder teilweise auch repariert)
werden.
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Des
weiteren können
die bei den o.g. Tests gewonnenen Ergebnisse z.B. auch dazu verwendet werden,
die bei der Fertigung der Halbleiter-Bauelemente eingesetzten Prozesse
bzw. Prozess-Schritte (z.B. die o.g. Beschichtungs-, Belichtungs-, Ätz-, Diffusions-,
und/oder Implantations-Prozess-Schritte, etc.)
zu verbessern bzw. zu optimieren, und somit den Yield (Ausbeute)
bei der Halbleiter-Bauelement-Fertigung
zu erhöhen.
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Hierfür muß der Versuch
unternommen werden, aus den bei den o.g. Tests gewonnenen Ergebnissen
auf die – physikalischen – Ursachen
von ggf. auftretenden Fehlern zu schließen.
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Dies
geschieht – bei
herkömmlichen
Verfahren – i.A.
auf manuelle Weise, und i.A. jeweils nur unter – separater – Betrachtung
der jeweils bei einem einzelnen der o.g. Tests gewonnenen Ergebnisse.
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Eine
derartige – manuelle – Auswertung
der Test-Ergebnisse zur Yield-Verbesserung bzw. -Optimierung ist
zeitaufwändig
und teuer, und führt
häufig nicht
zu zufriedenstellenden Resultaten.
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Die
Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement-Test-Verfahren,
sowie ein neuartiges Test-System zum Testen von Halbleiter-Bauelementen
zur Verfügung
zu stellen.
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Sie
erreicht dieses und weitere Ziele durch die Gegenstände der
Ansprüche
1 und 27.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Gemäß einem
Grundgedanken der Erfindung wird ein Test-System zum Testen von
Halbleiter-Bauelementen zur Verfügung
gestellt, bei welchem eine – insbesondere
zentrale – Recheneinrichtung,
insbesondere ein – insbesondere
zentrales – Testgerät vorgesehen
ist, mit welcher bzw. welchem von bei mindestens zwei verschiedenen
Tests gewonnene Test-Ergebnis-Daten – gemeinsam – ausgewertet
werden.
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Die
Auswertung kann vorteilhaft unter Verwendung entsprechender – die bei
den verschiedenen Tests gewonnenen Test-Ergebnis-Daten gemeinsam
mit in die Analyse einbeziehenden – Muster-Erkennungs-Verfahren
erfolgen.
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Im
folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung
näher erläutert. In
der Zeichnung zeigt:
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1a eine schematische Darstellung
von bei der Fertigung von entsprechenden Halbleiter-Bauelementen
durchlaufenen Stationen, und mehreren – Teil eines Halbleiter-Bauelement- Test-Systems gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung bildenden – Testgeräten;
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1b eine schematische Darstellung
von weiteren bei der Fertigung von entsprechenden Halbleiter-Bauelementen
durchlaufenen Stationen, und mehreren weiteren – Teil des Halbleiter-Bauelement-Test-Systems
bildenden – Testgeräten; und
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1c eine schematische Darstellung
einer – Teil
des Halbleiter-Bauelement-Test-Systems bildenden – zentralen
Recheneinrichtung, mit der – alternativ
zu einem zentralen Testgerät – die von
den Testgeräten
stammenden Daten verarbeitet werden können.
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In 1a und 1b sind – auf schematische Weise – einige
(von einer Vielzahl weiterer, hier nicht dargestellter) bei der
Fertigung von Halbleiter-Bauelementen 3a, 3b, 3c, 3d (bzw.
elektronischen Modulen) von entsprechenden Halbleiter-Bauelementen 3a, 3b, 3c, 3d durchlaufenen
Stationen A, B, C, D, E, F, G gezeigt.
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Bei
den Halbleiter-Bauelementen 3a, 3b, 3c, 3d kann
es sich z.B. um entsprechende, integrierte (analoge bzw. digitale)
Rechenschaltkreise handeln, und/oder um Halbleiter-Speicherbauelemente
wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) oder Tabellenspeicher-Bauelemente
(z.B. ROMs oder RAMS), insbesondere um SRAMs oder DRAMs (hier z.B.
um DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher)
mit doppelter Datenrate (DDR-DRAMs = Double Data Rate – DRAMs),
vorteilhaft um High-Speed DDR-DRAMs).
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Bei
der Herstellung der Halbleiter-Bauelemente 3a, 3b, 3c, 3d wird
eine entsprechende Silizium-Scheibe bzw. ein entsprechender Wafer 2 – z.B. an
der in 1a gezeigten Station
A vor- und nachgeschalteten Stationen (z.B. der – der Station A nachgeschalteten – Station
B, sowie einer Vielzahl weiterer, hier nicht dargestellten (der
Station A vor- und nachgeschalteten) Stationen) – entsprechenden, herkömmlichen
Beschichtungs-, Belichtungs-, Ätz-, Diffusions-,
und/oder Implantations-Prozess-Schritten, etc. unterzogen.
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Die
Station A dient dazu, die – noch
auf dem Wafer 2 befindlichen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d mittels
eines Testgeräts 6 einem
oder mehreren Testverfahren – z.B.
sog. Kerf-Messungen am Waferritzrahmen – zu unterziehen (und zwar – wie aus
den Ausführungen
oben hervorgeht – noch bevor
am Wafer 2 sämtliche
gewünschten,
o.g. Bearbeitungsschritte durchgeführt wurden (d.h. bereits in einem
halbfertigen Zustand der Halbleiter-Bauelemente 3a, 3b, 3c, 3d).
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Die
an der Station A zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d auf
dem Wafer 2 benötigten
Spannungen/Ströme
bzw. Test-Signale werden von dem Testgerät 6 erzeugt, und mittels
einer mit dem Testgerät 6 verbundenen
Halbleiter-Bauelement-Testkarte 8 bzw.
probecard 8 (genauer: mittels entsprechender, an der probecard 8 vorgesehener Kontakt-Nadeln 9a, 9b)
an entsprechende Anschlüsse
der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
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Von
der Station A aus wird der Wafer 2 (insbesondere auf vollautomatisierte
Weise) an die Station B (und von dort aus ggf. an eine Vielzahl
weiterer – hier
nicht dargestellter – Stationen)
weitertransportiert, wo – wie
bereits oben erwähnt
wurde – der
Wafer 2 entsprechenden, weiteren Bearbeitungsschritten
(insbesondere entsprechenden Beschichtungs-, Belichtungs-, Ätz-, Diffusions-,
und/oder Implantations-Prozess-Schritten, etc.) unterzogen wird, und/oder – entsprechend ähnlich wie
an der Station A – entsprechenden,
weiteren Testverfahren.
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Nach
der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung sämtlicher
der o.g. Wafer-Bearbeitungsschritte)
wird der Wafer 2 von der entsprechenden – letzten – Bearbeitungs-Station
aus (z.B. der Station B, oder den – dieser nachgeschalteten – weiteren
Stationen) – insbesondere
auf vollautomatisierte Weise – an
die nächste
Station C weitertransportiert.
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Die
Station C dient dazu, die – noch
auf dem Wafer 2 befindlichen, fertigen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d mittels
eines Testgeräts 16 einem
oder mehreren – weiteren – Testverfahren
zu unterziehen (z.B. sog. Scheibentests).
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Die
an der Station C zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d auf
dem Wafer 2 benötigten
Spannungen/Ströme
bzw. Test-Signale werden von dem Testgerät 16 erzeugt, und
mittels einer mit dem Testgerät 16 verbundenen
Halbleite-Bauelement-Testkarte 18 bzw.
probecard 18 (genauer: mittels entsprechender, an der probecard 18 vorgesehener
Kontakt-Nadeln 19a, 19b)
an entsprechende Anschlüsse
der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
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Von
der Station C aus wird der Wafer 2 (insbesondere auf vollautomatisierte
Weise) an die nächste
Station D weitertransportiert, und dort (nachdem der Wafer 2 auf
an sich bekannte Weise mit einer Folie beklebt wurde) mittels einer
entsprechenden Maschine 7 zersägt (oder z.B. geritzt, und
gebrochen), so dass dann die Halbleiter-Bauelemente 3a, 3b, 3c, 3d – einzeln – zur Verfügung stehen.
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Vor
dem Weitertransport an die Station D kann der Wafer 2 – bzw. die
auf diesem befindlichen Bauelemente 3a, 3b, 3c, 3d – noch an
einer oder mehreren – der
Station C entsprechenden – Stationen
einem oder mehreren, weiteren Testverfahren unterzogen werden.
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Nach
dem Zersägen
des Wafers 2 an der Station D wird jedes einzelne Bauelement 3a, 3b, 3c, 3d dann
(insbesondere – wiederum – vollautomatisch)
in einen entsprechenden Carrier 11a, 11b, 11c, 11d bzw.
eine entsprechende Umverpackung 11a, 11b, 11c, 11d geladen,
und die – in
die Carrier 11a, 11b, 11c, 11d geladenen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d an
einer oder mehreren (weiteren) Test-Stationen – z.B. der in 1a gezeigten Station E – einem
oder mehreren weiteren Testverfahren unterzogen (z.B. sog. Carriertests).
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Hierzu
werden die Carrier 11a, 11b, 11c, 11d in
entsprechende – über entsprechende
Leitungen 29a, 29b, 29c, 29d mit
einem (oder mehreren) entsprechenden Testgerät(en) 26a, 26b, 26c, 26d verbundene – Carrier-Sockel
bzw. Carrier-Adapter eingeführt.
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Die
an der Station E zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d in
den Carriern 11a, 11b, 11c, 11d benötigten Spannungen/Ströme bzw. Test-Signale
werden von dem (den) Testgerät
en) 26a, 26b, 26c, 26d erzeugt,
und über
die über
die Leitungen 29a, 29b, 29c, 29d mit
dem (den) Testgerät(en) 26a, 26b, 26c, 26d verbundenen
Carrier-Sockel, und die an diese angeschlossenen Carrier 11a, 11b, 11c, 11d an
entsprechende Anschlüsse
der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
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Von
der Station E aus werden die Halbleiter-Bauelemente 3a, 3b, 3c, 3d (insbesondere
auf vollautomatisierte Weise) an eine oder mehrere – hier nicht
dargestellte – Station(en)
weitertransportiert, wo die Halbleiter-Bauelemente 3a, 3b, 3c, 3d in
entsprechende Gehäuse 12a, 12b, 12c, 12d (z.B.
entsprechende steck- oder oberflächen-montierbare Bauelement-Gehäuse, etc.)
eingebaut werden.
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Wie
in 1b gezeigt ist, werden
die – in
die Gehäuse 12a, 12b, 12c, 12d montierten – Halbleiter-Bauelemente 3a, 3b, 3c, 3d dann
an eine (oder mehrere) weitere Test-Stationen – z.B. die in 1b gezeigte Station F – weitertransportiert,
und dort einem oder mehreren weiteren Testverfahren unterzogen.
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Hierzu
werden die Halbleiter-Bauelement-Gehäuse 12a, 12b, 12c, 12d in
entsprechende – über entsprechende
Leitungen 39a, 39b, 39c, 39d mit
einem (oder mehreren) entsprechenden Testgerät(en) 36a, 36b, 36c, 36d verbundene – Bauelement-Gehäuse-Sockel
bzw. Bauelement-Gehäuse-Adapter
eingeführt.
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Die
an der Station F zum Testen der – in die Gehäuse 12a, 12b, 12c, 12d montierten – Halbleiter-Bauelemente 3a, 3b, 3c, 3d benötigten Spannungen/Ströme bzw.
Test-Signale werden von dem (den) Testgerät(en) 36a, 36b, 36c, 36d erzeugt,
und über die über die
Leitungen 39a, 39b, 39c, 39d mit
dem (den) Testgerät(en) 36a, 36b, 36c, 36d verbundenen Gehäuse-Sockel,
und die an diese angeschlossenen Bauelement-Gehäuse 12a, 12b, 12c, 12d an
entsprechende Anschlüsse
der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
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Von
der Station F aus können
die in die Gehäuse 12a, 12b, 12c, 12d montierten
Halbleiter-Bauelemente 3a, 3b, 3c, 3d dann – optional – an eine oder
mehrere – hier
nicht dargestellte – weitere
Station(en) weitertransportiert werden, wo ein entsprechendes Halbleiter-Bauelemente-Gehäuse (z.B.
das Gehäuse 12a,
mit samt dem darin montierten Halbleiter-Bauelement 3a) – zusammen
mit weiteren Bauelementen (analogen bzw. digitalen Rechenschaltkreisen,
und/oder Halbleiter-Speicherbauelementen, z.B. PLAs, PALs, ROMs,
RAMS, insbesondere SRAMs oder DRAMs, etc.) – an ein entsprechendes elektronisches
Modul 13 – z.B.
eine Leiterplatte – angeschlossen
wird.
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Wie
in 1b gezeigt ist, kann
das elektronische Modul 13 (und damit auch die – an das
elektronische Modul 13 angeschlossenen (in ein entsprechendes
Gehäuse 12a montierten) – Halbleiter-Bauelemente 3a)
dann – optional – an eine
(oder mehrere) weitere Test-Stationen – z.B. die in
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1b gezeigte Station G – weitertransportiert
werden, und dort einem oder mehreren weiteren Testverfahren (insbesondere
sog. Modultests) unterzogen werden.
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Die
an der Station G zum Testen des Moduls 13 (und damit der
darin montierten Halbleiter-Bauelemente 3a) benötigten Spannungen/Ströme bzw. Test-Signale
werden z.B. von einem Testgerät 46 erzeugt,
und über
eine Leitung 49 an das elektronische Modul 13,
und somit an die entsprechenden Anschlüsse der entsprechenden darin
montierten Halbleiter-Bauelemente 3a angelegt.
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Bei
den o.g. zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d (z.B.
an der Station A, und/oder der Station C, und/oder der Station E, und/oder
der Station F, und/oder der Station G, und/oder weiteren – in den
Figuren nicht dargestellten – Stationen)
verwendeten Testverfahren, bzw. bei den von dem Testgerät 6 und/oder 16,
und/oder den Testgeräten 26a, 26b, 26c, 26d und/oder 36a, 36b, 36c, 36d,
und/oder dem Testgerät 46,
und/oder entsprechenden weiteren – nicht dargestellten – Testgeräten durchgeführten Testverfahren
(Kerf-Messungen, Scheibentests, Carriertests, Modultests, etc.) kann
es sich jeweils um sog. „DC-Tests", und/oder z.B. jeweils
um sog. „AC-Tests" handeln (wobei an
jeder der o.g. Stationen A, C, E, F, G – bzw. diesen entsprechenden,
hier nicht dargestellten Stationen – bzw. von jedem der o.g. Testgeräte 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 – bzw. diesen
entsprechenden, nicht dargestellten Testgeräten – z.B. jeweils nur ein DC-
oder ein AC-Test, oder z.B. sowohl ein DC- als auch ein AC-Test
durchgeführt
werden kann, oder – insbesondere
unter jeweils verschiedenen Testbedingungen – mehrere DC- und/oder mehrere
AC-Tests, etc.).
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Bei
einem DC-Test kann vom entsprechenden Testgerät 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 an
einen entsprechenden Anschluß des
zu testenden Halbleiter-Bauelements 3a, 3b, 3c, 3d z.B. eine
Spannung (oder Strom) bestimmter – insbesondere gleichbleibender – Höhe angelegt
werden, und dann vom entsprechenden Testgerät 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 die
Höhe von – sich ergebenden – Strömen (bzw.
Spannungen) gemessen werden, und z.B. vom jeweiligen Testgerät 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46,
und/oder – alternativ – von einer – in 1c gezeigten – (zentralen)
Recheneinrichtung 1 ausgewertet werden (insbesondere z.B.
indem überprüft wird,
ob diese Ströme
(bzw. Spannungen) innerhalb vorbestimmter, gewünschter Grenzwerte liegen ((Einzel-)Fehler-Test),
und/oder auf eine – im
folgenden genauer erläuterte – spezielle Art
und Weise).
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Demgegenüber können bei
einem AC-Test vom entsprechenden Testgerät 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 an
entsprechende Anschlüsse
des zu testenden Halbleiter-Bauelements 3a, 3b, 3c, 3d beispielsweise – in der
Höhe wechselnde – Spannungen
(oder Ströme)
angelegt werden, insbesondere entsprechende Test-Signale, z.B. Test-Muster-Signale (d.h. entsprechende
Signalfolgen bzw. Test-Pattern), mit deren Hilfe am jeweiligen Halbleiter-Bauelement
entsprechende Funktions- bzw. Funktionaltest durchgeführt werden
können
(z.B. indem vom entsprechenden Testgerät 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 die – sich in
Reaktion auf die eingegebenen Test-Signale ergebenden, vom Halbleiter-Bauelement
ausgegebenen – Signale,
insbesondere Signalfolgen abgetastet werden, und z.B. vom jeweiligen
Testgerät 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46,
und/oder – alternativ – von der
in 1c gezeigten (zentralen)
Recheneinrichtung 1 ausgewertet werden (insbesondere z.B.
indem überprüft wird,
ob die sich ergebenden Signalfolgen zu erwartenden Muster-Signalen,
insbesondere Muster-Signalfolgen entsprechen ((Einzel)Fehler-Test),
und/oder auf eine – im
folgenden genauer erläuterte – spezielle
Art und Weise).
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Beim
hier gezeigten Ausführungsbeispiel können von
ein- und demselben Testgerät 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 – für ein- und dasselbe
Bauelement 3a, bzw. für
ein- und dieselbe Gruppe
von Bauelementen, bzw. für
ein- und denselben Wafer 2, bzw. für ein- und dasselbe Los, etc. – mehrere,
insbesondere mehrere verschiedene AC- und/oder DC-Tests durchgeführt werden,
insbesondere mehrere AC- und/oder DC-Tests unter jeweils unterschiedlichen
Testbedingungen (z.B. mehrere DC-Tests jeweils mit unterschiedlichen
Höhen der
in das jeweilige Halbleiter-Bauelement eingegebenen Spannungen (oder
Ströme),
und/oder mehrere DC-Test mit an jeweils unterschiedlichen Bauelement-Anschlüssen eingegebenen
Spannungen (oder Strömen),
und/oder mehrere AC-Tests mit jeweils unterschiedlichen Test-Signalen,
insbesondere Test-Pattern,
und/oder unter Verwendung von jeweils unterschiedlichen Bauelement-Anschlüssen zur
Signal-Eingabe, und/oder unter Verwendung von jeweils unterschiedlichen
externen und/oder internen Spannungs- und/oder Signalpegeln, etc.,
etc.).
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Bei
alternativen – hier
nicht dargestellten – Ausführungsbeispielen
kann – ganz
oder teilweise – auf
die o.g. Testgeräte 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 verzichtet
werden; die entsprechenden zur Durchführung von z.B. AC- und/oder DC-Tests
an entsprechende Anschlüsse
des zu testenden Halbleiter-Bauelements 3a, 3b, 3c, 3d anzulegenden
Spannungen (oder Ströme),
bzw. Test-Signale
können
dann – sämtlich oder
teilweise – von
der o.g. (zentralen) Recheneinrichtung 1 erzeugt werden.
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Wie
aus 1c hervorgeht, weist
die – hier (alternativ
statt z.B. einem entsprechenden Testgerät, z.B. dem Testgerät 6 (s.u.))
als (zentrale) Test-Auswerte-Einrichtung fungierende – (zentrale) Recheneinrichtung 1 – entsprechend ähnlich wie
herkömmliche
Rechner, insbesondere PC-, Workstation-, oder Server-Rechner – eine oder
mehrere Speichereinrichtungen 10 auf, sowie eine oder mehrere Prozessoreinrichtungen,
insbesondere einen oder mehrere Mikroprozessoren 5.
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Bei
alternativen, hier nicht dargestellten Ausführungsbeispielen kann die Funktion
der in 1c gezeigten
Recheneinrichtung 1 auch – dezentral – von mehreren
verschiedenen, zusammenarbeitenden Rechner verwirklicht werden.
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Alternativ
kann die Funktion der Recheneinrichtung 1 z.B. auch (wie
bereits oben angedeutet) von einem – oder mehreren – der o.g.
Testgeräte 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 erfüllt werden
(z.B. von dem Testgerät 6).
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Wie
aus den 1a, 1b und 1c hervorgeht, werden – anders
als im Stand der Technik – beim
hier gezeigten Ausführungsbeispiel
die bei – unterschiedlichen – Tests
(für ein-
und dasselbe Bauelement 3a, bzw. für ein- und dieselbe Gruppe
von Bauelementen 3a, 3b, 3c, 3d,
bzw. für
ein- und denselben Wafer 2, bzw. für ein- und dasselbe Los) von
ein- und demselben
Testgerät 6 gewonnenen
Daten (z.B. die Daten DA1, DB1),
und/oder die bei – unterschiedlichen – Tests (für ein- und
dasselbe Bauelement 3a, bzw. für ein- und dieselbe Gruppe
von Bauelementen 3a, 3b, 3c, 3d,
bzw. für
ein- und denselben Wafer 2, bzw. für ein- und dasselbe Los) von
mehreren, verschiedenen Testgeräten 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 gewonnenen
Daten (z.B. die Daten DA1, DA2, und/oder
die Daten DB1, DB2,
und/oder die Daten DC, und/oder DD, und/oder DE, und/oder
DF (insbesondere die Höhe von – sich in Reaktion auf die
am entsprechenden Halbleiter-Bauelement
angelegten Spannungen (bzw. Ströme)
ergebenden – Strömen (bzw.
Spannungen), bzw. die o.g. – sich
in Reaktion auf die eingegebenen Test-Signale ergebenden, vom entsprechenden
Halbleiter-Bauelement ausgegebenen – Signale, insbesondere Signalfolgen
(bzw. die entsprechenden Signal-Abtast-Werte),
etc.)) gemeinsam ausgewertet, z.B. von einem entsprechenden Testgerät 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 (z.B.
dem Testgerät 6),
oder z.B. (alternativ) – wie
in 1c beispielhaft veranschaulicht – durch die
Recheneinrichtung 1.
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Hierzu
werden die Daten an DA1, DB1,
DA2, DB2, DC, DD, DE,
DF an das entsprechende Testgerät 6,
oder z.B. die Recheneinrichtung 1 weitergeleitet, und dort
abgespeichert (z.B. in der o.g. Recheneinrichtungs-Speichereinrichtung 10,
oder z.B. einer entsprechenden Speichereinrichtung des entsprechenden
Testgeräts 6).
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Zur
Weiterleitung der Daten DA1, DB1,
DA2, DB2, DC, DD, DE,
DF können
die Testgeräte 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 über entsprechende – separate – Datenverbindungen 4, 14, 24a, 24b, 24c, 24d, 34a, 34b, 34c, 34d, 44 (z.B. über entsprechende – drahtgebundene – Verbindungen,
d.h. entsprechende Leitungen 4, 14, 24a, 24b, 24c, 24d, 34a, 34b, 34c, 34d, 44,
oder alternativ z.B. über
entsprechende – drahtlose – Verbindungen)
an die (zentrale) Recheneinrichtung 1 angeschlossen sein
(bzw. – alternativ – an das
o.g., – alternativ – die gemeinsame
Datenauswertung durchführende
Testgerät 6 (z.B. über die
in 1a gestrichelt dargestellte
Datenverbindung 14',
sowie weitere – hier
nicht dargestellte – Datenverbindungen
zwischen den einzelnen Testgeräten 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46)).
-
Die
gemeinsame Auswertung der – von
unterschiedlichen Tests stammenden – Daten DA1,
DB1, DA2, DB2, DC, DD, DE, DF in
der Recheneinrichtung 1 (bzw. alternativ: in einem Testgerät, z.B.
dem Testgerät 6)
erfolgt auf automatisierte, insbesondere vollautomatisierte Weise.
-
Dabei
werden durch die Recheneinrichtung 1 (bzw. alternativ:
das Testgerät 6)
die bei mindestens zwei (insbesondere drei oder mehr) verschiedenen
Tests (z.B. mehreren DC-Tests desselben Testgeräts 6, oder mehrerer
Testgeräte 6, 16, und/oder mehreren
AC-Test desselben Testgeräts 6,
oder mehrerer Testgeräte 6, 16,
etc., etc.) gewonnenen Daten DA1, DB1, DA2, DB2, DC, DD, DE, DF in
Bezug auf möglicherweise
zwischen bzw. bei diesen Daten auftretende Korrelationen bzw. Zusammenhänge bzw. Muster
hin untersucht, insbesondere – wie
im folgenden noch genauer erläutert
wird – in
Bezug auf zwischen bzw. bei den Daten DA1,
DB1, DA2, DB2, DC, DD, DE, DF auftretende
Korrelationen bzw. Zusammenhänge
bzw. Muster, die auf eine erhöhte
Fehler- bzw. Ausfallwahrscheinlichkeit bei den getesteten Halbleiter-Bauelementen
hindeuten.
-
Hierzu
kann die Recheneinrichtung 1 (bzw. alternativ: das Testgerät 6)
entsprechend als Mustererkennungs-System, insbesondere z.B. als
neuronales Netz fungieren.
-
Beispielsweise
kann auf der o.g. Recheneinrichtung-Speichereinrichtung 10 (bzw.
alternativ: Testgerät-Speichereinrichtung) – oder einer
beliebigen weiteren Speichereinrichtung – ein entsprechend ähnlich wie
herkömmliche
Mustererkennungs-Softwareprogramme programmiertes Mustererkennungs-Softwareprogramm
gespeichert sein, insbesondere ein Neuronales-Netz-Softwareprogramm.
-
Aufgrund
der großen,
von der Recheneinrichtung 1 (bzw. dem Testgerät 6)
zu verarbeitenden Datenmenge kann alternativ die o.g. Mustererkennung
nicht software-, sondern hardwarebasiert durchgeführt werden,
z.B. mittels eines entsprechend ausgestalteten und eingerichteten – z.B. in
der Recheneinrichtung 1 (bzw. dem Testgerät 6),
etc. vorgesehenen – Signalverarbeitungs-Chips,
z.B. eines ASICS.
-
Das
von der Recheneinrichtung 1 (bzw. alternativ: dem Testgerät 6)
gebildete Mustererkennungs-System wird in einer ersten Phase („Anlernphase" – insbesondere vor dem eigentlichen
Start der Bauelement-Fertigung, z.B. vor bzw. bei der Einführung einer
neuen Bauelement-Technologie –)
unter – gemeinsamer – Verwendung
der o.g. Daten DA1, DB1,
DA2, DB2, DC, DD, DE,
DF (bzw. beliebiger Teilmengen hiervon) „trainiert", wobei die Daten
DA1, DB1, DA2, DB2, DC DD, DE,
DF (bzw. beliebige Teilmengen hiervon) – wie oben
erwähnt – auf ggf.
zwischen bzw. bei ihnen auftretende Korrelationen bzw. Zusammenhänge bzw.
Muster hin untersucht werden, die auf eine erhöhte Fehler- bzw. Ausfallwahrscheinlichkeit bei
den getesteten Halbleiter-Bauelementen 3a, 3b, 3c, 3d hindeuten.
-
Hierzu
können
der Recheneinrichtung 1 (bzw. alternativ: dem Testgerät 6) – z.B. von
einem der o.g. Testgeräte 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46,
und/oder manuell – zusätzliche Daten
DG zur Verfügung gestellt werden, insbesondere
z.B. entsprechende Fehler-Analyse-Daten DG,
die angeben, ob ein entsprechendes Halbleiter-Bauelement 3a, 3b, 3c, 3d – z.B. bei
einer Endkontrolle (bzw. bei einem oder mehreren der o.g. (Einzel-)Fehler-Tests) – als fehlerhaft,
oder fehlerfrei getestet wurde, bzw. welcher Fehler genau jeweils
aufgetreten ist, etc.
-
Jeder
einzelne Daten-Wert der o.g. Daten DA1,
DB1, DA2, DB2, DC, DD, DE, DF (bzw.
jeder einzelne der o.g. Messwerte (Ströme, Spannungen, Kerfparameter,
etc.)) stellt ein für
die Mustererkennung verwendetes sog. Mustererkennungs-„Merkmal" dar.
-
Sämtliche – für die Mustererkennung
jeweils verwendete – verschiedenen „Merkmale" bzw. Daten DA1, DB1, DA2, DB2, DC, DD, DE,
DF für – jeweils
z.B. auf ein bestimmtes getestetes Halbleiter-Bauelement 3a (bzw.
eine bestimmte getestete Gruppe von Halbleiter-Bauelementen 3a, 3b, 3c, 3d,
einen bestimmten getesteten Wafer 2, ein bestimmtes getestetes
Los, etc.) bezogene – Tests
spannen jeweils einen sog. „Mustererkennungs-Merkmal-Vektor" im Mustererkennungs-Merkmal-Raum auf
(z.B. wird von n – jeweils
bei der Mustererkennung betrachteten – Merkmalen bzw. n – jeweils
bei der Mustererkennung betrachteten – Daten (zugehörig zu jeweils
einem bestimmten getesteten Halbleiter-Bauelement, Wafer, Los, etc.)
ein n-dimensionaler Merkmals-Vektor aufgespannt) .
-
In
der o.g. Anlernphase werden von dem o.g. Mustererkennungs-System jeweils mehrere
entsprechende, derartige (z.B. n-dimensionale)
Merkmals-Vektoren untersucht (wobei – wie gesagt – jeder einzelne
der Vektoren jeweils auf ein bestimmtes getestetes Halbleiter-Bauelement 3a (bzw.
eine bestimmte getestete Gruppe von Halbleiter-Bauelementen 3a, 3b, 3c, 3d,
einen bestimmten getesteten Wafer 2, ein bestimmtes getestetes
Los, etc.) bezogen ist (bzw. auf die entsprechenden, auf dieses
bzw. diesen bezogenen Tests) – und
jeder der o.g. Merkmals-Vektoren entsprechend auf – z.B. nacheinander getestete – Halbleiter-Bauelemente
(bzw. Gruppen von nacheinander getesteten Halbleiter-Bauelementen,
Wafer, etc.).
-
Mit
anderen Worten werden beim hier gezeigten Ausführungsbeispiel die o.g. Tests – bzw. diesen
entsprechende (unter entsprechenden Bedingungen durchgeführte) Tests – nacheinander
für mehrere,
verschiedene Halbleiter-Bauelemente (bzw. verschiedene Gruppen von
Halbleiter-Bauelementen, Wafer, etc.) durchgeführt, und dabei jeweils ein
dem o.g. Mustererkennungs-Merkmal-Vektor entsprechender – z.B. n-dimensionaler – Mustererkennungs-Merkmal-Vektor (mit
den entsprechenden Merkmalen bzw. Daten DA1,
DB1, DA2, DB2, DC, DD, DE, DF)
ermittelt.
-
Die
Mustererkennungs-Merkmal-Vektoren werden vom o.g. Mustererkennungs-System – z.B. durch
entsprechenden Vergleich der einzelnen Vektoren bzw. der in diesen
enthaltenen Daten-Werte – dahingehend
untersucht, ob in ihnen jeweils bestimmte Muster auftreten, die
auf eine erhöhte
Fehler- bzw. Ausfallwahrscheinlichkeit bei den getesteten Halbleiter-Bauelementen 3a, 3b, 3c, 3d hindeuten.
-
Nach
der o.g. – weiter
unten an einem Beispiel noch genauer erläuterten – ersten Phase („Anlernphase") kann dann in einer
zweiten Phase (- insbesondere nach dem eigentlichen Start der Bauelement-Fertigung,
z.B. nach der Einführung
einer neuen Technologie (d.h. während
der „regulären" Fertigung) –) allein
basierend auf den – für ein bestimmtes Halbleiter-Bauelement 3a (bzw.
eine bestimmte Gruppe von Halbleiter-Bauelementen 3a, 3b, 3c, 3d, einen
bestimmten Wafer 2, ein bestimmtes Los, etc.) – jeweils
gemessenen Daten DA1, DB1,
DA2, DB2, DC, DD, DE,
DF (d.h. dem jeweils ermittelten Merkmals-Vektor) (d.h. ohne
Fehleranalyse, insbesondere ohne separates Bereitstellen von Fehler-Analyse-Daten
DG) vom o.g. Mustererkennungs-System – mit jeweils
hoher Wahrscheinlichkeit – auf
das Vorliegen entsprechender Fehler geschlossen werden, und zwar
dadurch, dass die o.g. Daten DA1, DB1, DA2, DB2, DC, DD, DE, DF – entsprechend
den in der o.g. „Anlernphase" erzielten Resultaten – auf das
Vorliegen von (ggf. wie oben ermittelten) – auf das Vorliegen bestimmter
Fehler hindeutenden – Mustern
hin untersucht werden.
-
Mit
dem o.g. Mustererkennungs-System kann – in der zweiten Phase (z.B.
während
der regulären
Fertigung) – die
Daten-Auswertung
(hier: die o.g. Mustererkennung) auf Probleme im Fertigungsprozess
hinweisen, noch bevor erhöhte
Ausfallraten eine gezielt durchzuführende Analyse indizieren.
-
Für die o.g.
Mustererkennung ist nicht zwingend eine Kenntnis der physikalischen
Ursachen für den
Zusammenhang zwischen bestimmten Messergebnis-Kombinationen (bzw.
bestimmten Mustern von Daten DA1, DB1, DA2, DB2, DC, DD, DE, DF bzw.
Daten-Werten im
jeweiligen Mustererkennungs-Merkmal-Vektor), und zugehörigen Ausfallmechanismen erforderlich;
stattdessen kann dieser Zusammenhang jeweils empirisch ermittelt
werden.
-
Im
folgenden wird zum besseren Verständnis des oben gesagten kurz
ein – stark
vereinfachtes – Beispiel
erläutert:
In der Anlernphase wird z.B. – bei einem
bestimmten, z.B.
-
abschließenden Einzel-Fehler-Test,
z.B. einem AC-Funktionaltest
(bzw. einem Funktionaltest in einer späten Phase des Halbleiter-Bauelement-Fertigungs-Prozesses) – bei zahlreichen
Halbleiter-Bauelementen (Wafern, Losen, etc.) ein Fehler festgestellt.
-
Bei
vorangegangenen, einzelnen DC- und/oder Kerftests (Einzel-Fehler-Tests)
lagen die bei diesen Tests für
die entsprechenden Halbleiter-Bauelemente (Wafer, Lose, etc.) gemessenen Ströme (Spannungen)
jeweils innerhalb der – für einen
einzelnen Test jeweils akzeptierten – Grenzwerte.
-
Durch
die o.g. Mustererkennung konnte – empirisch – festgestellt
werden, dass immer dann, wenn bei einem ersten, vorangegangenen
Test (DC- und/oder Kerftest) ein bestimmter, gemessener Strom (oder
eine bestimmte, gemessene Spannung) besonders hoch war (jedoch noch
innerhalb der jeweils akzeptierten Grenzwerte lag), und gleichzeitig bei
einem zweiten, vorangegangenen Test (DC- und/oder Kerftest) ein
bestimmter, gemessener Strom (oder eine bestimmte, gemessene Spannung) ebenfalls
besonders hoch (oder z.B. besonders niedrig) war („Fehler-Muster"), vermehrt Fehler
beim o.g. – abschließenden – Funktionaltest
auftraten.
-
Ein
derartiges Fehler-Muster – und/oder
weitere (ggf. erheblich kompliziertere) Fehler-Muster – können (wie
oben beschrieben) von dem o.g. Mustererkennungs-System – während der
o.g. ersten Phase (Anlernphase) – mittels entsprechender Mustererkennungsverfahren
automatisch erkannt werden.
-
Nach
der Anlernphase (d.h. während
der o.g. zweiten Phase) werden vom Mustererkennungs-System entsprechende – mit relativ
hoher Wahrscheinlichkeit zu einem Fehler führende – Merkmals-Muster (z.B. wie
oben erläutert
ein relativ hoher Wert eines – bei
einem ersten Test gemessenen – Stroms
(bzw. Spannung), und gleichzeitig ein relativ hoher (oder niedriger)
Wert eines – bei
einem zweiten Test gemessenen – Stroms
(bzw. Spannung)) dann entsprechend (wieder-)erkannt, und mit der
entsprechenden Wahrscheinlichkeit dem entsprechenden Fehlermechanismus
zugeordnet.
-
In
Reaktion hierauf (bzw. in Reaktion auf die Feststellung einer oder
mehrerer – eine
erhöhte
Fehlerwahrscheinlichkeit nach sich ziehenden – Merkmals-Kombination(en))
kann von der Recheneinrichtung 1 (oder alternativ vom Testgerät 6) – automatisch – eine entsprechende
Anpassung der bei der Fertigung der Halbleiter-Bauelemente jeweils
verwendeten Prozess-Parameter vorgenommen werden (z.B. eine Anpassung
entsprechender Prozess-Parameter bei den o.g. Beschichtungs-, Belichtungs-, Ätz-, Diffusions-,
und/oder Implantations-Prozess-Schritten,
etc.), und zwar z.B. dadurch, dass von der Recheneinrichtung 1 (oder
alternativ vom Testgerät 6)
entsprechende – eine Änderung
der Prozess-Parameter veranlassende – Prozess-Steuer-Daten K (hier: über eine
Leitung 50) an eine Prozess-Steuer-Einrichtung ausgesendet
werden.
-
Hierdurch
kann der bei der Halbleiter-Bauelement-Fertigung erreichte Yield
erhöht
werden.
-
- 1
- zentrale
Recheneinrichtung
- 2
- Wafer
- 3a
- Halbleiter-Bauelement
- 3b
- Halbleiter-Bauelement
- 3c
- Halbleiter-Bauelement
- 3d
- Halbleiter-Bauelement
- 4
- Datenverbindung
- 5
- Mikroprozessor
- 6
- Testgerät
- 7
- Zersäge-Maschine
- 8
- probecard
- 9a
- Kontakt-Nadel
- 9b
- Kontakt-Nadel
- 10
- Speichereinrichtung
- 11a
- Carrier
- 11b
- Carrier
- 11c
- Carrier
- 11d
- Carrier
- 12a
- Bauelement-Gehäuse
- 12b
- Bauelement-Gehäuse
- 12c
- Bauelement-Gehäuse
- 12d
- Bauelement-Gehäuse
- 13
- elektronisches
Modul
- 14
- Datenverbindung
- 16
- Testgerät
- 18
- probecard
- 19a
- Kontakt-Nadel
- 19b
- Kontakt-Nadel
- 24a
- Datenverbindung
- 24b
- Datenverbindung
- 24c
- Datenverbindung
- 24d
- Datenverbindung
- 26a
- Testgerät
- 26b
- Testgerät
- 26c
- Testgerät
- 26d
- Testgerät
- 29a
- Leitung
- 29b
- Leitung
- 29c
- Leitung
- 29d
- Leitung
- 34a
- Datenverbindung
- 34b
- Datenverbindung
- 34c
- Datenverbindung
- 34d
- Datenverbindung
- 36a
- Testgerät
- 36b
- Testgerät
- 36c
- Testgerät
- 36d
- Testgerät
- 39a
- Leitung
- 39b
- Leitung
- 39c
- Leitung
- 39d
- Leitung
- 44
- Datenverbindung
- 46
- Testgerät
- 49
- Leitung
- 50
- Leitung