DE19939595C1 - Anordnung zum Testen einer Vielzahl von Halbleiterschaltungen - Google Patents

Abstract

Die Erfindung betrifft eine Anordnung zum Testen einer Vielzahl von Halbleiterschaltungen, bei der die Testsignale (address, DQ) den jeweiligen Halbleiterschaltungen (2 bis 10) in genauer zeitlicher Abfolge zu einem Taktsignal (clock) zugeführt werden.

Description

Die vorliegende Erfindung betrifft eine Anordnung zum Testen einer Vielzahl von Halbleiterschaltungen nach dem Oberbegriff des Patentanspruches.

Bei der Herstellung von integrierten Halbleiterschaltungen, wie insbesondere Halbleiterspeichern, ist das Testen soge­ nannter Setup-(Aufbau-) und Hold-(Halte-)Zeiten einer der kritischsten Vorgänge, was letztlich durch die extrem kurze Zeitdauer dieser Testsignale bedingt ist. Dies soll im fol­ genden anhand der Fig. 3 bis 5 näher erläutert werden.

Fig. 3 zeigt einen Tester 1, der in Verbindung mit einer Vielzahl von Halbleiterschaltungen bzw. -chips 2 bis 10 ge­ bracht ist, wie dies schematisch durch Strichlinien angedeu­ tet ist.

Im Tester 1 werden ein Taktsignal clock (vgl. obere Hälfte von Fig. 4) sowie ein Adreßsignal address und ein Datensignal DQ zur Verfügung gestellt. Handelt es sich bei den Halblei­ terschaltungen 2 bis 10 um dynamische Schreib-/Lesespeicher (DRAMs), so dient das Taktsignal clock dazu, das Adreßsignal address oder das Datensignal DQ während seiner Anstiegsflanke in die einzelnen DRAMs einzugeben. Es ist nun von entschei­ dender Bedeutung, daß während einer gewissen Setup- bzw. Hold-Mindestzeit das einzugebende Adreß- bzw. Datensignal stabil bleiben muß.

Infolge der hohen Betriebsfrequenzen derzeitiger Halbleiter­ speicher sind die Anforderungen an die Setup- und Hold-Zeiten äußerst hoch. So werden DRAMs derzeit bei Frequenzen bis zu 400 MHz und darüber betrieben, was zu theoretischen Zeiten für Adreß- und Datensignale in der Größenordnung von höch­ stens 2,5 ns führt. Dieser theoretische Wert verringert sich in der Praxis noch auf etwa 1 ns, was auf Rauschen und Signalanstiegs- bzw. -abfallzeiten zurückzuführen ist.

Aus diesem Grund sieht die Spezifikation von Speicherbaustei­ nen sehr kurze Setup- und Hold-Zeiten vor, die teilweise nur wenige ps betragen können. Der Test auf Einhaltung dieser Spezifikationen stellt fast unerreichbare Anforderungen an derzeitige Tester, wie im folgenden gezeigt werden soll.

Es sei beispielsweise angenommen, daß, wie in Fig. 4 gezeigt ist, eine Spezifikation für setup und hold von 2 bzw. 3 ns vorgegeben ist. Dabei ist zu beachten, daß die in Fig. 4 ge­ zeigten idealen Signalverhältnisse für das Datensignal DQ und das Adreßsignal address in der Praxis nicht erreicht werden können. Vielmehr sind Bedingungen anzunehmen, wie diese in Fig. 5 gezeigt sind: bei realistischen Herstellungs- und Testumgebungen ist davon auszugehen, daß aufgrund von Signal­ kopplungen, Signalreflexionen usw. ein Zittern (jitter) und Rauschen (noise) an allen von dem Tester 1 ausgegebenen Si­ gnalen vorliegt. Liegt nun ein jitter von 0,5 ns bei dem von dem Tester 1 ausgegebenen Taktsignal an und tritt die gleiche Größe des statistisch unabhängigen jitter auch an dem Daten­ signal DQ bzw. dem Adreßsignal address auf, so ist davon aus­ zugehen, daß in Wirklichkeit die Setup-Zeit irgendwo zwischen 1 ns und 3 ns abhängig von den tatsächlichen Signalwerten an­ zusiedeln ist, wie dies in der unteren Hälfte von Fig. 5 ge­ zeigt ist. Dies bedeutet nun für die Praxis, daß am Tester 1 eine Setup-Zeit von 1 ns eingestellt werden muß. Denn nur so ist sichergestellt, daß die Bausteine eine Spezifikation von 2 ns erfüllen, da die real angelegten Signale im Bereich von 0 bis 2 ns liegen. Für viele Bausteine bedeutet dies aber ein Übertesten, da sie real mit unter 2 ns Setup-Zeit betrieben werden. Damit liegt ein erhöhter Ausbeuteverlust vor.

Infolge dieser Situation ist eine zuverlässige Testausbeute nur in einem geringen Umfang möglich, was die Herstellungsko­ sten für die Halbleiterschaltungen extrem steigert.

Um diesen Schwierigkeiten zu begegnen, wurde bisher daran ge­ dacht, die Tester so zu verfeinern, daß diese möglichst wenig jitter bzw. noise zeigen und die Flanken der jeweiligen Da­ ten- und Adreßsignale Genauigkeiten bis in die Größenordnung von 25 ps haben. Derartige Tester sind aber äußerst aufwendig und teuer, was die Herstellungskosten für die Halbleiter­ schaltungen in unerwünschter Weise nach oben treibt.

Aus DE 197 55 707 A1 ist eine integrierte Halbleiterschaltung mit einem in einem Einzelchip integrierten SDRAM-Kern und ei­ nem Halbleiter-Logikschaltkreis bekannt. An externen Testan­ schlüssen werden der integrierten Halbleiterschaltung Test­ steuersignale, Testadressen-Signale und Testdateneingaben zu­ geführt. An einem Takteingang liegt ein externes Taktsignal an. Aus dem externen Taktsignal erzeugt ein Taktgenerator der integrierten Halbleiterschaltung ein internes Taktsignal. Testdaten werden über einen Selektor auf ein Eingabesynchro­ nisationslatch geführt, wobei das Eingabesynchronisations­ latch vom internen Taktsignal getaktet wird. Der Selektor schaltet zwischen den normalen Steuer-, Adreß- und Datensi­ gnalen einerseits und den Teststeuer-, Testadreß- und Testda­ tensignalen andererseits um und gibt die selektierten Signale an das Eingabesynchronisationslatch ab.

Außerdem ist in DE 196 53 160 A1 eine digitale Laufzeitver­ riegelungsschleifenschaltung beschrieben, die in einer syn­ chronen Halbleiterspeichervorrichtung zur Synchronisierung eines internen Taktes mit einem externen Systemtakt dient.

Es ist Aufgabe der vorliegenden Erfindung, eine einfach auf­ gebaute Anordnung zum Testen einer Vielzahl von Halbleiter­ chips zu schaffen, bei der die einzelnen Testsignale den je­ weiligen Halbleiterschaltungen in extrem genauer zeitlicher Abfolge zugeführt sind.

Diese Aufgabe wird bei einer Anordnung der eingangs genannten Art erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst.

Die vorliegende Erfindung beschreitet also einen vom bisheri­ gen Stand der Technik vollkommen abweichenden Weg: anstelle Verbesserungen am Tester selbst vorzunehmen, werden bei der Erfindung die Testsignale erst auf den einzelnen Halbleiter­ schaltungen in die gewünschte genaue zeitliche Beziehung zu dem Taktsignal gebracht. Aufwendige Maßnahmen am Tester selbst werden vermieden.

Auch läßt sich die vorliegende Erfindung in vorteilhafter Weise mit verschiedenen bestehenden BIST-Techniken (BIST = Built In Self Test) verbinden, um die externe Tester-Ausrü­ stung weitgehend zu reduzieren.

Das Taktsignal wird einer DLL-Einheit (DLL = Delay Locked Loop bzw. verzögerte verriegelte Schleife) zugeführt, welche aus dem Taktsignal ein verzögertes Taktsignal erzeugt, das ein jedem Signaleingang jedes Testsignales nachgeschaltetes Latch (Verriegelungsglied) aktiviert. Dabei ist in vorteil­ hafter Weise parallel zu dem Latch ein Schalter vorgesehen, der durch ein Testmodus-Signal ansteuerbar ist.

Bei der erfindungsgemäßen Anordnung werden also die Testsi­ gnale, wie insbesondere ein Taktsignal, ein Adreßsignal oder ein Datensignal nicht mehr wie bisher von einem Tester zu Pads (Kontaktkissen) einer Halbleiterschaltung gespeist und dort bestimmten Signalempfängern zugeordnet, die die Testsi­ gnale nach Ausführung bestimmter Operationen an den Tester zurücksenden. Vielmehr werden bei der Erfindung in der Halb­ leiterschaltung selbst geeignete Mittel vorgesehen, die es erlauben, bei einer Vielzahl von Halbleiterschaltungen die Testsignale den entsprechenden Empfängern in genauer zeitli­ cher Beziehung mit einer Setup-Zeit von beispielsweise 2 ns aufzuprägen. Diese Mittel bestehen aus einer DLL-Einheit, die ein verzögertes Taktsignal liefert, das dann einzelnen Lat­ ches der Halbleiterschaltungen zugeführt ist. Die Latches und zu diesen parallel angeordnete Schalter sind in der Nähe der Pads der Halbleiterschaltungen vorgesehen. In einem Nor­ malbetrieb sind die Schalter geschlossen und die Latches de­ aktiviert, so daß die Signale über die Pads den einzelnen Si­ gnalempfängern zugeführt werden können. Liegt ein Testmodus vor, so werden die Schalter geöffnet und die Latches akti­ viert, wodurch den einzelnen Halbleiterschaltungen die Test­ signale in genauer zeitlicher Abfolge zugeführt werden kön­ nen. Dabei erlaubt die DLL-Einheit eine sehr genaue und ge­ steuerte Verzögerung für das verzögerte Taktsignal gegenüber dem vom Tester gelieferten Taktsignal. Mit der DLL-Einheit kann so jede gewünschte Verzögerung zwischen dem Taktsignal und beispielsweise den Adreßsignalen und Datensignalen er­ zeugt werden, indem das verzögerte Taktsignal, das aus dem Taktsignal gewonnen ist, mit entsprechender Verzögerung den Latches zugeführt wird. Dadurch ist es möglich, Setup-Zeit und Hold-Zeit für die Testsignale sehr genau und ohne jitter- und noise-Einflüsse einzustellen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Anord­ nung,

Fig. 2 verschiedene Realisierungsmöglichkeiten für einen Schalter (Fig. 2a, 2b) bzw. für ein Latch (Fig. 2c, 2d),

Fig. 3 einen Tester mit einer Vielzahl von Halbleiter­ schaltungen,

Fig. 4 den Verlauf eines Taktsignales sowie eines Daten- bzw. Adreßsignales und

Fig. 5 den Einfluß von jitter bzw. noise auf ein Taktsi­ gnal sowie ein Daten- bzw. Adreßsignal.

Die Fig. 3 bis 5 sind bereits eingangs erläutert worden. In den Figuren werden für einander entsprechende Bauteile die gleichen Bezugszeichen verwendet.

Fig. 1 zeigt ein Pad 11 für ein Taktsignal clock, ein Pad 12 für ein Adreßsignal address und ein Pad 13 für ein Datensi­ gnal DQ. Diese Pads 11 bis 13 sind auf einer Halbleiterschal­ tung, beispielsweise der Halbleiterschaltung 2 von Fig. 3, vorgesehen. Von dem Tester 1 werden den Pads 11, 12, 13 das Taktsignal clock, das Adreßsignal address und das Datensignal DQ zugeführt.

Den Pads 11, 12, 13 sind jeweils über einen Schalter 14 und ein Latch 15 ein Empfänger 16 für das Taktsingal clock, ein Empfänger 17 für das Adreßsignal address und ein Empfänger 18 für das Datensignal DQ nachgeschaltet.

Außerdem ist eine DLL-Einheit 19 gezeigt, an deren Eingang 20 ein Zeitsteuersignal timing anliegt, das von dem Tester 1 zu­ geführt ist. Diese DLL-Einheit 19 erzeugt aus dem Taktsignal clock ein verzögertes Taktsignal clockd, dessen Verzögerung von dem Zeitsteuersignal timing abhängt. Das verzögerte Takt­ signal clockd ist den Latches 15 für die Empfänger 16, 17, 18 zugeführt.

Außerdem sind in Fig. 1 noch Latches 21, 22 für einen Daten­ treiber 23 bzw. einen internen Vergleicher (comp) 24 gezeigt. Die Einheiten 21 bis 24 werden in bevorzugter Weise zusammen mit BIST-Techniken eingesetzt. So kann das Latch-Ausgangs­ signal latch-output in einer BIST-Technik mittels des inter­ nen Vergleichers 24 auf seine Richtigkeit überprüft werden.

Das Latch 22 kann dazu dienen, dem Vergleicher 24 die Daten des Ausgangstreibers 23 zu einem genau definierten Zeitpunkt zuzuführen und somit auf die Einhaltung einer genauen Hold- Zeit zu prüfen.

Bei einem Normalbetrieb sind die Latches 15 deaktiviert, wäh­ rend die Schalter 14 geschlossen sind. In diesem Fall werden das Taktsignal clock, das Adreßsignal address und das Daten­ signal DQ über die jeweiligen Pads 11 bis 13 den Empfängern 16 bis 18 zugeführt. Wird dagegen ein Testmodus vorgenommen, so werden die Schalter 14 mittels eines Testmodus-Signales testmode geöffnet und die Latches 15 durch die DLL-Einheit 19 aktiviert. Auf diese Weise werden die an den Pads 11, 12, 13 liegenden Testsignale, also das Taktsignal clock, das Adreß­ signal address und das Datensignal DQ in genauer zeitlicher Beziehung zueinander den Empfängern 16 bzw. 17 bzw. 18 zuge­ führt, indem mit Hilfe der DLL-Einheit 19 die Latches durch das verzögerte Taktsingal clockd angesteuert werden.

Fig. 2 zeigt Realisierungsmöglichkeiten für den Schalter 14 (vgl. Fig. 2a) mit einem Feldeffekttransistor (vgl. Fig. 2b) und für das Latch 15 (vgl. Fig. 2c) aus Gattern und Feldef­ fekttransistoren (vgl. Fig. 2d).

Bezugszeichenliste

1

Tester

2

bis

10

Halbleiterchips

11

Pad

12

Pad

13

Pad

14

Schalter

15

Latch

16

Empfänger für Taktsignal

17

Empfänger für Adreßsignal

18

Empfänger für Datensignal

19

DLL-Einheit

20

Eingang für Zeitsteuersignal

21

Latch

22

Latch

23

Datentreiber

24

Ausgang für Vergleicher
clock Taktsignal
address Adreßsignal
DQ Datensignal
testmode Testmodus-Signal
comp Vergleicher
clockd verzögertes Taktsignal
timing Zeitsteuersignal

Claims (1)

1. Anordnung zum Testen einer Vielzahl von Halbleiterschal­ tungen (2 bis 10), bei der den Halbleiterschaltungen (2 bis 10) die Testsignale (address, DQ) in genauer zeitlicher Be­ ziehung zu einem Taktsignal (clock) zugeführt werden, wobei die zeitliche Abfolge der Testsignale (address, DQ) in der jeweiligen Halbleiterschaltung (2 bis 10) aus dem Taktsignal (clock) bestimmt wird, dadurch gekennzeichnet,
daß das Taktsignal (clock) einer DLL-Einheit (19) zugeführt wird, welche aus dem Taktsignal (clock) ein verzögertes Takt­ signal (clockd) erzeugt, das ein jedem Signaleingang jedes Testsignales (address, DQ) nachgeschaltetes Latch (15) akti­ viert, und
daß parallel zu dem Latch (15) ein Schalter (14) vorgesehen ist, der durch ein Testmodus-Signal (testmode) ansteuerbar ist.