DE19755707A1 - Integrierte Halbleiterschaltung mit in einem Einzelchip integrierten synchronen DRAM-Kern und Logik-Schaltkreis sowie Verfahren zum Prüfen des synchronen DRAM-Kerns - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung, die einen synchronen dynamischen Schreib-Lese-Speicher (SDRAM) und eine Logikschaltung enthält, die beide auf einem einzigen Chip integriert sind. Im besonderen betrifft die Erfindung eine integrierte Halbleiterschaltung, welche ein sehr schnelles In­ terface zwischen SDRAM-Kern mit Logikschaltung und einer inte­ grierten Halbleiterschaltung realisiert, so daß der SDRAM-Kern direkt als Einzelbauelement von den äußeren Anschlüssen gete­ stet werden kann.

Weiterhin betrifft die Erfindung ein Verfahren zum Testen des Bauelementes.

In den letzten Jahren hat die Technologie der integrierten Halbleiterschaltkreise eine Revolution mit dem Ziel einer höhe­ ren Integration und Schnelligkeit durchlaufen. Diese Technolo­ gie wird zur Herstellung von Halbleitererzeugnissen angewendet, einschließlich Halbleiterspeichervorrichtungen, z. B. DRAMs und Halbleiter-Logikschaltungen, z. B. Mikroprozessoren. Deshalb ist eine Erweiterung dieser Technologie erforderlich, um die Her­ stellung von Halbleiterbauelementen zu optimieren. Da verschie­ dene Herstellungsverfahren in die Erzeugung von jeder Art von Halbleiterbauelementen einbezogen werden, ergeben sich natür­ lich eine Reihe von Problemen bei der Herstellung einer auf ei­ nem einzigen Halbleiterchip angeordneten Halbleiterspeichervor­ richtung und einer Logikschaltung. In diesem Fall ist es erfor­ derlich, sich darauf zu konzentrieren, wie neue Problemstellun­ gen, die sich aus der Anordnung auf Einzelchips ergeben, zu lö­ sen sind, die nicht einfach durch eine Erweiterung des Standes der Technik gelöst werden können. Besondere Beachtung müssen die allgemeinen Probleme hinsichtlich höherer Integration und höherer Geschwindigkeiten finden.

Deshalb ist es Ziel der Erfindung, eine sehr schnelle inte­ grierte Halbleiterschaltung zu schaffen, die, auf einem Einzel­ chip integriert, einen Halbleiterspeicher und eine Halbleiter-Logikschaltung umfaßt.

Fig. 12 zeigt in einem Blockschaltbild ein erstes Beispiel ei­ ner für den Stand der Technik charakteristischen integrierten Halbleiterschaltung, die einen SDRAM-Kern und eine Logikschal­ tung enthält, die in einem Einzelchip integriert sind. Wie in der Zeichnung dargestellt, leiten äußere Eingabekontakte 101, die mit einer Logikschaltung 102 verbunden sind, externe Steu­ ersignale an eine SDRAM-Einheit. Die Logikschaltung 102 ist mit einer SDRAM-Steuereinheit 103 verbunden, die wiederum mit einem Universal-SDRAM-Kern 104 verbunden ist. Ein externer Taktein­ gang 105, der einer der externen Kontakte 101 ist, liefert ein externes Taktsignal an einen Taktgenerator 106, der wiederum ein internes Taktsignal 107 in die Logikschaltung 102, die SDRAM-Steuereinheit 103 und den Universal-SDRAM-Kern 104 ein­ gibt.

Der Taktgenerator 106 dient zur Erzeugung eines internen Takt­ signals 107 synchron zum äußeren Steuersignal. Der Taktgenera­ tor 106 kann einen einfachen Zwischenspeicher, einen Frequenz­ vervielfacher oder einen Frequenzteiler enthalten. Da es sich bei dem in dem integrierten Halbleiterschaltkreis benutzten Taktgenerator 106 um einen herkömmlichen Schaltkreis gemäß dem Stand der Technik handelt, wird auf dessen detaillierte Be­ schreibung verzichtet.

Der SDRAM-Kern 104 besitzt die gleiche Schnittstelle wie ein Universal-SDRAM-Einzelbaustein. Im einzelnen werden Signale wie das Zeilenadreß-Auslösesignal 108 (im folgenden als /RAS-Signal bezeichnet), ein Spaltenadress-Auslösesignal 109 (im folgenden als /CAS-Signal bezeichnet) und ein SCHREIB-Freigabesignal 110 (im folgenden als /WE-Signal bezeichnet) durch einen Befehlsde­ koder dekodiert, danach werden die dekodierten Signale synchron mit dem Flankenanstieg des internen Taktsignals 107 als Befehl zur Steuerung der Operation des SDRAM-Kerns 104 eingegeben.

Der SDRAM-Kern 104 empfängt von der SDRAM-Steuereinheit 103 das /RAS-Signal 108, das /CAS-Signal 109, das /WE-Signal 110, eine Adresse 111 und eine Dateneingabe 112. Als Folge des /RAS-Signals 108, des /CAS-Signals 109 und der Adresse 111 erzeugt der SDRAM-Kern 104 ein Datenausgangssignal 113, das der SDRAM-Steuereinheit 103 zugeführt wird.

In der folgenden Tabelle sind Beispiele von Befehlen aufge­ führt, die der Befehlsdekoder als Ergebnis des dekodierten /RAS-Signals 108, des /CAS-Signals 109 und des /WE-Signals 110 liefert.

Im Falle eines Universal-SDRAM-Einzelbausteins ist die Anzahl der externen Anschlüsse begrenzt. Deshalb ist eine Technik zum Dekodieren solcher externer Steuersignale angepaßt. Auf diese Weise ist es möglich, detaillierte Befehle wie Gruppenaktivie­ rung (ACT) 114, Vorladen (PRC) 115, SCHREIBEN 116, LESEN 117 und Auffrischen (REF) 118 zur Verfügung zu stellen mit Verwen­ dung einer geringen Anzahl von entsprechenden externen Signa­ len.

Die von dem Befehlsdekoder gelieferten internen Steuersignale, nämlich der Befehl Gruppenaktivierung (ACT) 114, der Befehl Vorladen (PRC) 115, der SCHREIB-Befehl 116, der LESE-Befehl 117 und der Auffrisch-Befehl (REF) 118, werden einem Eingangssyn­ chronisationslatch zugeführt. Der interne Synchronisationslatch empfängt ein internes Steuersignal, das sich in Synchronisation mit dem internen Taktsignal 107 befindet. In einem Taktgenera­ tor wird ein internes Operationssignal, das für den Betrieb des SDRAM-Kerns erforderlich ist, aus dem Signal erzeugt, welches im Eingangssynchronisationslatch zwischengespeichert ist. Das interne Operationssignal wird dann in eine Speicheranordnung eingegeben. Die von der Speicheranordnung in Abhängigkeit von dem internen Operationssignal ausgelesenen Daten werden in eine Ausgabesteuerschaltung geführt.

Die Daten werden an den SDRAM-Kern 104 durch eine SCHREIB-Ope­ ration gegeben und stehen für eine spätere Ausgabe durch ei­ ne LESE-Operation als Datenausgabe 113 der Ausgabesteuerschal­ tung synchron mit dem interne Taktsignal 107 zur Verfügung. Die Datenausgabe 113 wird in die SDRAM-Steuereinheit 103 geführt.

Die Fig. 13(A)-13(K) enthalten Zeitdiagramme, welche die Funktion eines typischen Halbleiterbauelementes gemäß dem Stand der Technik, wie in Fig. 12 dargestellt, zeigen. Gleichzeitig mit dem Empfang von Eingaben von der Logikschaltung 102 erzeugt die SDRAM-Steuereinheit 103 das /RAS-Signal 108, das /CAS-Signal 109, das /WE-Signal 110, eine Adresse 111 und eine Da­ teneingabe 112, die sich in Synchronisation mit dem internen Taktsignal 107 befinden. Während der Erzeugung dieser synchro­ nisierten Signale wird eine Verzögerungszeit t_(Steuerung) bei dem Durchlauf jedes der Signale durch die SDRAM-Steuereinheit 103 erzeugt. Jedesmal wenn ein synchronisiertes Signal vom Befehls­ dekoder innerhalb des SDRAM- Kerns 104 dekodiert wird, wird ei­ ne weitere Verzögerungszeit t(dec) erzeugt. Somit ergibt sich eine Gesamtverzögerungszeit von (t(control) + t(dec)) zwischen der Erzeugung der mit der Anstiegsflanke des internen Taktsi­ gnals 107 synchronisierten Signale und der Erzeugung der Befeh­ le Gruppenaktivierung (ACT) 114, Vorladen (PRC) 115, SCHREIBEN 116, LESEN 117 und Auffrischen (REF) 118. Damit der SDRAM-Kern 104 in der Lage ist, die Befehle richtig zu erkennen, muß der Zeitraum t(Takt) des internen Taktsignals 107 die folgende Be­ dingung erfüllen:

t(Takt) < t(control) + t(dec) + t(set-up), (1)

(wobei t(set-up) eine Aufbauzeit bezeichnet).

In den letzten Jahren ist jedoch die Betriebsfrequenz von SDRAMs so gesteigert worden, daß sie um 160 MHz liegt, was ei­ ner Zeit t(Takt) von ungefähr 6 ns entspricht. Damit eine aus­ reichende Aufbauzeit t(set-up) noch erhalten bleibt und um ei­ nen stabilen Betrieb zu realisieren, ist es notwendig, die Ge­ samtverzögerungszeit (t(control) + t(dec)) zu minimieren.

Fig. 14 ist ein Blockdiagramm, welches einen typischen inte­ grierten Halbleiterschaltkreis gemäß dem Stand der Technik zeigt, der auf einem einzigen Chip integriert einen SDRAM-Kern und eine Logikschaltung umfaßt. Bei einer integrierten Halblei­ terschaltung, die einen auf einem Einzelchip integrierten Spei­ cherkern, vorzugsweise einen SDRAM, und eine Logikschaltung enthält, wird im allgemeinen eine Anordnung benutzt, die es er­ möglicht, daß der Speicherkern über externe Anschlüsse wie ein Einzelbaustein getestet wird.

Der in Fig. 14 gezeigte integrierte Schaltkreis unterscheidet sich von dem in Fig. 12 dadurch, daß ersterer, wie üblich, ex­ terne Testanschlüsse aufweist, die einen Normal/Test-Um­ schaltanschluß 119, einen Test-RAS-Anschluß 120, einen Test-CAS-Anschluß 121, einen Test-WE-Anschluß 122, einen Test-Adressenanschluß 123, Test-Dateneingangs-Anschlüsse 124 und Test-Datenausgangs-Anschlüsse 125 umfassen.

Ein Normal/Test-Umschaltsignal 126, ein Test-RAS-Signal 127, ein Test-CAS-Signal 128, ein Test-WE-Signal 129, ein Test-Adressensignal 130, ein Test-Dateneingangssignal 131 und ein Test-Datenausgangssignal 132 liegen an dem Normal/Test-Um­ schaltanschluß 119 an, bzw. an den entsprechenden Anschlüssen Test-RAS-Anschluß 120, Test-CAS-Anschluß 121, Test-WE-Anschluß 122, Test-Adressenanschlüsse 123, Test-Dateneingangs-An­ schlüsse 124 und Test-Datenausgangs-Anschlüsse 113.

Das /RAS-Signal 108, das /CAS-Signal 109, das /WE-Signal 110, eine Adresse 111 und eine Dateneingabe 112 werden in den SDRAM-Kern 104 eingegeben über einen 2 : 1-Selektor, in die das Um­ schaltsignal-Normal/Test 126 als Selektsignal eingegeben wird. Im einzelnen wählt der 2 : 1-Selektor entweder ein normales RAS-Signal 132, ein normales CAS-Signal 133, ein normales WE-Signal 134, ein normales Adressensignal 135 und eine normale Datenein­ gabe 136, die die SDRAM-Steuereinheit 103 liefert, oder das Test-RAS-Signal 127, das Test-CAS-Signal 128, das Test-WE-Signal 129, das Test-Adressensignal 130, das Test-Datenein­ gangssignal 131, die von den entsprechenden Anschlüssen Test-RAS 120, Test-CAS 121, Test-WE 122, Test-Adresse 123 und Test-Daten­ eingang 124 empfangen werden in Übereinstimmung mit dem Normal/Test-Umschaltsignal 126, das vom umschaltbaren Nor­ mal/Test-Anschluß 119 geliefert wird. Bei Normalbetrieb werden die Signale selektiert, die von der SDRAM-Steuereinheit 103 ge­ liefert werden. Wenn jedoch der Speicherkern als Einzelbaustein getestet wird, werden die Testsignale, die von den externen Testanschlüssen geliefert werden, ausgewählt.

Die Fig. 15(A)-15(Q) enthalten Zeitverläufe, die die Funk­ tion der zweiten, in Fig. 14 dargestellten, typischen inte­ grierten Halbleiterschaltung, gemäß dem Stand der Technik, in Normalbetrieb zeigen. Die Funktion dieser integrierten Halblei­ terschaltung, gemäß dem Stand der Technik, unterscheidet sich von der Funktion der Fig. 13(A)-13(K) dadurch, daß im Normal­ betrieb eine Verzögerungszeit t(sel), die durch den 2 : 1-Selek­ tor verursacht wird, weiter erzeugt wird. Um den SDRAM-Kern 104 in die Lage zu versetzen, die Befehle korrekt zu erkennen, muß die Zeit t(Takt) des internen Taktsignals 107 die folgende Bedingung erfüllen:

t(Takt) < t(control) + t(sel) + t(dec) + t(set-up). (2)

Die obengenannte Beziehung verdeutlicht, daß die zeitliche Be­ dingung in bezug auf den zweiten charakteristischen integrier­ ten Halbleiterschaltkreis gemäß dem Stand der Technik wesent­ lich enger ist als für den in Fig. 12 dargestellten Schalt­ kreis. Folglich weisen die oben beschriebenen SDRAMs, nach dem Stand der Technik, einige Nachteile auf, wie im folgenden auf­ gezeigt.

• (a) Erstens: die herkömmlichen SDRAMs sind nicht geeignet für einen Betrieb bei höheren Betriebsfrequenzen, unter denen die in letzter Zeit hergestellten SDRAMs arbeiten. Die Verzöge­ rungszeit des oben beschriebenen Dekoderschaltkreises beträgt ungefähr 1 ns. Bei einer Betriebsfrequenz von ungefähr 160 MHz ist die Taktzeit ungefähr 6 ns. Folglich bedeutet die Verzöge­ rungszeit des Dekoderschaltkreises ein Hindernis bei dem Bemü­ hen, die Betriebsfrequenz des SDRAM zu erhöhen.
• (b) Zweitens: ein Eingangszwischenspeicher für die Signale, die in dem Logikschaltkreis erzeugt werden, ebenso wie ein SDRAM-Test­ schaltkreis und ein Selektor, die nicht unbedingt für den Normalbetrieb erforderlich sind, aber für den Test gebraucht werden, bewirken eine Verzögerung beim Signaldurchlauf der RAS, CAS und WE und anderer Signale und verursachen Differenzen in den Verzögerungszeiten zwischen diesen Signalen. Die Verzöge­ rungszeit und die Differenzen bei den Verzögerungszeiten sind nachteilig für eine Erhöhung der Geschwindigkeit und einen sta­ bilen Betrieb des SDRAM.

Aufgabe der vorliegenden Erfindung ist die Schaffung einer in­ tegrierten Halbleiterschaltung, die einen auf einem Einzelchip integrierten SDRAM und einen Logikschaltkreis enthält, wobei als Grundlage bestehende SDRAM-Technologie zur Anwendung kommt und die für hohe Geschwindigkeiten geeignet ist.

Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein Ver­ fahren zum einfachen Testen einer solchen integrierten Halblei­ terschaltung anzugeben.

Diese Aufgabe wird durch die Patentansprüche 1 bzw. 7 gelöst.

Gemäß einem ersten Aspekt der vorliegenden Erfindung besteht eine integrierte Halbleiterschaltung aus einem Logikschaltkreis und einem synchronen dynamischen SCHREIB-LESE-Speicher, der ei­ ne Kerneinheit enthält, wobei der Logikschaltkreis und der syn­ chrone dynamische SCHREIB-LESE-Speicher in einem Halbleiterein­ zelchip integriert sind. Die Vorrichtung umfaßt eine synchrone dynamische SCHREIB-LESE-Speicher-Steuereinheit, die externe Steuersignale für den synchronen dynamischen SCHREIB-LESE-Speicher von dem Logikschaltkreis empfängt und Signale an die Kerneinheit des synchronen dynamischen SCHREIB-LESE-Speichers ausgibt. Die Ausgangssignale der synchronen dynamischen SCHREIB-LESE-Speicher-Steuereinheit sind interne Steuersignale zum Steuern der Kerneinheit des synchronen dynamischen SCHREIB-LESE-Speichers.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die integrierte Halbleiterschaltung weiterhin externe Eingabe­ anschlüsse zum Empfangen und Ausgeben interner Steuersignale für den synchronen dynamischen SCHREIB-LESE-Speicher. Zum Lie­ fern interner Steuersignale an die Kerneinheit des synchronen dynamischen SCHREIB-LESE-Speichers ist ein Selektor vorgesehen. Die internen Steuersignale werden dadurch gewonnen, indem ent­ weder erste Signale, die von den externen Eingabeanschlüssen empfangen werden, oder zweite Signale, die von der synchronen dynamischen SCHREIB-LESE-Speicher-Steuereinheit empfangen wer­ den, selektiert werden.

Der Selektor hat eine erste Betriebsart, die zum Selektieren der ersten Signale dient, die von den externen Testanschlüssen empfangen werden, wodurch die integrierte Halbleiterschaltung direkt getestet wird unter Verwendung der ersten Signale. Wei­ terhin weist der Selektor eine zweite Betriebsart zum Selektie­ ren zweiter Signale auf, die er von der synchronen dynamischen SCHREIB-LESE-Speicher-Steuereinheit empfängt, auf.

Gemäß einem nächsten Aspekt der vorliegenden Erfindung enthält die integrierte Halbleiterschaltung weiterhin externe Eingabe­ anschlüsse zum Empfangen und zur Ausgabe von internen Steuersi­ gnalen für den synchronen dynamischen SCHREIB-LESE-Speicher. Synchronisationsmittel sind vorgesehen zum Empfang der internen Steuersignale von den externen Eingabeanschlüssen und zur Aus­ gabe von mit dem Taktsignal synchronisierten internen Steuersi­ gnalen. Weiterhin sind Mittel zum Selektieren vorgesehen, die dazu dienen, interne Steuersignale an die Kerneinheit des syn­ chronen dynamischen SCHREIB-LESE-Speichers zu liefern. Die in­ ternen Steuersignale werden dadurch gewonnen, indem man entwe­ der erste Signale, die von dem Mittel zum Selektieren empfangen werden, oder zweite Signale, die von der synchronen dynamischen SCHREIB-LESE-Speicher-Steuereinheit empfangen werden, selek­ tiert. Weiterhin besitzt das Mittel zum Selektieren eine erste Betriebsart zum Selektieren der ersten Signale, die man von dem Synchronisationsmittel empfängt, und eine zweite Betriebsart zum Selektieren der Signale von der synchronen dynamischen SCHREIB-LESE-Speicher-Steuereinheit.

Gemäß einem nächsten Aspekt der vorliegenden Erfindung enthält die integrierte Halbleiterschaltung weiterhin externe Eingabe­ anschlüsse zum Empfangen und Ausgeben externer Steuersignale für den synchronen dynamischen SCHREIB-LESE-Speicher. Ein Be­ fehlsdekoder ist vorgesehen zum Dekodieren externer Steuersi­ gnale, die dieser von den externen Eingabeanschlüssen empfängt, in interne Steuersignale zum Steuern der Kerneinheit des syn­ chronen dynamischen SCHREIB-LESE-Speichers. Weiterhin sind Mit­ tel zum Selektieren vorgesehen, die internen Steuersignale in die Kerneinheit des synchronen dynamischen SCHREIB-LESE-Speichers eingeben. Die internen Steuersignale werden dadurch gewonnen, daß entweder die ersten Signale selektiert werden, die man von dem Befehlsdekoder empfängt, oder die zweiten Si­ gnale selektiert, die man von der synchronen dynamischen SCHREIB-LESE-Speicher-Steuereinheit empfängt. Weiterhin besitzt das Mittel zum Selektieren eine erste Betriebsart zum Selektie­ ren der ersten Signale, die das Mittel vom Befehlsdekoder emp­ fängt, und eine zweite Betriebsart zum Selektieren der zweiten Signale, die das Mittel von der synchronen dynamischen SCHREIB-LESE-Speicher-Steuereinheit empfängt.

Gemäß einem nächsten Aspekt der vorliegenden Erfindung enthält die integrierte Halbleiterschaltung weiterhin externe Eingabe­ anschlüsse zum Empfangen und Ausgeben externer Steuersignale für den synchronen dynamischen SCHREIB-LESE-Speicher. Mittel zum Synchronisieren sind vorgesehen zum Empfang der externen Steuersignale von den externen Eingabeanschlüssen und zum Aus­ geben externer Steuersignale in Synchronisation mit dem Taktsi­ gnal. Ein Befehlsdekoder dekodiert die von dem Mittel zum Syn­ chronisieren empfangenen externen Steuersignale in interne Steuersignale zum Steuern der Kerneinheit des synchronen dyna­ mischen SCHREIB-LESE-Speichers. Weiterhin sind Mittel zum Se­ lektieren vorgesehen, die die interne Steuersignale an die Ker­ neinheit des synchronen dynamischen SCHREIB-LESE-Speichers lie­ fern. Die internen Steuersignale werden durch Selektion gewon­ nen, entweder aus ersten Signalen, die vom Befehlsdekoder her empfangen werden, oder aus zweiten Signalen, die von der Steu­ ereinheit des synchronen dynamischen SCHREIB-LESE-Speichers her empfangen werden. Weiterhin weisen die Mittel zum Selektieren eine erste Betriebsart zum Selektieren der ersten von dem Be­ fehlsdekoder her empfangenen Signale auf und eine zweite Be­ triebsart zum Selektieren der zweiten von der Steuereinheit des synchronen dynamischen SCHREIB-LESE-Speichers her empfangenen Signale.

Gemäß einem nächsten Aspekt der vorliegenden Erfindung enthält die integrierte Halbleiterschaltung weiterhin externe Eingabe­ anschlüsse zum Empfangen und Ausgeben externer Steuersignale für den synchronen dynamischen SCHREIB-LESE-Speicher. Ein Be­ fehlsdekoder ist vorgesehen zum Dekodieren der externen Steuer­ signale, die von den externen Eingabeanschlüssen her empfangen werden, in interne Steuersignale zum Steuern der Kerneinheit des synchronen dynamischen SCHREIB-LESE-Speichers. Synchronisa­ tionsmittel sind vorgesehen, um die internen Steuersignale von dem Befehlsdekoder zu empfangen und die mit dem Taktsignal syn­ chronisierten internen Steuersignale auszugeben. Mittel zum Se­ lektieren sind vorgesehen zum Versorgen der Kerneinheit des synchronen dynamischen SCHREIB-LESE-Speichers mit internen Steuersignalen. Die internen Steuersignale werden durch Selek­ tion gewonnen, entweder der ersten Signale, die von den Syn­ chronisationsmitteln her empfangen werden, oder der von der Steuereinheit des synchronen dynamischen SCHREIB-LESE-Speichers her empfangenen zweiten Signale. Weiterhin besitzt das Mittel zum Selektieren eine erste Betriebsart zum Selektieren der er­ sten Signale, die von dem Synchronisationsmittel her empfangen werden, und eine zweite Betriebsart zum Selektieren der zweiten Signale, die von der Steuereinheit des synchronen dynamischen SCHREIB-LESE-Speichers her empfangen werden.

Weitere Merkmale und Vorteile der Erfindung werden in der fol­ genden Beschreibung in Verbindung mit den beigefügten Zeichnun­ gen offenbart.

Fig. 1 ist ein Blockschaltbild einer integrierten Halbleiter­ schaltung mit in einem Einzelchip integriertem SDRAM-Kern und einem Logikschaltkreis gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung.

Fig. 2(A)-2(H) zeigen ein Zeitdiagramm, das die Funktion der integrierten Halbleiterschaltung verdeutlicht gemäß dem in Fig. 1 gezeigten ersten Ausführungsbeispiel der vorlie­ genden Erfindung.

Fig. 3 ist ein Blockschaltbild, das die Funktion eines zweiten Ausführungsbeispiels der integrierten Halbleiterschaltung der vorliegenden Erfindung zeigt.

Fig. 4(A)-4(L) enthalten ein Zeitdiagramm, das die Funktion der in Fig. 3 dargestellten integrierten Halbleiterschaltung zeigt.

Fig. 5 ist ein Blockschaltbild gemäß einem dritten Ausführungs­ beispiel einer integrierten Halbleiterschaltung der vorlie­ genden Erfindung.

Fig. 6 ist ein Blockschaltbild gemäß einem vierten Ausführungs­ beispiel einer integrierten Halbleiterschaltung der vorliegen­ den Erfindung.

Fig. 7(A)-7(R) enthalten ein Zeitdiagramm, das die Funktion der in Fig. 6 dargestellten integrierten Halbleiterschaltung zeigt.

Fig. 8 ist ein Blockschaltbild gemäß einem fünften Ausführungs­ beispiel einer integrierten Halbleiterschaltung der vorliegen­ den Erfindung.

Fig. 9(A)-9(T) enthalten ein Zeitdiagramm, das die Funktion der in Fig. 8 dargestellten integrierten Halbleiterschaltung zeigt.

Fig. 10 ist ein Blockschaltbild gemäß einem sechsten Ausfüh­ rungsbeispiel einer integrierten Halbleiterschaltung der vor­ liegenden Erfindung.

Fig. 11(A)-11(U) enthalten ein Zeitdiagramm, das die Funktion der in Fig. 10 dargestellten integrierten Halbleiterschaltung zeigt.

Fig. 12 ist ein Blockschaltbild eines ersten Beispiels einer charakteristischen integrierten Halbleiterschaltung gemäß dem Stand der Technik mit in einem Einzelchip integriertem SDRAM-Kern und einem integrierten Logikschaltkreis.

Fig. 13(A)-13(K) enthalten ein Zeitdiagramm, das die Funktion der in Fig. 12 gezeigten ersten charakteristischen integrierten Halbleiterschaltung gemäß dem Stand der Technik darstellt.

Fig. 14 ist ein Blockschaltbild eines zweiten Beispiels einer charakteristischen integrierten Halbleiterschaltung gemäß dem Stand der Technik mit in einem Einzelchip integrierten SDRAM-Kern und einem integrierten Logikschaltkreis.

Fig. 15(A)-15(Q) enthalten ein Zeitdiagramm, das die Funktion der in Fig. 14 gezeigten zweiten charakteristischen integrier­ ten Halbleiterschaltung in Normalbetrieb gemäß dem Stand der Technik darstellt.

Die vorliegende Erfindung wird verdeutlicht am Beispiel der folgenden detaillierten Beschreibung in Verbindung mit den Zeichnungen, wobei gleiche Bezugszahlen gleiche oder entspre­ chende Komponenten bezeichnen.

Ein erstes Ausführungsbeispiel wird anhand der Fig. 1 und 2 er­ läutert.

Fig. 1 ist ein Blockschaltbild eines ersten Ausführungsbei­ spiels der vorliegenden Erfindung, das eine integrierte Halb­ leiterschaltung zeigt mit in einem Einzelchip integrierten SDRAM-Kern und einem Halbleiter-Logikschaltkreis. Die Bezugs­ zahlen 101 und 102 bezeichnen externe Anschlüsse, bzw. einen Logikschaltkreis. Die Bezugszahl 103 bezeichnet eine SDRAM-Steuer­ einheit, und die Bezugszahl 104 ist ein SDRAM-Kern. Die Bezugszahlen 105 und 106 bezeichnen einen externen Takteingang, bzw. takterzeugende Mittel. Die Bezugszahl 107 ist ein internes Taktsignal, das durch die takterzeugenden Mittel 106 erzeugt wird, und Bezugszahl 114 bezeichnet ein ACT-Signal (Gruppenaktivierungssignal). Die Bezugszahlen 115 und 116 sind ein PRC-Signal (Vorladen) bzw. ein SCHREIB-Signal. Die Bezugs­ zahl 117 bezeichnet ein LESE-Signal und die Bezugszahl 118 ist ein REF-Signal (Auffrischsignal). Die Bezugszahlen 111 und 112 bezeichnen ein Adresseneingabesignal, bzw. ein Dateneingabesi­ gnal. Die Bezugszahl 113 ist ein Datenausgabesignal, das vom SDRAM-Kern 104 ausgegeben wird und die Bezugszahl 244 bezeich­ net eine Speicheranordnung. Die Bezugszahl 242 bezieht sich auf einen Synchronisationslatch zum Halten von Signalen, die an den SDRAM-Kern geliefert werden, und die Bezugszahl 243 bezeichnet einen Taktgeneratorschaltkreis zum Erzeugen interner Operati­ onssignale zur Eingabe in die Speicheranordnung 244. Und schließlich bezieht sich die Bezugszahl 245 auf eine Ausgabe­ steuerschaltung, die zur Synchronisation der Ausgabe der Spei­ cheranordnung 244 mit dem Taktsignal 107 dient und die Ausgabe an die SDRAM-Steuereinheit 103 liefert.

Die über die externen Anschlüsse 101 eingegebenen Signale wer­ den an die Speicheranordnung 244 durch den Logikschaltkreis 102, die SDRAM-Steuereinheit 103, den Eingabesynchronisations­ latch 242 und den Taktgeneratorschaltkreis 243 eingegeben, wo­ bei die Signale verschiedenen Umwandlungsprozessen unterworfen werden. Die in der vorliegenden Erfindung vorgesehene inte­ grierte Halbleiterschaltung unterscheidet sich von der in Fig. 12 dargestellten Vorrichtung nach dem Stand der Technik da­ durch, daß erstere vorteilhafter ist im Vergleich zu letzteren, was durch die Tatsache bewiesen wird, daß die Ausgangssignale der SDRAM-Steuereinheit 103 keine externen Steuersignale sind, wie die Signale /RAS 108, /CAS 109 und /WE 110, um Zugriff auf den Universal-SDRAM zu haben, sondern interne Steuersignale darstellen wie ACT 114, PRC 115, SCHREIBEN 116, LESEN 117 und REF 118. Das Ergebnis ist die Beseitigung der Verzögerungszeit, die sonst durch den herkömmlichen, in dem SDRAM-Kern gemäß dem Stand der Technik verwendeten Befehlsdekoder verursacht wird.

Fig. 2(A)-2(H) enthalten ein Zeitdiagramm, das die Funktion der integrierten Halbleitervorrichtung, gemäß dem ersten Aus­ führungsbeispiel der vorliegenden Erfindung, nach Fig. 1 dar­ stellt. Die internen Steuersignale ACT 114, PRC 115, SCHREIBEN 116, LESEN 117 und REF 118 werden in der SDRAM-Steuereinheit 103 erzeugt in Synchronisation mit der Anstiegsflanke des in­ ternen Taktsignals 107, das nach Ablauf der Verzögerungszeit t(control) erscheint und der Anstiegsflanke des internen Steu­ ersignals folgt. Da die internen Steuersignale ACT 114, PRC 115, SCHREIBEN 116, LESEN 117 und REF 118 direkt in dem Einga­ besynchronisationslatch 242 im SDRAM-Kern 104 zwischengespei­ chert werden, hat der Zeitraum t(Takt) des internen Taktsignals 107 nur die folgende Beziehung zu erfüllen:

t(Takt) < t(control) + t(set-up). (3)

Ein Vergleich zwischen der Beziehung (3) und der Beziehung (1) macht deutlich, daß ein sehr schnelles Interface mit dem SDRAM-Kern (104) realisierbar ist.

Wie oben beschrieben, kann gemäß der in dem ersten Ausfüh­ rungsbeispiel angegebenen integrierten Halbleiterschaltung die Verzögerungszeit, die durch den Befehlsdekoder, der im SDRAM-Kern verwendet wird, beseitigt werden, wodurch eine integrierte Halbleiterschaltung entsteht, die sich durch einen stabilen Be­ trieb bei hoher Geschwindigkeit auszeichnet.

Ein zweites Ausführungsbeispiel der vorliegenden Erfindung wird mit Bezug auf die Fig. 3 und 4 beschrieben.

Fig. 3 ist ein Blockschaltbild, das eine integrierte Halblei­ terschaltung gemäß einem zweiten Ausführungsbeispiel der vor­ liegenden Erfindung zeigt. Das in den Figuren aufgeführte Be­ zugszeichen 210 bezeichnet externe Testanschlüsse, die einen Test-ACT-Anschluß 211, einen Test-PRC-Anschluß 212, einen Test-SCHREIB-Anschluß 213, einen Test-LESE-Anschluß 214, einen Test-REF-Anschluß 215, einen Test-Adressen-Anschluß 216, einen Test-Dateneingabe-Anschluß 217 und einen Test-Datenausgabe-Anschluß 218 umfassen. Die externen Testanschlüsse 210 empfangen Testsi­ gnale. Das Bezugszeichen 241 betrifft einen 2 : 1-Selektor, der eine Gruppe als seine Ausgangssignale in Übereinstimmung mit einem Steuersignal aus zwei Eingabesignalgruppen auswählt. Eine der beiden Eingabegruppen sind Steuersignale, die von der SDRAM-Steuereinheit 103 ausgegeben werden, wohingegen die ande­ re Eingabegruppe die Testsignale darstellen, die von den exter­ nen Testanschlüssen 210 geliefert werden. Das von dem 2 : 1-Selektor 241 verwendete Steuersignal ist ein Signal, das von dem Logikschaltkreis 102 geliefert werden kann. Die weitere An­ ordnung ist die gleiche wie in dem ersten Ausführungsbeispiel.

Das zweite Ausführungsbeispiel unterscheidet sich von der in Fig. 14 gezeigten integrierten Halbleiterschaltung gemäß dem Stand der Technik dadurch, daß die Ausgabesignale der Steuer­ einheit des Universal-SDRAM 103 keine externen Steuersignale sind, d. h. ein normales CAS-Signal 132, ein normales RAS-Signal 133 und ein normales WE-Signal 134, sondern interne Steuersi­ gnale, d. h. ein normales ACT-Signal 201, ein normales PRC-Signal 202, ein normales SCHREIB-Signal 203, ein normales LESE-Signal 204 und ein normales REF-Signal 205. Weiterhin unter­ scheidet sich das zweite Ausführungsbeispiel dadurch, daß der 2 : 1-Selektor 241 vorgesehen ist. Das Bezugszeichen 206 zeigt ein normales Adressensignal, und das Bezugszeichen 206 zeigt ein normales Dateneingabesignal. Somit wird die Verzögerungs­ zeit, verursacht durch den Befehlsdekoder, der in dem SDRAM-Kern der herkömmlichen Vorrichtung vorgesehen ist, beseitigt.

Fig. 4(A)-4(L) enthalten ein Zeitdiagramm, das die Funktion der im zweiten Ausführungsbeispiel der vorliegenden Erfindung, gemäß Fig. 3, gezeigten integrierten Halbleiterschaltung ver­ deutlicht. Das normale ACT-Signal 201, das normale PRC-Signal 202, das normale SCHREIB-Signal 203, das normale LESE-Signal 204 und das normale REF-Signal 205 werden von der SDRAM-Steuer­ einheit 103 synchron mit der Anstiegsflanke des internen Taktsignals 107 erzeugt und erscheinen nach der Verzögerungs­ zeit t(control), wobei sie der Anstiegsflanke des internen Taktsignals 107 folgen. Da diese internen Steuersignale den 2 : 1-Selektor 241 durchlaufen, wird jedoch eine weitere Verzöge­ rungszeit t(sel) addiert, ehe die internen Steuersignale an dem Eingabesynchronisationslatch 242 ankommen, der im SDRAM-Kern 104 verwendet wird.

Der Eingabesynchronisationslatch 242, der in dem SDRAM-Kern 104 verwendet wird, empfängt die internen Steuersignale direkt vom 2 : 1-Selektor 241, ohne daß die Signale einen Befehlsdetektor durchlaufen müssen. Daraus folgt, daß die Zeit t(Takt) des in­ ternen Taktsignals 107 jetzt nur die folgende Beziehung zu er­ füllen braucht:

t(Takt) < t(control) + t(sel) + t(set-up). (4)

Ein Vergleich der Beziehung (4) mit der Beziehung (2) verdeut­ licht, daß mit dem SDRAM-Kern 104 ein sehr schnelles Interface realisierbar ist. Darüber hinaus kann der SDRAM-Kern 104 wie ein unabhängiger Einzelbaustein direkt über die externen Testanschlüsse in einem Zustand getestet werden, der ansonsten nicht im Normalbetrieb gegeben ist.

Der 2 : 1-Selektor 241 selektiert die Ausgabe der SDRAM-Steuereinheit 103 oder die externen Testsignale, die über die externen Testanschlüsse 210 geliefert werden, wenn das Nor­ mal/Test-Umschaltsignal 126 auf den "H"-Pegel gesetzt ist, bzw. auf einen "L"-Pegel zurückgesetzt wird. Es ist auch möglich, den 2 : 1-Selektor 241 so einzurichten, daß er eine seiner Einga­ ben wählt, die bei logisch "H" und "L" geliefert werden, im Ge­ gensatz zum oben Beschriebenen.

Die externen Testanschlüsse 210 sind, wie oben beschrieben, von den externen Anschlüssen 101 getrennt, die letzteren dienen al­ lein zu Testzwecken. Die externen Testanschlüsse 210 können mit dem Logikschaltkreis 102 verbunden werden und im Normalbetrieb Verwendung finden, falls es nicht nötig ist, die externen Testanschlüsse 210 zum Testen zu benutzen. Es ist aber auch möglich, in den Fig. nicht dargestellte andere Anschlüsse als externe Testanschlüsse zu verwenden.

Weiterhin ist es nicht erforderlich, das Normal/Test-Um­ schaltsignal 126 vom Logikschaltkreis ausgeben zu lassen. Wie im Zusammenhang mit der Beschreibung der Technologie des Stan­ des der Technik aufgeführt wurde, kann das Normal/Test-Um­ schaltsignal 126 auch direkt von einem der externen Testan­ schlüsse gewonnen werden.

Zusätzlich zu den Wirkungen, die durch das vorher beschriebene erste Ausführungsbeispiel verdeutlicht wurden, erzielen die in­ tegrierte Halbleiterschaltung und das Testverfahren gemäß dem zweiten Ausführungsbeispiel die folgende Wirkung. Die internen Steuersignale werden direkt von einer Quelle außerhalb der in­ tegrierten Halbleiterschaltung als Testsignale in den SDRAM-Kern eingegeben, so daß der SDRAM-Kern über einen breiteren Be­ reich der Zeitsteuerungsbedingungen getestet werden kann.

Als nächstes wird ein drittes Ausführungsbeispiel der vorlie­ genden Erfindung in Verbindung mit Fig. 5 erläutert. Fig. 5 ist ein Blockschaltbild, das eine integrierte Halbleiterschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfin­ dung zeigt.

Das dritte Ausführungsbeispiel unterscheidet sich von dem zwei­ ten in Fig. 3 gezeigten Ausführungsbeispiel dadurch, daß die Anordnung der externen Testanschlüsse 210 modifiziert und ein Befehlsdekoder 240 hinzugefügt wird.

Im Normalbetrieb, verdeutlicht durch Setzen des "H"-Pegels durch das Normal/Test-Umschaltsignal 126, wird der Ausgang der SDRAM-Steuereinheit 103 selektiert. Der Normalbetrieb ist der gleiche wie der in dem Zeitdiagramm des zweiten Ausführungsbeispiels dargestellte, siehe Fig. 4 (A)-4(L). Folg­ lich bietet das dritte Ausführungsbeispiel ein sehr schnelles Interface, wobei der SDRAM-Kern 104 sich in Normalbetrieb be­ findet, so wie das in Fig. 3 gezeigte, zweite Ausführungsbei­ spiel.

In dem dritten Ausführungsbeispiel, wie in Fig. 5 gezeigt, um­ fassen die externen Testanschlüsse 210 einen Test-RAS-Anschluß 231, einen Test-CAS-Anschluß 232 und einen Test-WE-Anschluß 233. Zusätzlich ist ein Befehlsdekoder 240 vorgesehen, um ex­ terne Steuersignale, die durch die externen Testanschlüsse ge­ liefert werden, in interne Steuersignale zu dekodieren. Folg­ lich kann das gleiche Interface als Universal-Einzelbau­ stein-SDRAM an solche externen Anschlüsse angebracht werden.

In einer solchen Anordnung kann die Testumgebung des SDRAM-Kerns 104 als Einzelbaustein mit dem Universal-Einzelbaustein-SDRAM geteilt werden, z. B. können die Testeinrichtung und das Prüfprogramm geteilt werden. Außerdem kann der SDRAM-Kern 104 direkt über die externen Anschlüsse getestet werden.

Als nächstes wird ein viertes Ausführungsbeispiel der vorlie­ genden Erfindung in Verbindung mit den Fig. 6 und 7 erläutert.

Fig. 6 ist ein Blockschaltbild, das eine integrierte Halblei­ terschaltung gemäß einem vierten Ausführungsbeispiel der vor­ liegenden Erfindung zeigt. Verglichen mit dem zweiten in Fig. 3 gezeigten Ausführungsbeispiel, besitzt das vierte Ausführungs­ beispiel einen Eingangssynchronisationslatch (Zwischenspeicher) 251. Die internen Steuersignale, die durch einen Test-ACT-An­ schluß 211, einen Test-PRC-Anschluß 212, einen Test-SCHREIB-An­ schluß 213, einen Test-LESE-Anschluß 214, einen Test-REF-An­ schluß 215, einen Test-ADRESSEN-Anschluß 216 und einen Test-Daten­ eingabeanschluß 217 der externen Testanschlüsse 210 gelie­ fert werden, werden in einem Eingabesynchronisationslatch 251 zur Synchronisation mit dem internen Taktsignal 107 zwischenge­ speichert.

Die Fig. 7(A)-7(R) enthalten ein Zeitdiagramm, das die Funk­ tion der integrierten Halbleiterschaltung gemäß dem in Fig. 6 gezeigten vierten Ausführungsbeispiel verdeutlicht.

Im Vergleich mit dem bisher erläuterten zweiten und dritten Ausführungsbeispiel wird das vierte Ausführungsbeispiel dann wirksam, wenn die Impulsbreite der Testsignale, die von einer Einrichtung, z. B. einer Testeinrichtung, an die externen Testanschlüsse 210 geliefert werden, schmaler als die Periode t(Takt) des internen Taktsignals 107 ist. Im Detail: Testsigna­ le, die eine entsprechende Impulsbreite schmaler als diejenige des "H"-Impulses des internen Taktsignals 107 aufweisen, werden an den Test-ACT-Anschluß 211, den Test-PRC-Anschluß 212, den Test-SCHREIB-Anschluß 213, den Test-LESE-Anschluß 214, den Test-REF-Anschluß 215, den Test-ADRESSEN-Anschluß 216 und den Test-Dateneingabeanschluß 217 geliefert. Es ist jedoch möglich, ein Test-Act-Signal 221, ein Test-PRC-Signal 222, ein Test-SCHREIB-Signal 223, ein Test-LESE-Signal 224, ein Test-REF-Signal 225, ein Test-Adressen-Signal 226 und ein Test-Dateneingabe-Signal 227, die eine entsprechende Impulsbreite ungefähr gleich der Periode t(Takt) des internen Taktsignals 107 besitzen, zu erzeugen, indem die Testsignale in dem Einga­ besynchronisationslatch 251 in Synchronisation mit dem internen Taktsignal 107 zwischengespeichert werden.

Als Folge werden in der Anordnung des vierten Ausführungsbei­ spiels die von den externen Testanschlüssen 210 eingegebenen Testsignale sofort im Eingabesynchronisationslatch 251 zwi­ schengespeichert und in Testsignale von größerer Impulsbreite gewandelt, so daß ein stabiler SDRAM-Einzelbaustein-Test durch­ geführt werden kann, sogar, wenn die Impulsbreite der an die externen Testanschlüsse 210 von einer Einrichtung, z. B. einem Prüfgerät, gelieferten Testsignale kürzer als die Periode t(TAKT) des internen Taktsignals 107 ist. Danach werden die Testsignale an den Eingabesynchronisationslatch 242 im SDRAM-Kern 104 über den 2 : 1-Selektor 241 eingegeben. Da in einer sol­ chen Anordnung die Signalwege im Normalbetrieb keinen Einwir­ kungen unterliegen, geht die sehr hohe Arbeitsgeschwindigkeit eines Interfaces mit dem SDRAM-Kern 104 nicht verloren.

Da ein Testsignal von einem externen Anschluß mit dem internen Taktsignal 107 bei Eingabe des Testsignals synchronisiert wird, verzögert sich der Betrieb des SDRAM-Kerns 104 um eine Periode t(TAKT) des internen Taktsignals 107. Der Test kann jedoch ohne Verzögerung durchgeführt werden, indem man ein Testprogramm für die Testeinrichtung schreibt, wobei das Testsignal t(Takt) eine Periode früher als das interne Taktsignals 107 erzeugt wird.

Wie oben beschrieben, weist die integrierte Halbleiterschaltung und das vorgesehene Testverfahren gemäß dem vierten Ausfüh­ rungsbeispiel einen neuen Effekt zusätzlich zu den im dritten Ausführungsbeispiel genannten Effekten auf. Das bedeutet hin­ sichtlich des vierten Ausführungsbeispiels: sogar wenn die Im­ pulsbreiten der an die externen Testanschlüsse 210 von einer Einrichtung, z. B. einem Tester, gelieferten Testsignale kürzer sind als die Periode t(TAKT) des internen Taktsignals 107, wer­ den die von den externen Testanschlüssen 210 gelieferten Test­ signale sofort in dem Eingabesynchronisationslatch 251 zwi­ schengespeichert und in Testsignale von größerer Impulsbreite gewandelt, so daß ein stabiler SDRAM-Einzelbaustein-Test durch­ geführt werden kann.

Als nächstes wird ein fünftes Ausführungsbeispiel der vorlie­ genden Erfindung unter Bezugnahme auf die Fig. 8 und 9 er­ läutert.

Fig. 8 ist ein Blockschaltbild, das eine integrierte Halblei­ terschaltung gemäß dem fünften Ausführungsbeispiel der vorlie­ genden Erfindung zeigt. Wie in Fig. 8 dargestellt, unterschei­ det sich das fünfte Ausführungsbeispiel vom dritten in Fig. 5 gezeigten dadurch, daß die externen Steuersignale für den Test über den Test-RAS-Anschluß 231, den Test-CAS-Anschluß 232, den Test-WE-Anschluß 233, den Test-Adressenanschluß 216 und den Test-Dateneingabeanschluß 217 der externen Testanschlüsse 210 in Synchronisation mit dem internen Taktsignal 107 in einem Eingabesynchronisationslatch 251, der vor dem Befehlsdekoder 240 angeordnet ist, zwischengespeichert werden.

Die Fig. 9(A)-9(T) enthalten ein Zeitdiagramm, das die Funktion der integrierten Halbleiterschaltung gemäß dem in Fig. 8 gezeigten fünften Ausführungsbeispiel der vorliegenden Erfin­ dung zeigt.

In Anlehnung an das vierte Ausführungsbeispiel wird das fünfte Ausführungsbeispiel wirksam, wenn die Impulsbreiten der Testsi­ gnale, die von einer Einrichtung, z. B. einem Prüfgerät, an die externen Testanschlüsse 210 geliefert werden, schmaler sind als die Periode t(TAKT) des internen Taktsignals 107. Im einzelnen: Testsignale, die entsprechende Impulsbreiten kleiner als dieje­ nige des "H"-Impulses des internen Taktsignals 107 besitzen, werden an den Test-RAS-Anschluß 231, den Test-CAS-Anschluß 232, den Test-WE-Anschluß 233, den Test-Adressen-Anschluß 216 und den Test-Dateneingabeanschluß 217 geliefert. Durch Zwischen­ speicherung der Testsignale in dem Eingabesynchronisationslatch 251, synchron mit dem internen Taktsignal 107, ist es jedoch möglich, ein Synchronisations-RAS-Signal, ein Synchronisa­ tions-CAS-Signal 262, ein Synchronisations-WE-Signal 263, ein Test-Adressensignal 226 und ein Test-Dateneingabe-Signal 227, die entsprechende Impulsbreiten ungefähr gleich der Periode t(TAKT) des internen Taktsignals 107 besitzen, zu erzeugen.

Als Folge werden in der Anordnung des fünften Ausführungsbei­ spiels die von den externen Testanschlüssen 210 eingegebenen Testsignale sofort im Eingabesynchronisationslatch 251 zwi­ schengespeichert und in Testsignale von größerer Impulsbreite gewandelt, so daß ein stabiler SDRAM-Einzelbaustein-Test durch­ geführt werden kann, sogar, wenn die Impulsbreite der an die externen Testanschlüsse 210 von einer Einrichtung, z. B. einem Prüfgerät, gelieferten Testsignale kürzer als die Periode t(TAKT) des internen Taktsignals 107 ist.

Das stabile Synchronisations-RAS-Signal 261, das stabile Syn­ chronisations-CAS-Signal 262, das stabile Synchronisations-WE-Signal 263 und das stabile Test-Adressensignal 226 werden dann an den Befehlsdekoder 240 geliefert. Beim Empfang des synchro­ nisierten Testsignals liefert der Befehlsdekoder ein Test-ACT-Signal 221, ein Test-PRC-Signal 222, ein Test-SCHREIB-Signal 223, ein Test-LESE-Signal 224, ein Test-REF-Signal 225, ein Test-Adressen-Signal 226 und ein Test-Dateneingabesignal 227, jedes dieser Signale besitzt eine Impulsbreite ungefähr gleich der Periode t(TAKT) des internen Taktsignals 107. Danach werden das Test-ACT-Signal 221, das Test-PRC-Signal 222, das Test-SCHREIB-Signal 223, das Test-LESE-Signal 224, das Test-REF-Signal 225, das Test-Adressen-Signal 226 und das Test-Dateneingabesignal 227 an den Eingang des Eingabesynchronisati­ onslatch 242 im SDRAM-Kern 104 über den 2 : 1-Selektor 241 gelie­ fert.

In einer wie oben beschriebenen Anordnung werden die von den externen Testanschlüssen 210 eingegebenen Testsignale sofort im Eingabesynchronisationslatch 251 zwischengespeichert und in Testsignale von entsprechend größerer Impulsbreite gewandelt, so daß ein stabiler SDRAM-Einzelbaustein-Test durchgeführt wer­ den kann, sogar, wenn die Impulsbreite der an die externen Testanschlüsse 210 von einer Einrichtung, z. B. einem Tester, gelieferten Testsignale kürzer als die Periode t(TAKT) des in­ ternen Taktsignals 107 ist. Da kein Einfluß auf die Signalwege bei Normalbetrieb gegeben ist, geht die sehr schnelle Operation eines Interfaces mit dem SDRAM-Kern 104 nicht verloren.

Da ein Testsignal, bei Eingabe desselben von einem externen Testanschluß, mit dem internen Taktsignal 107 synchronisiert wird, verzögert sich der Betrieb des SDRAM-Kerns 104 um eine Periode t(Takt) des internen Taktsignals 107. Wenn man jedoch ein Testprogramm für die Testeinrichtung derart schreibt, daß das Testsignal eine Periode t(TAKT) vor dem internen Taktsignal 107 erzeugt, kann der Test ohne jegliche Probleme durchgeführt werden.

Wie oben beschrieben, weisen die integrierte Halbleiterschal­ tung und das vorgesehene Testverfahren gemäß dem fünften Aus­ führungsbeispiel einen neuen Effekt zusätzlich zu den im vier­ ten Ausführungsbeispiel genannten Effekten auf.

Das bedeutet hinsichtlich des fünften Ausführungsbeispiels: so­ gar, wenn die Impulsbreiten der an die externen Testanschlüsse 210 von einer Einrichtung, z. B. einem Tester, gelieferten Test­ signale kürzer sind als die Periode t(TAKT) des internen Takt­ signals 107, werden die von den externen Testanschlüssen 210 gelieferten Testsignale sofort in dem Eingabesynchronisations­ latch 251 zwischengespeichert und in Testsignale von größerer Impulsbreite gewandelt, so daß ein stabiler SDRAM-Einzelbaustein-Test durchgeführt werden kann.

Als nächstes wird ein sechstes Ausführungsbeispiel in Verbin­ dung mit den Fig. 10 und 11 erläutert.

Fig. 10 ist ein Blockschaltbild, das eine integrierte Halblei­ terschaltung gemäß dem sechsten Ausführungsbeispiel der vorlie­ genden Erfindung zeigt. Wie in Fig. 10 dargestellt, unterschei­ det sich das sechste Ausführungsbeispiel von dem in Fig. 5 ge­ zeigten dritten Ausführungsbeispiel dadurch, daß externe Steu­ ersignale zum Testen, die über den Test-RAS-Anschluß 231, den Test-CAS-Anschluß 232, den Test-WE-Anschluß 233, den Test-Adressenanschluß 216 und den Test-Dateneingabeanschluß 217 der externen Testanschlüsse 210 eingegeben werden, durch einen Be­ fehlsdekoder 240 in interne Steuersignale dekodiert werden und die dekodierten Signale in Synchronisation mit dem internen Taktsignal 107 in einem Eingabesynchronisationslatch 251, der nach dem Befehlsdekoder 240 angeordnet ist, zwischengespeichert werden.

Die Fig. 11(A)-11(U) enthalten ein Zeitdiagramm, das die Funktion der integrierten Halbleiterschaltung gemäß dem in Fig. 10 gezeigten Ausführungsbeispiel der vorliegenden Erfindung zeigt.

In Anlehnung an das vierte und fünfte Ausführungsbeispiel wird das sechste Ausführungsbeispiel wirksam, wenn die Impulsbreiten der Testsignale, die von einer Einrichtung, z. B. einem Prüfge­ rät, an die externen Testanschlüsse 210 geliefert werden, schmaler sind als die Periode t(TAKT) des internen Taktsignals 107. Im einzelnen: Testsignale, die entsprechende Impulsbreiten kleiner als diejenige des "H"-Impulses des internen Taktsignals 107 besitzen, werden an den Test-RAS-Anschluß 231, den Test-CAS-Anschluß 232, den Test-WE-Anschluß 233, den Test-Adressen-An­ schluß 216 und den Test-Dateneingabeanschluß 217 geliefert. Die Impulsbreitensignale, die an den Test-RAS-Anschluß 231, den Test-CAS-Anschluß 232, den Test-WE-Anschluß 233 und den Test-Adressen-Anschluß 216 gegeben werden, werden mittels des Be­ fehlsdekoders 240 dekodiert, um ein dekodiertes ACT-Signal 271, ein dekodiertes PRC-Signal 272, ein dekodiertes SCHREIB-Signal 273, ein dekodiertes LESE-Signal 274 und ein dekodiertes REF-Signal 275 zu erzeugen.

Durch Zwischenspeichern des dekodierten ACT-Signals 271, des dekodierten PRC-Signals 272, des dekodierten SCHREIB-Signals 273, des dekodierten LESE-Signals 274 und des dekodierten REF-Signals 275, eines an die Testadressenanschlüsse 216 gegebenen Testsignals und eines an die Testdateneingabeanschlüsse 217 ge­ gebenen Testsignals in dem Eingabesynchronisationslatch syn­ chron mit dem internen Taktsignal 107, wird es danach jedoch möglich, ein Test-ACT-Signal 221, ein Test-PRC-Signal 222, ein Test-SCHREIB-Signal 223, ein Test-LESE-Signal 224, ein Test-REF-Signal 225, ein Test-Adressen-Signal 226 und ein Test-Dateneingabesignal 227 zu erzeugen, die eine entsprechende Im­ pulsbreite ungefähr gleich der Periode t(TAKT) des internen Taktsignals 107 besitzen.

Als Folge werden in dem fünften Ausführungsbeispiel die von den externen Testanschlüssen 210 eingegebenen Testsignale im Einga­ besynchronisationslatch 251 sofort nach dem Dekodieren zwi­ schengespeichert und in Testsignale von entsprechend größerer Impulsbreite gewandelt, so daß ein stabiler SDRAM-Einzel­ baustein-Test durchgeführt werden kann, sogar, wenn die Impulsbreite der an die externen Testanschlüsse 210 von einer Einrichtung, z. B. einem Prüfgerät, gelieferten Testsignale kür­ zer als die Periode t(TAKT) des internen Taktsignals 107 ist. Danach werden das Test-ACT-Signal 221, das Test-PRC-Signal 222, das Test-SCHREIB-Signal 223, das Test-LESE-Signal 224, das Test-REF-Signal 225, das Test-Adressen-Signal 226 und das Test-Dateneingabesignal 227 an den Eingabesynchronisationslatch 242 im SDRAM-Kern 104 über den 2 : 1-Selektor 241 gegeben.

In einer solchen Anordnung werden, wie oben beschrieben, die von den externen Testanschlüssen 210 eingegebenen Testsignale im Eingabesynchronisationslatch 251 sofort nach dem Dekodieren zwischengespeichert und in Testsignale von entsprechend größe­ rer Impulsbreite gewandelt, so daß ein stabiler SDRAM-Einzel­ baustein-Test durchgeführt werden kann, sogar wenn die Impulsbreite der an die externen Testanschlüsse 210 von einer Einrichtung, z. B. einem Prüfgerät, gelieferten Testsignale kür­ zer als die Periode t(TAKT) des internen Taktsignals 107 ist. Da es keine Einwirkung auf die Signalwege bei Normalbetrieb gibt, geht der sehr schnelle Betrieb des Interfaces mit dem SDRAM-Kern 104 nicht verloren.

Da ein Eingabe-Testsignal von einem externen Testanschluß beim Dekodieren des Signals mit dem internen Taktsignal 107 synchro­ nisiert wird, verzögert sich der Betrieb des SDRAM-Kerns 104 um eine Periode t(TAKT) des internen Taktsignals 107. Durch Schreiben eines Testprogrammes für die Testeinrichtung, das ein Testsignal eine Periode t(TAKT) des internen Taktsignals früher erzeugt, kann der Test jedoch problemlos durchgeführt werden.

Wie oben beschrieben, ermöglichen die durch das sechste Ausfüh­ rungsbeispiel vorgesehene integrierte Halbleiterschaltung und das Testverfahren, einen stabilen Einzelbaustein-Test durchzu­ führen.

Mit der Offenbarung der vorliegenden Erfindung durch das erste bis sechste Ausführungsbeispiel ist nicht beabsichtigt, die Be­ schreibung darauf zu beschränken. Es ist klar, daß die in der vorliegenden Erfindung enthaltenen erfindungswesentlichen Merk­ male sich nicht auf die Ausführungsbeispiele beschränken. So sind z. B. im oben beschriebenen zweiten bis sechsten Ausfüh­ rungsbeispiel die externen Testanschlüsse 210 getrennt von den externen Anschlüssen 101, die nur für Testzwecke bestimmt sind. Es ist jedoch auch möglich, die externen Testanschlüsse 210 mit dem Logikschaltkreis 102 zu verbinden und im Normalbe­ trieb zu benutzen, wenn die externen Testanschlüsse 210 nicht zum Testen benötigt werden. Außerdem können andere, nicht in der Figur dargestellte externe Anschlüsse auch als externe Testanschlüsse benutzt werden.

Im ersten bis sechsten Ausführungsbeispiel sind Dekoder zusam­ men mit der SDRAM-Steuereinheit vorgesehen. Es ist jedoch auch möglich, einen Befehlsdekoder in dem SDRAM-Kern 104 zum Deko­ dieren eines Signals in einen Befehl vorzusehen, was keine Pro­ bleme für die Funktion des SDRAM-Kerns 104 bringt, selbst wenn das Signal durch das Dekodieren verzögert wird. Ein solcher De­ koder wird stets dieselben Effekte, wie in den beschriebenen Ausführungsbeispielen, erzielen.

Außerdem wird das Normal/Test-Umschaltsignal 126 im zweiten bis sechsten Ausführungsbeispiel von dem Logikschaltkreis, wie oben beschrieben, ausgeben. Wie jedoch aus der Beschreibung der Technologie nach dem Stand der Technik ersichtlich ist, ist ei­ ne Ausgabe des Normal/Test-Umschaltsignals 126 vom Logikschalt­ kreis nicht notwendig. Das bedeutet, daß das Normal/Test-Um­ schaltsignal 126 auch von einem der externen Testanschlüsse direkt erhalten werden kann.

In den oben beschriebenen Ausführungsbeispielen wird ein SDRAM als Beispiel für die vorliegende Erfindung verwendet. Die vor­ liegende Erfindung kann jedoch auch Anwendung finden auf andere RAM-Typen, welche Befehlsdekodersysteme einschließen.

Daraus wird deutlich, daß viele Modifikationen und Ausführungs­ formen der vorliegenden Erfindung im Sinne der obengenannten Lehre möglich sind. Es liegt deshalb im Wesen der Erfindung, daß innerhalb des Umfanges der beigefügten Ansprüche die Erfin­ dung, anders als im einzelnen beschrieben, angewendet werden kann.

Bezugszeichenliste

101

externe Eingabeanschlüsse

102

Logikschaltkreis

103

SDRAM-Steuereinheit

104

SDRAM-Kern

105

externe Takteingabeanschlüsse

106

Taktgenerator

107

internes Taktsignal

108

Zeilen-Adreß-Auslösesignal/RAS-Signal

109

Spalten-Adreß-Auslösesignal/CAS-Signal

110

SCHREIB-Freigabe-Signal/WE-Signal

111

Adresse

112

Dateneingabe

113

Datenausgabe

114

ACT/Aktivierung

115

PRC/Vorladen

116

SCHREIBEN

117

LESEN

118

REF/Auffrischen

119

Normal/Test-Umschaltanschluß

120

Test-RAS-Anschluß

121

Test-CAS-Anschluß

122

Test-WE-Anschluß

123

Test-Adressen-Anschlüsse

124

Test-Dateneingabe-Anschlüsse

125

Test-Datenausgabe-Anschlüsse

126

Normal/Test-Umschaltsignal

127

Test-RAS-Signal

128

Test-CAS-Signal

129

Test-WE-Signal

130

Adressen-Signal

131

Test-Dateneingabe-Signal

132

Normal-RAS-Signal

133

Normal-CAS-Signal

134

Normal-WE-Signal

135

Normal-Adressen-Signal

136

Normal-Dateneingabe

201

Normal-ACT-Signal

202

Normal-PRC-Signal

203

Normal-SCHREIB-Signal

204

Normal-LESE-Signal

205

Normal-REF-Signal

206

Normal-Adressensignal

207

Normal-Dateneingabe

210

externe Testanschlüsse

211

Test-ACT-Anschluß

212

Test-PRC-Anschluß

213

Test-SCHREIB-Anschluß

214

Test-LESE-Anschluß

215

Test-REF-Anschluß

216

Test-Adressen-Anschluß

217

Test-Dateneingabe-Anschluß

218

Test-Datenausgabe-Anschluß

221

Test-ACT-Signal

222

Test-PRC-Signal

223

Test-SCHREIB-Signal

224

Test-LESE-Signal

225

Test-REF-Signal

226

Test-Adressensignal

227

Test-Dateneingabe-Signal

231

Test-RAS-Anschluß

232

Test-CAS-Anschluß

233

Test-WE-Anschluß

240

Befehlsdekoder

241

2 : 1-Selektor

242

Eingabesynchronisationslatch

243

Taktgeneratorschaltkreis

244

Speicheranordnung

245

Ausgabesteuerschaltkreis

251

Eingabesynchronisationslatch

261

Synchronisations-RAS-Signal

262

Synchronisations-CAS-Signal

263

Synchronisations-WE-Signal

271

dekodiertes ACT-Signal

272

dekodiertes PRC-Signal

273

dekodiertes SCHREIB-Signal

274

dekodiertes LESE-Signal

275

dekodiertes REF-Signal

Claims (9)

1. Eine integrierte Halbleiterschaltung, die einen Logikschalt­ kreis (102) und einen synchronen dynamischen SCHREIB-LESE-Speicher mit einer Kerneinheit (104) enthält, wobei der Logik­ schaltkreis (102) und der synchronen dynamische SCHREIB-LESE-Speicher in einem Halbleitereinzelchip integriert sind, wobei die Halbleiterschaltung folgendes umfaßt:
eine Steuerschaltung (103) für den synchronen dynamischen SCHREIB-LESE-Speicher, die externe Steuersignale für den syn­ chronen dynamischen SCHREIB-LESE-Speicher vom Logikschaltkreis (102) empfängt und die Signale an die Kerneinheit (104) des synchronen dynamischen SCHREIB-LESE-Speicher liefert,
wobei die Ausgangssignale der Steuerschaltung (103) des syn­ chronen dynamischen SCHREIB-LESE-Speichers interne Steuersigna­ le (111, 112, 114 bis 118) zum Steuern der Kerneinheit (104) des synchronen dynamischen SCHREIB-LESE-Speichers sind (Fig. 1).

2. Eine integrierte Halbleiterschaltung nach Anspruch 1, welche weiterhin umfaßt:
eine externe Eingabeanschlußeinrichtung (210) zum Übermitteln einer ersten Gruppe interner Steuersignale (221 bis 227) für den synchronen dynamischen SCHREIB-LESE-Speicher,
eine Selektionseinrichtung (241) zum Liefern interner Steuersi­ gnale (111, 112, 114 bis 118) an die Kerneinheit (104) des syn­ chronen dynamischen SCHREIB-LESE-Speichers, wobei die internen Steuersignale (111, 112, 114 bis 118) durch Selektieren entwe­ der der ersten Gruppe interner, von der externen Eingabean­ schlußeinrichtung (210) gelieferten Steuersignale (221 bis 227) oder einer zweiten Gruppe interner, von der Steuereinheit (103) des synchronen dynamischen SCHREIB-LESE-Speichers gelieferten Steuersignale (201 bis 207) gewonnen werden,
wobei die Selektionseinheit (241) eine erste Betriebsart zum Selektieren der ersten Gruppe interner, von der externen An­ schlußeinheit (210) gelieferten Steuersignale (221 bis 227) aufweist, wodurch ein direktes Testen der integrierten Halblei­ terschaltung durch Verwendung externer Mittel zum Erzeugen der ersten Gruppe von Signalen (221 bis 227) ermöglicht wird, und eine zweite Betriebsart zum Selektieren der zweiten Gruppe von Signalen (201 bis 207), die von der Steuereinheit (103) des synchronen dynamischen SCHREIB-LESE-Speichers gesendet werden. (Fig. 3)

3. Eine integrierte Halbleiterschaltung nach Anspruch 1, welche weiterhin umfaßt:
eine externe Eingabeanschlußeinrichtung (210) zum Übertragen interner Steuersignale (221 bis 227) für den synchronen dynami­ schen SCHREIB-LESE-Speicher,
eine Synchronisationseinrichtung zum Empfangen der internen Steuersignale von der externen Eingabeanschlußeinrichtung (210) und zur Ausgabe einer ersten Gruppe interner Steuersignale (221 bis 227) synchronisiert mit dem Taktsignal (107), und
eine Selektionseinrichtung (241) zum Liefern interner Steuersi­ gnale (111, 112, 114 bis 118) an die Kerneinheit (104) des syn­ chronen dynamischen SCHREIB-LESE-Speichers, wobei die internen Steuersignale durch Selektion entweder der ersten Gruppe inter­ ner von der Synchronisationseinrichtung gelieferten Steuersi­ gnaien (221 bis 227) oder einer zweiten Gruppe interner von der Steuereinheit (103) des synchronen dynamischen SCHREIB-LESE-Speichers gelieferten Steuersignale (201 bis 207) gewonnen wer­ den,
wobei die Selektionseinrichtung (241) eine erste Betriebsart zum Selektieren der ersten von der Synchronisationseinrichtung empfangenen Gruppe von Signalen (221 bis 227) und eine zweite Betriebsart zum Selektieren der von der Steuereinheit (103) des synchronen dynamischen SCHREIB-LESE-Speichers empfangenen zwei­ ten Gruppe von Signalen (201 bis 207) aufweist (Fig. 6).

4. Eine integrierte Halbleiterschaltung nach Anspruch 1, welche weiterhin umfaßt:
eine externe Eingabeanschlußeinrichtung (210) zum Übertragen externer Steuersignale (216 bis 217, 231 bis 233) für den syn­ chronen dynamischen SCHREIB-LESE-Speicher,
einen Befehlsdekoder (240) zum Dekodieren/Wandeln der von den externen Eingabeanschlußmittel (210) empfangenen externen Steu­ ersignale in eine erste Gruppe interner Steuersignale (221 bis 225) zum Steuern der Kerneinheit (104) des synchronen dynami­ schen SCHREIB-LESE-Speichers, und
eine Selektionseinrichtung (241) zum Liefern interner Steuersi­ gnale (111, 112, 114 bis 118) an die Kerneinheit (104) des syn­ chronen dynamischen SCHREIB-LESE-Speichers, wobei die internen Steuersignale (111, 112, 114 bis 118) entweder durch Selektion der vom Befehlsdekoder (240) gelieferten ersten Gruppe interner Steuersignale (221 bis 225) oder durch Selektion einer von der Steuereinheit (103) des synchronen dynamischen SCHREIB-LESE-Speichers gelieferten zweiten Gruppe von internen Steuersigna­ len (201 bis 207) gewonnen werden,
wobei die Selektionseinrichtung (241) eine erste Betriebsart zum Selektieren einer von dem Befehlsdekoder (240) gelieferten ersten Signalgruppe (221 bis 225) und eine zweite Betriebsart zum Selektieren einer von der Steuereinheit (103) des synchro­ nen dynamischen SCHREIB-LESE-Speicher gelieferten zweiten Si­ gnalgruppe (201 bis 207) aufweist. (Fig. 5)

5. Eine integrierte Halbleiterschaltung nach Anspruch 1, welche weiterhin umfaßt:
eine externe Eingabeanschlußeinrichtung (210) zum Übertragen externer Steuersignale (211 bis 217) für den synchronen dynami­ schen SCHREIB-LESE-Speicher,
eine Synchronisationseinrichtung (251) zum Empfangen der exter­ nen Steuersignale (216, 217, 231 bis 233, 261 bis 263) von den externen Eingabeanschlußeinrichtung (210) und zum Ausgeben ex­ terner mit dem Taktsignal synchronisierter Steuersignale (221 bis 227) und
einen Befehlsdekoder (240) zum Dekodieren der externen von der Synchronisationseinrichtung (251) empfangenen Steuersignale (216, 217, 231 bis 233, 261 bis 263) in eine erste Gruppe in­ terner Steuersignale (221 bis 227) zum Steuern der Kerneinheit (104) des synchronen dynamischen SCHREIB-LESE-Speichers und
eine Selektionseinrichtung (241) zum Liefern interner Steuersi­ gnale (111, 112, 114 bis 118) an die Kerneinheit (104) des syn­ chronen dynamischen SCHREIB-LESE-Speichers, wobei die internen Steuersignale (111, 112, 114 bis 118) entweder durch Selektion der vom Befehlsdekoder gelieferten ersten Gruppe von internen Steuersignalen (221 bis 227) oder durch Selektion einer von der Steuereinheit (103) des synchronen dynamischen SCHREIB-LESE-Spei­ chers gelieferten zweiten Gruppe interner Steuersignale (201 bis 207) gewonnen werden,
wobei die Selektionseinrichtung (241) eine erste Betriebsart zum Selektieren der vom Befehlsdekoder (240) gelieferten ersten Signalgruppe (221 bis 227) und eine zweite Betriebsart zum Se­ lektieren der von der Steuereinheit (103) des synchronen dyna­ mischen SCHREIB-LESE-Speichers gelieferten zweiten Signalgruppe (201 bis 207) aufweist (Fig. 8).

6. Eine integrierte Halbleiterschaltung nach Anspruch 1, welche weiterhin umfaßt:
eine externe Eingabeanschlußeinrichtung (210) zum Übertragen externer Steuersignale (216, 217, 231 bis 233) für den synchro­ nen dynamischen SCHREIB-LESE-Speicher,
einen Befehlsdekoder (240) zum Dekodieren der von der externen Eingabeanschlußeinrichtung (210) gelieferten externen Steuersi­ gnale (211 bis 217) in interne Steuersignale (271 bis 275) zum Steuern der Kerneinheit (104) des synchronen dynamischen SCHREIB-LESE-Speichers,
eine Synchronisationseinrichtung (251) zum Empfangen der inter­ nen Steuersignale (271 bis 275) von dem Befehlsdekoder (240) und zum Ausgeben einer ersten Gruppe interner mit dem Taktsi­ gnal synchronisierter Steuersignale (221 bis 227) und
eine Selektionseinrichtung (241) zum Liefern interner Steuersi­ gnale (111, 112, 114 bis 118) an die Kerneinheit (104) des syn­ chronen dynamischen SCHREIB-LESE-Speichers, wobei die internen Steuersignale entweder durch Selektion der von der Synchronisa­ tionseinrichtung (251) gelieferten ersten Gruppe von internen Steuersignalen (221 bis 227) oder durch Selektion einer von der Steuereinheit (103) des synchronen dynamischen SCHREIB-LESE-Speichers gelieferten zweiten Gruppe interner Steuersignale (201 bis 207) gewonnen werden,
wobei die Selektionseinrichtung (241) eine erste Betriebsart zum Selektieren der von der Synchronisationseinrichtung gelie­ ferten ersten Signale (221 bis 225) und eine zweite Betriebsart zum Selektieren der von der Steuereinheit (103) des synchronen dynamischen SCHREIB-LESE-Speichers gelieferten zweiten Signale (201 bis 207) aufweist (Fig. 10).

7. Verfahren zum Testen einer integrierten Halbleiterschaltung nach Anspruch 1 mit den folgenden Schritten:
Liefern externer Testsignale (211 bis 217, 231 bis 233, 261 bis 263) über eine externe Eingabeanschlußeinrichtung (210) an ei­ nen Selektor (241),
Liefern interner Steuersignale (201 bis 207) von einer Steuer­ einheit (103) des synchronen dynamischen SCHREIB-LESE-Speichers an den Selektor (241), und
Selektieren der externen Testsignale (211 bis 217, 231 bis 233, 261 bis 263) von den externen Eingabeanschlüssen (210) durch den Selektor (241) zum Liefern von Selektsignalen (126) an die Kerneinheit (104) des synchronen dynamischen SCHREIB-LESE-Speichers zum Testen (Fig.).

8. Verfahren zum Testen einer integrierten Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die externen Test­ signale (211 bis 217) interne Steuersignale (221 bis 227) zum Testen der Kerneinheit (104) des synchronen dynamischen SCHREIB-LESE-Speichers sind (Fig. 1, 3, 6).

9. Verfahren zum Testen einer integrierten Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die externen Test­ signale (216 bis 218, 231 bis 218, 261 bis 263) für die Kern­ einheit (104) des synchronen dynamischen SCHREIB-LESE-Speichers externe Steuersignale sind und durch einen Dekoder (240) in interne Steuersignale (221 bis 225) dekodiert und an den Selektor (241) geliefert werden (Fig. 5, 8, 10).