DE19860650B4 - Synchrone Halbleiter-Speichervorrichtung mit einer Chip-Satz-Speichersteuervorrichtung mit Datenausblend-Maskenfunktion - Google Patents

Synchrone Halbleiter-Speichervorrichtung mit einer Chip-Satz-Speichersteuervorrichtung mit Datenausblend-Maskenfunktion Download PDF

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Abstract

Synchrone Halbleiter-Speichervorrichtung mit einer Mehrzahl von Speichermodulen (26, 28, 30, 32), die synchron zu einem Taktsignal (CLK) betrieben werden, mit:
einer Chip-Satz-Speichersteuervorrichtung (24) zum Steuern eines Daten-Eingangs/-Ausgangs der Mehrzahl der Speichermodule (26, 28, 30, 32) durch Ausgeben des Taktsignals (CLK), und
einem Daten-Strobe-Maskierungssignalpin (DSM) zum Empfangen eines Daten-Strobe-Maskierungssignals (DSM), welcher. in jedem der Mehrzahl der Speichermodule (26, 28, 30, 32) vorgesehen ist, wobei die Mehrzahl der Speichermodule (26, 28, 30, 32) jeweils der Chip-Satz-Speichersteuervorrichtung (24) ein Daten-Strobe-Signal (DS) zum Auswerten der Daten bereitstellt und die Chip-Satz-Speichersteuervorrichtung (24) das Daten-Strobe-Maskierungssignal (DSM) zur Maskierung des Daten-Strobe-Signals (DS) an die Mehrzahl der Speichermodule (26, 28, 30, 32) beim Lesevorgang der Daten von der Mehrzahl der Speichermodule (26, 28, 30, 32) ausgibt.

Description

  • Die Erfindung betrifft eine synchrone Halbleiter-Speichervorrichtung mit einer Chip-Satz-Speichersteuervorrichtung mit einer Datenausblend-Maskenfunktion.
  • Das DDR-Verfahren betrifft herkömmlicherweise ein Verfahren zum Auslesen von Daten aus einer Speichervorrichtung basierend auf einer ansteigenden Flanke und einer abfallenden Flanke eines Haupttaktsignals und zum Einschreiben der Daten in die Speichervorrichtung. Zusätzlich wird bei dem DDR-Verfahren ein Datenausblendsignal bzw. Daten-Strobe-Signal basierend auf einem Rückübertragungs- bzw. Echotakts verwendet, um einen Hochgeschwindigkeitsbetriebsbereich über die Speichervorrichtung zu erreichen.
  • Das Daten-Strobe-Signal erzeugt einen Echotakt in derselben Weise wie das Ausgangssignal eines ersten Datenausgangspuffers bei der Abgabe der Daten, und in der Chip-Satz-Speichersteuervorrichtung werden die Daten in Abhängigkeit von dem Daten-Strobe-Signal gelesen.
  • In 1 bezeichnen die Bezugszeichen 12 und 18 Speichermodule, die jeweils eine Vielzahl von Speichereinrichtungen enthalten. Das Bezugszeichen 10 stellt eine Chip-Satz-Speichersteuervorrichtung dar. Die Speichereinrichtungen sind jeweils Dual-In-line-Speichereinrichtungen bzw. in einem Doppelreihengehäuse enthaltene Speichereinrichtungen. Daher stellt das Speichermodul ein Dual-In-line-Speichermodul dar. Als Speichereinrichtung wird im Allgemeinen ein SDRAM verwendet. Vorzugsweise wird hierfür ein DDR-SDRAM verwendet.
  • Die Speicher-Satz-Speichersteuervorrichtung gibt einen Maskierungstakt CLK ab, und der Haupttakt wird an jeden der Dual-In-line-Speichereinrichtungen 12, 14, 16 und 18 angelegt. Bei jedem Dual-In-line-Speichermodul wird ein Datensignal DQ emp fangen und abgegeben, wobei das Datensignal DQ synchron zu dem Haupttakt ist. Das Datensignal DQ in 1 zeigt einen Fall, bei dem die Daten aus dem Dual-In-line-Speichermodul ausgelesen werden.
  • Ein Daten-Strobe-Signal bzw. Datenausblendsignal ist in 1 mit DS dargestellt.
  • Falls ein Daten-Strobe-Signal nicht vorgesehen ist, ist diejenige Zeit, welche von denjenigen Daten gebraucht wird, die von dem am nächsten zu der Chip-Satz-Speichersteuervorrichtung 10 gelegenen Dual-In-line-Speichermodul 12 abgegeben werden, um die Speichersteuervorrichtung zu erreichen, unterschiedlich zu derjenigen Zeit, welche von denjenigen Daten gebraucht wird, welche von dem am weitesten entfernt gelegenen Dual-In-line-Speichermodul 18 abgegeben werden, um die Speichersteuervorrichtung zu erreichen. Das gleiche ist der Fall, wenn Daten ausgehend von der Speichersteuervorrichtung an die Speichermodule angelegt werden.
  • Da die Zeit, welche gebraucht wird, bis die Daten von jedem Dual-In-line-Speichermodul abgegeben sind, die gleiche ist wie diejenige Zeit, welche erforderlich ist, bis die Daten die Speichersteuervorrichtung erreichen, ist es möglich, einen Hochgeschwindigkeitsbetrieb des Speichers zu implementieren, wenn ein Daten-Strobe-Signal verwendet wird.
  • Jedoch besteht bei dem Daten-Strobe-Verfahren ein Problem darin, daß die Ausgangsdatenmaske (DQM: DQ-Maske), bei der es sich um eine wichtige Funktion des SDRAM handelt, nicht verwendet werden kann.
  • Im Lese-Betriebsmodus steuert nämlich das herkömmliche SDRAM nicht selektiv das Daten-Strobe-Signal beim Betrieb der Ausgangsdatenmaske DQM. Im Schreib-Betriebsmodus tritt dasselbe Problem auf.
  • Die oben beschriebenen Probleme werden im folgenden unter Bezugnahme auf 2A und 2B im Detail erläutert.
  • 2A zeigt, daß keine Daten-Strobe-Maskierungsfunktion vorhanden ist. Jedes Speichermodul enthält eine Vielzahl von DDR-SDRAMs. Jedes der Speichermodule 20 und 22 enthält dieselbe Anzahl von DDR-SDRAMs und benützt gemeinsam einen Datenbus DQ, eine Daten-Strobe DS und eine Ausgangsdatenmaske DQM. Die Ausgangsdaten bestehen aus 8-Byte.
  • Die Arbeitsweise der in 2A dargestellten Schaltungsanordnung wird im weiteren unter Bezugnahme auf die 2B erläutert.
  • In 2B wird angenommen, daß die Datenblocklänge bzw. Burst-Länge 8 beträgt.
  • Das Bezugszeichen CLK stellt einen Maskentakt dar, DQ_M1 stellt Daten dar, die von einem ersten Speichermodul abgegeben werden, und DQ_M2 entspricht Daten, welche von einem zweiten Speichermodul 22 abgegeben werden. Das Bezugszeichen DQM steht für ein Ausgangsdaten-Maskierungssignal, QS_M1 stellt ein Daten-Strobe-Signal dar, welches von dem ersten Speichermodul 20 abgegeben wird, QS_M2 stellt ein Daten-Strobe-Signal dar, welches von dem zweiten Speichermodul 22 abgegeben wird, und QS BUS stellt einen Ausgangsdaten-Strobe-Bus dar.
  • Auf die Daten wird von dem ersten Modul 20 während der ersten bis dritten Zeitperiode des Haupttakts zugegriffen, und auf die Daten des zweiten Moduls 22 wird während der vierten und fünften Zeitperiode des Takts zugegriffen.
  • Die von dem ersten Modul abgegebenen Daten werden entsprechend einem Ausgangsdaten-Maskierungssignal DQM maskiert. In diesem Falle wird jedoch, während das Daten-Strobe-Signal QS_M1 von dem ersten Speichermodul 20 kontinuierlich in dem Betriebszustand verbleibt, das Daten-Strobe-Signal QS_M2 von dem zweiten Speichermodul 22 freigeben bzw. aktiviert. Da die Speichermodule 20 und 22 gemeinsam den Ausgangsdaten-Strobe-Bus QS BUS verwenden bzw. benutzen, kann es zu einer Konkurrenzsituation bezüglich des Busses an dem Abschnitt ”A” kommen.
  • Beim Betrieb der Ausgangsdatenmaskierung DQM ist es nämlich bei der herkömmlichen Schaltungsanordnung unmöglich, das Daten-Strobe-Signal selektiv zu steuern.
  • Die Druckschrift Yoo et al.: A32-Bank 1 Gb Self-Strobing Synchronous DRAM with 1 GByte/s Bandwidth, IEEE Journal of Solid-State Circuits, Vol. 31, No. 11, November 1996, S. 1635–1644, zeigt ein bekanntes System mit einer Steuervorrichtung und einem Speicherbaustein, bei dem der Betrieb der Daten beim Lesen durch ein Daten-Strobe-Signal steuerbar ist, das von dem Speicherbaustein abgegeben wird. Ferner wird dabei auch der Schreibvorgang mittels des Daten-Strobe-Signals gesteuert.
  • Es ist daher die Aufgabe der vorliegenden Erfindung, eine synchrone Halbleiter-Speichervorrichtung mit einer Chip-Satz-Speichersteuervorrichtung zu schaffen, die eine Daten-Strobe-Maskierungsfunktion aufweist, welche die oben genannten Probleme bzw. Nachteile beim herkömmlichen Stand der Technik beseitigt.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine synchrone Halbleiter-Speichervorrichtung mit einer Chip-Satz-Speichersteuervorrichtung zu schaffen, welche eine Daten-Strobe-Maskierungsfunktion besitzt, die in der Lage ist, eine umgekehrte Kompatibilität einer DQM-Funktion zu implementieren, indem zusätzlich ein Pin in einem DDR-SDRAM installiert wird und ein Daten-Strobe-Signal maskiert wird.
  • Diese Aufgaben werden durch eine synchrone Halbleiter-Speichervorrichtung mit den Merkmalen des Anspruchs 1 oder 5 gelöst.
  • Zur Lösung der oben genannten Aufgaben wird eine Speichervorrichtung geschaffen, die eine Daten-Strobe-Maskierungsfunktion entsprechend einer ersten Ausführungsform der vorliegenden Erfindung besitzt, welches ein erstes bis N-tes Speichermodul enthält, die synchron zu einem Taktsignal betrieben werden, das ausgehend von der Chip-Satz-Speichersteuervorrichtung abgegeben wird, wobei die von jedem Speichermodul abgegebenen Daten durch ein Datenmaskierungssignal maskiert werden, welches von der Chip-Satz-Speichersteuervorrichtung abgegeben wird, und wobei der Betrieb der von jedem Speichermodul abgegebenen Daten durch ein Daten-Strobe-Signal gesteuert wird, welches von jedem Speichermodul abgegeben wird.
  • Zur Lösung der oben genannten Aufgaben wird ferner eine Speichervorrichtung mit einer Daten-Strobe-Maskierungsfunktion entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung geschaffen, welche ein erstes bis N-tes Speichermodul enthält, die synchron zu einem Taktsignal betrieben werden, das von der Chip-Satz-Speichersteuervorrichtung abgegeben wird, wobei die Daten, welche in jedes Speichermodul eingegeben werden, durch ein Datenmaskierungssignal maskiert werden, das von der Chip-Satz-Speichersteuervorrichtung abgegeben wird, und wobei der Betrieb der in jedes Speichermodul eingegebenen Daten durch ein Daten-Strobe-Signal gesteuert wird, das von jedem Speichermodul abgegeben wird.
  • Bei der ersten und zweiten Ausführungsform der vorliegenden Erfindung gibt die Chip-Satz-Speichersteuervorrichtung ein Daten-Strobe-Maskierungssignal ab, welches den Betrieb des Daten-Strobe-Signals steuert bzw. kontrolliert.
  • Zusätzliche Vorteile, Aufgabenstellungen und sonstige erfindungswesentliche Merkmale der Erfindung werden im weiteren aus der folgenden Beschreibung deutlich.
  • Vorteilhafte Ausgestaltungen der Erfindung ergeben sich im Vergleich zu den herkömmlichen Schaltungsanordnungen aus den beigefügten Patentansprüchen.
  • Die vorliegende Erfindung wird aus der folgenden Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • Es zeigen:
  • 1 ein Blockdiagramm eines Systems, das eine herkömmliche Speichersteuervorrichtung und Speichermodule enthält;
  • 2A und 2B zeigen ein Blockdiagramm und ein Signalablaufdia gramm zur Erklärung eines Problems bei einem System, das keine Daten-Strobe-Maskierungsfunktion besitzt;
  • 3 ein Blockdiagramm des Systems mit einer Daten-Strobe-Maskierungsfunktion gemäß der vorliegenden Erfindung;
  • 4 ein Signalablaufdiagramm zur Erklärung einer Funktion eines Ausgangsdaten-Maskierungssignals;
  • 5 ein Signalablaufdiagramm zur Erklärung einer Funktion eines Daten-Strobe-Maskierungssignals; und
  • 6A und 6B ein Blockdiagramm und ein Signalablaufdiagramm zur Erklärung des Aufbaus eines Chip-Satzes und eines Betriebes desselbigen entsprechend der vorliegenden Erfindung.
  • Die Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen werden im weiteren beschrieben.
  • 3 zeigt ein System mit einer Daten-Strobe-Maskierungsfunktion entsprechend der vorliegenden Erfindung.
  • In 3 stellen die Referenzzahlen 26 bis 32 Speichermodule dar, die eine Vielzahl von Speichereinrichtungen enthalten, und das Bezugszeichen 24 stellt eine Chip-Satz-Speichersteuervorrichtung dar. Jede der Speichereinrichtungen ist eine konventionelle bzw. herkömmliche Dual-In-line-Speichereinrichtung. Als Speichereinrichtung wird im allgemeinen ein SDRAM verwendet, jedoch sollte vorzugsweise ein DDR-SDRAM benutzt werden.
  • Bei der vorliegenden Erfindung legt die Chip-Satz-Speichersteuervorrichtung 24 einen Maskierungstakt CLK jeweils an die Dual-In-line-Speichermodule 26, 28, 30, 32 an. Jedes der Dual-In-line-Speichermodule 26, 28, 30, 32 gibt ein Ausgangsdatensignal DQ synchron zu dem Master- bzw. Haupttakt ab. Im Unterschied zu dem herkömmlichen Stand der Technik enthält das DDR-SDRAM gemäß der vorliegenden Erfindung ein Daten-Strobe-Maskierungspin DSM zur Maskierung des Daten-Strobe-Signals.
  • 4 zeigt ein Signalablaufdiagramm bzw. Signalformdiagramm zur Erklärung der Funktionsweise eines Ausgangsdaten-Maskierungssignals, und 5 ist ein Signalablaufdiagramm zur Erklärung der Funktionsweise eines Daten-Strobe-Maskierungssignals.
  • Wenn ein Lesebefehl beim Takt 0 eingegeben wird, wird das Daten-Strobe-Signal DS unter der Annahme, daß die CAS-Latenzzeit bzw. CAS-Zugriffszeit 3 beträgt, beim Takt bzw. Taktzeitpunkt 2 von einer hohen Impedanz hin zu einer niedrigen Impedanz übertragen. Beim Taktzeitpunkt 3 bzw. beim Takt 3 wird als nächstes die ersten Daten bzw. das erste Datum oder Datenbit abgegeben, und daraufhin werden die Daten sequentiell bzw. der Reihe nach bei der ansteigenden Flanke und der abfallenden Flanke des Master- bzw. Haupttakts abgegeben, wie in 4 gezeigt ist.
  • Im weiteren wird der Fall beschrieben, daß die zweiten und dritten Daten abgegeben werden, wenn die Länge des Datenblocks 4 beträgt. Falls die Ausgangsdatenmaskierungs-Latenzzeit bzw. -Zugriffszeit (DQM-Latenz) 1, 5 beträgt, werden die zweiten und dritten Daten DQ entsprechend einem hochpegeligen Ausgangsdaten-Maskierungssignals DQM, welches bei dem Takt 2 eingegeben wird, maskiert.
  • Gleichzeitig mit der abfallenden Flanke des Takts 3, 5 und der ansteigenden Flanke des Takts 4 blendet die Speichersteuervorrichtung 24 die Daten in Abhängigkeit von dem Datenausblend- bzw. Daten-Strobe-Signal DS aus. Die Speichersteuervorrichtung ist demzufolge über den Zeitpunkt zu unterrichten, wenn die Ausgangsdaten DQ maskiert werden. Für den in 3 gezeigten Fall wird die Speichersteuervorrichtung nicht über den Zeitpunkt unterrichtet, wenn die Daten maskiert werden. Das Ausgangsdaten-Maskierungssignal DQM kann dementsprechend das Daten-Strobe-Signal DS nicht steuern.
  • Bei der vorliegenden Erfindung wird daher zur Maskierung des Daten-Strobe-Signals für das DDR-SDRAM ein Daten-Strobe-Maskierungspin DSM zusätzlich verwendet.
  • Wie in 5 gezeigt ist, steuert das Ausgangsdaten-Maskierungssignal DQM lediglich die Maskierung in bezug auf die Ausgangsdaten DQ, und das Daten-Strobe-Maskierungssignal DSM steuert nur das Daten-Strobe-Signal DS. Wie beispielsweise in 5 gezeigt ist, werden die dritten und vierten Daten durch das Daten-Strobe-Maskierungssignal DQM maskiert. Zusätzlich wird das Daten-Strobe-Signal DS durch das Daten-Strobe-Maskierungssignal DSM gesteuert, um dadurch einen Burst- bzw. Datenblock-Stopp zu implementieren bzw. umzusetzen.
  • Die vorliegende Erfindung wird unter Bezugnahme auf die 6A und 6B im folgenden detailliert erklärt.
  • Wie in 6A gezeigt, enthalten die Speichermodule 34 und 36 jeweils eine Vielzahl von DDR-SDRAMs.
  • Genauso wie in 2A benutzen die Speichermodule 34 und 36 gemeinsam den Datenbus DQ, das Daten-Strobe-Signal DS und das Ausgangsdaten-Maskierungssignal DQM mit der Ausnahme, daß zusätzlich ein Ausgangs-Strobe-Maskierungspin QSM zusätzlich vorgesehen ist. Die Ausgangs-Strobe-Maskierungssignale benachbarter DDR-SDRAMs in jedem Speichermodul werden miteinander verbunden. Zusätzlich werden die Daten-Strobe-Maskierungssignale benachbarter Speichermodule gemeinsam verwendet.
  • 6B zeigt ein Signalablaufdiagramm für die in 6A gezeigte Schaltungsanordnung.
  • 6B zeigt den Fall, daß die Länge des Datenblocks 8 beträgt.
  • Das Bezugszeichen CLK stellt einen Maskierungstakt dar, DQ_M1 stellt Daten dar, welche von dem ersten Speichermodul 34 abgegeben werden, DQ_M2 entspricht Daten, die von dem zweiten Speichermodul 36 abgegeben werden, DQM stellt ein Ausgangsdaten-Maskierungssignal dar, QSM_B entspricht einem Daten-Strobe-Maskierungssignal, und der Buchstabe B steht für einen aktiven Zustand, wenn das Daten-Strobe-Maskierungssignal einen niedrigen Signalpegel aufweist. Zusätzlich steht das Bezugszeichen QS_M1 für ein Daten-Strobe-Signal von dem ersten Speichermodul 34, und QS_M2 steht für ein Daten-Strobe-Signal von dem zweiten Speichermodul 36, und schließlich stellt QS BUS ein Ausgangsdaten-Strobe-Signal dar.
  • Bei den Taktzeitpunkten bzw. Taktimpulsen 0, 1, 2 wird auf die Daten des ersten Speichermoduls 34 zugegriffen, und auf die Daten des zweiten Speichermoduls 36 wird bei den Takten 3 und 4 zugegriffen. Der Auslesebetrieb des ersten Moduls 34 wird durch das Ausgangsdaten-Maskierungssignal DQM maskiert. Das Daten-Strobe-Signal QS_M1 und das Daten-Strobe-Signal QS_M2 werden durch das Daten-Strobe-Maskierungssignal QSM_B gesteuert.
  • Die Chip-Satz-Speichersteuervorrichtung empfängt ein Datum bzw. Daten in Abhängigkeit von den Daten-Strobe-Signalen QS_M1 und QS_M2. Da das Ausgangsdaten-Strobe-Signal QSM_B die Daten-Strobe-Signale QS_M1 und QS_M2 der Module 34 und 36 unabhängig voneinander steuert, kann eine Bus-Konkurrenzsituation bzw. eine Konkurrenz für den Zugriff auf den Bus nicht auftreten.
  • Bei der obigen Beschreibung wurde der Fall, daß die Daten von dem Speichermodul ausgelesen werden, nicht erläutert. Der Fall, daß die Daten in das Speichermodul eingeschrieben werden, ist genauso wie der oben beschriebene Fall. Wenn die Daten in das Speichermodul eingeschrieben werden, wird das Da ten-Strobe-Signal von der Speichersteuervorrichtung abgegeben.
  • Wie oben beschrieben, ist es bei der vorliegenden Erfindung möglich, eine Maskierungsfunktion der abgegebenen Daten bei der ansteigenden Flanke und abfallenden Flanke des Takts in dem DDR-SDRAM zu implementieren, indem man das Daten-Strobe-Verfahren durch zusätzliches Vorsehen des Ausgangs-Strobe-Maskierungspins entsprechend anpaßt.
  • Bei der vorliegenden Erfindung wird zusätzlich ein lückenloser Betrieb in dem Datenauslese-Betriebsmodus implementiert bzw. umgesetzt, indem man eine Buskollision der Daten verhindert.

Claims (9)

  1. Synchrone Halbleiter-Speichervorrichtung mit einer Mehrzahl von Speichermodulen (26, 28, 30, 32), die synchron zu einem Taktsignal (CLK) betrieben werden, mit: einer Chip-Satz-Speichersteuervorrichtung (24) zum Steuern eines Daten-Eingangs/-Ausgangs der Mehrzahl der Speichermodule (26, 28, 30, 32) durch Ausgeben des Taktsignals (CLK), und einem Daten-Strobe-Maskierungssignalpin (DSM) zum Empfangen eines Daten-Strobe-Maskierungssignals (DSM), welcher. in jedem der Mehrzahl der Speichermodule (26, 28, 30, 32) vorgesehen ist, wobei die Mehrzahl der Speichermodule (26, 28, 30, 32) jeweils der Chip-Satz-Speichersteuervorrichtung (24) ein Daten-Strobe-Signal (DS) zum Auswerten der Daten bereitstellt und die Chip-Satz-Speichersteuervorrichtung (24) das Daten-Strobe-Maskierungssignal (DSM) zur Maskierung des Daten-Strobe-Signals (DS) an die Mehrzahl der Speichermodule (26, 28, 30, 32) beim Lesevorgang der Daten von der Mehrzahl der Speichermodule (26, 28, 30, 32) ausgibt.
  2. Synchrone Halbleiter-Speichervorrichtung nach Anspruch 1, bei der jedes Speichermodul (26, 28, 30, 32) eine Vielzahl von SDRAMs enthält.
  3. Synchrone Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2, bei der jedes Speichermodul (26, 28, 30, 32) eine Vielzahl von DDR-SDRAMs enthält.
  4. Synchrone Halbleiter-Speichervorrichtung nach Anspruch 3, bei der das DDR-SDRAM den Daten-Strobe-Maskierungssignalpin (DSM) zum Empfang des Daten-Strobe-Maskierungssignals enthält.
  5. Synchrone Halbleiter-Speichervorrichtung mit: einer Chip-Satz-Speichersteuervorrichtung (24), die eine Daten-Strobe-Maskierungsfunktion aufweist, einer Mehrzahl N von Speichermodulen (26, 28, 30, 32), welche synchron zu einem Taktsignal (CLK) betreibbar sind, das von der Chip-Satz-Speichersteuervorrichtung (24) abgegeben wird, und einem Daten-Strobe-Maskierungssignalpin (DSM) zum Empfangen eines Daten-Strobe-Maskierungssignals (DSM), welcher in jedem der N Speichermodule (26, 8, 30, 32) vorgesehen ist, wobei die Daten, die in jedes Speichermodul (26, 28, 30, 32) eingegeben werden, durch das Daten-Strobe-Maskierungssignal (DSM) maskierbar sind, das von der Chip-Satz-Speichersteuervorrichtung (24) abgegeben wird, und wobei der Betrieb der in jedes Speichermodul (26, 28, 30, 32) eingegebenen Daten durch ein Daten-Strobe-Signal (DS) steuerbar ist, welches von jedem Speichermodul (26, 28, 30, 32) abgegeben wird.
  6. Synchrone Halbleiter-Speichervorrichtung nach Anspruch 5, bei der die Chip-Satz-Speichersteuervorrichtung (24) das Daten-Strobe-Maskierungssignal (DSM) zur Steuerung des Betriebs des Daten-Strobe-Signals (DS) abgibt.
  7. Synchrone Halbleiter-Speichervorrichtung nach Anspruch 5 oder 6, bei der jedes Speichermodul (26, 28, 30, 32) eine Vielzahl von SDRAMs enthält.
  8. Synchrone Halbleiter-Speichervorrichtung nach Anspruch 5 oder 6, bei der jedes Speichermodul (26, 28, 30, 32) eine Vielzahl von DDR-SDRAMs enthält.
  9. Synchrone Halbleiter-Speichervorrichtung nach Anspruch 8, bei der das DDR-SDRAM den Daten-Strobe-Maskierungssignalpin (DSM) zum Empfang des Daten-Strobe-Makierungssignals (DSM) enthält.
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