DE19511259A1 - Video-RAM und Verfahren zur Ausgabe von seriellen Daten - Google Patents
Video-RAM und Verfahren zur Ausgabe von seriellen DatenInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Video-RAM
(Videospeicher mit wahlfreiem Zugriff) als Speicher mit zwei
Anschlüssen und insbesondere auf ein Video-RAM, das an einen
sehr schnellen Systemtakt angepaßt werden kann, und auf ein
Verfahren zur Ausgabe von seriellen Daten von demselben.
Mit der Zunahme der Zahl von tragbaren Computern, wie
etwa von Notebooks, finden Video-RAMs heutzutage weite
Verbreitung in Computern. Das Video-RAM ist ein Speicher mit
zwei Anschlüssen, die asynchron verwendet werden können,
indem die Funktion eines Datenregisters, das in der Lage
ist, Daten mit einer hohen Geschwindigkeit zu übertragen,
zur Funktion eines normalen dynamischen RAMs hinzugefügt
wird. Das Video-RAM und seine Arbeitsweise sind in dem US-
Patent Nr. 4 498 155 mit dem Titel "Semiconductor Integrated
Circuit Memory Device With Both Serial And Random Access
Arrays", eingereicht am 5. Februar 1985, offengelegt. Ein
solches Video-RAM ist so ausgeführt, daß es in der Lage ist,
einen dynamischen RAM-Anschluß mit einer CPU (zentrale
Verarbeitungseinheit) und einen sehr schnellen SAM-
(Speicher mit seriellem Zugriff) Anschluß mit einem externen
System, wie etwa eine Kathodenstrahlröhre oder eine
Videokamera, zu verbinden, so daß es eine hervorragende
Systemverwendbarkeit und einen großen Anwendungsbereich
besitzt. Um seine Funktionen zu diversifizieren und mehr
Information zu speichern, wird ein hoch integriertes Video-
RAM entwickelt.
In Hochleistungs-Graphiksystemen muß jede Vorrichtung in
Antwort auf eine hohe Frequenz arbeiten können, um die
Graphikschnittstelle zwischen dem Computer und seinem
Benutzer wirkungsvoll ausführen zu können. Somit sollten
auch die internen Schaltkreise in dem Video-RAM in Antwort
auf den von dem System angelegten, sehr schnellen Takt
arbeiten. Dies hängt davon ab, ob die durch eine Daten-I/O-
(Eingabe/Ausgabe) Leitung innerhalb des Video-RAMs
übertragenen Daten auf den Systemtakt reagieren können.
Fig. 3 zeigt den Teil in einem herkömmlichen Video-RAM,
der mit der Daten-I/O-Leitung verbunden ist. Fig. 4 ist ein
Zeitablaufdiagramm für den Betrieb der Konstruktion der Fig.
3. In Fig. 3 ist ein serielles Spaltengatter 4 zum
Übertragen von Daten zwischen einem Datenregister 2 und
einer seriellen Daten-I/O-Leitung SIO angeordnet. Das
serielle Spaltengatter 4 besitzt vier serielle
Spaltengatter, die gemeinsam über eine serielle
Spaltenauswahlleitung SCSLi gesteuert werden, und vier
serielle Spaltengatter, die gemeinsam über eine serielle
Spaltenauswahlleitung SCSLj ausgewählt werden. Die serielle
Daten-I/O-Leitung SIO besteht aus vier Leitungen, um in
Abhängigkeit auf eine einzige Freigabe eines seriellen
Spaltenauswahlsignals von vier seriellen Spaltengattern
übertragene Daten aufzunehmen. Die Daten in der seriellen
Daten-I/O-Leitung SIO werden durch einen Multiplexer 6
gemultiplext und über einen Leseverstärker 8 verstärkt. Der
Ausgang des Leseverstärkers wird an eine Latcheinheit 10
angelegt, die von dem Steuerungssignal ΦPSOT gesteuert wird,
und der Ausgang der Latcheinheit 10 wird an eine
Latchausgabeeinheit 12 angelegt, die von dem
Steuerungssignal ΦSOT gesteuert wird und dann Daten nach
außen gibt. Unter Bezugnahme auf das Zeitablaufdiagramm der
Fig. 4 wird nun die Betriebscharakteristik beschrieben. Die
serielle Adresse wird bei der fallenden Flanke des seriellen
Takts SC erhöht. Die entsprechende serielle
Spaltenauswahlleitung wird auf der Basis der seriellen
Adresse freigegeben. Mit der Freigabe der seriellen
Spaltenauswahlleitung werden in dem Datenregister 2
gespeicherte Daten zur seriellen Daten-I/O-Leitung SIO
ausgegeben, und der Leseverstärker 8 gibt somit das
verstärkte Signal SDO aus. Wie in Fig. 4 gezeigt, wird das
bei der fallenden Flanke des n-ten seriellen Takts SC
erzeugte Signal SDO durch das Steuerungssignal ΦPSOT bei der
fallenden Flanke des (n+1)-ten seriellen Takts SC
festgehalten und dann als ein gültiger Datenwert bei der
ansteigenden Flanke des (n+2)-ten seriellen Takts zur
Außenseite des Chips ausgegeben. Ein solcher Aufbau mit der
in Fig. 3 gezeigten Daten-I/O-Leitung ist entworfen, Daten
von der Speicherzelle durch eine einzige Daten-I/O-Leitung
auszulesen. Dies führt zu folgendem Zeitverbrauch. Es ist
eine ausreichende Zeit zum Lesen der Daten durch die Daten-
I/O-Leitung erforderlich, die von der minimalen Zeit
abhängt, die erforderlich ist, um die Daten-I/O-Leitung von
der Aktivierung der seriellen Spaltenauswahlleitung SCSL zu
entwickeln. Außerdem ist Zeit zum Vorspannen und Ausgleichen
der Daten-I/O-Leitung erforderlich, um den nächsten
Lesezyklus vorzubereiten. In diesem Fall hängt die
Vorspannungszeit von der Zeit ab, die erforderlich ist, um
die verstärkte Daten-I/O-Leitung auszugleichen. Zusätzlich
ist Zeit zum Festhalten der gültigen Daten erforderlich,
welche Zeit von der Zeit abhängt, die erforderlich ist, um
das Signal SDO zu erzeugen, das von dem Steuerungssignal
ΦPSOT festzuhalten ist. Die Vorrichtung der Fig. 3 ist unter
Berücksichtigung dieses oben erwähnten Zeitverbrauchs
konstruiert, so daß das Zeitintervall zwischen den
jeweiligen seriellen Takten und dem Betriebszyklus erhöht
werden kann. Dieser Zeitverbrauch beeinflußt den
Betriebszyklus des ganzen Chips. Dies bewirkt ein weiteres
Problem, insofern es schwierig ist, Daten mit einer hohen
Geschwindigkeit von dem Datenregister zu einer externen
Anzeigevorrichtung zu übertragen.
Es ist daher eine Aufgabe der vorliegenden Erfindung,
ein Video-RAM zur Verfügung zu stellen, das in der Lage ist,
Daten mit sehr hoher Geschwindigkeit von einem Datenregister
zu einer externen Anzeigevorrichtung zu übertragen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung,
ein Video-RAM zur Verfügung zu stellen, das in der Lage ist,
die Betriebszykluszeit, die durch einen seriellen Takt
bestimmt wird, zu minimieren.
Es ist eine weitere Aufgabe der vorliegenden Erfindung,
ein Video-RAM zur Verfügung zu stellen, das in der Lage ist,
die Periode jedes seriellen Takts zu verringern.
Es ist eine weitere Aufgabe der vorliegenden Erfindung,
ein Video-RAM zur Verfügung zu stellen, das in der Lage ist,
die Betriebszykluszeit zu minimieren, indem es in dem
Datenregister gespeicherte Daten ausgibt, während die
serielle Daten-I/O-Leitung, die mit den nächsten Daten
verbunden ist, vorgespannt wird.
Es ist eine weitere Aufgabe der vorliegenden Erfindung,
ein serielles Datenausgabeverfahren eines Video-RAM zur
Verfügung zu stellen, das in dem Datenregister gespeicherte
Daten ausgibt, während die mit den nächsten Daten verbundene
Daten-I/O-Leitung vorgespannt wird.
Zum Lösen dieser und weiterer Aufgaben stellt die
vorliegende Erfindung ein Video-RAM zur Verfügung, wie es in
den beigefügten Patentansprüchen definiert ist, das die
Betriebszykluszeit verringert, so daß es an einen sehr
schnellen Takt anpaßbar ist.
Das Video-RAM nach der vorliegenden Erfindung umfaßt
zwei getrennte, serielle Daten-I/O-Leitungen, die von
unterschiedlichen Adressen ausgewählt werden.
Entsprechend einem Gesichtspunkt der vorliegenden
Erfindung umfaßt das Video-RAM mit einem Datenregister, das
einen seriellen Datenwert in Abhängigkeit von der Eingabe
einer seriellen Adresse, die mit einem seriellen Takt
synchronisiert ist, ausgibt, eine erste Daten-I/O-Leitung
zum übertragen eines Datenwerts, der mit einer geraden
seriellen Adresse synchronisiert ist und dann von dem
Datenregister ausgegeben wird, und eine zweite Daten-I/O-
Leitung zum Übertragen eines Datenwerts, der mit einer
ungeraden seriellen Adresse synchronisiert ist und dann von
dem Datenregister ausgegeben wird.
Weiterhin umfaßt entsprechend einem weiteren
Gesichtspunkt der vorliegenden Erfindung das serielle
Datenausgabeverfahren für das Video-RAM mit einem
Datenregister, das einen seriellen Datenwert in Abhängigkeit
von der Eingabe einer seriellen Adresse, die mit einem
seriellen Takt synchronisiert ist, ausgibt, einen ersten
Schritt zum Übertragen eines Datenwerts, der mit einer
geraden seriellen Adresse synchronisiert ist und dann von
dem Datenregister an eine erste Daten-I/O-Leitung ausgegeben
wird, einen zweiten Schritt zum Übertragen eines Datenwerts,
der mit einer ungeraden seriellen Adresse synchronisiert ist
und dann von dem Datenregister an eine zweite Daten-I/O-
Leitung ausgegeben wird, einen dritten Schritt zum
Synchronisieren und Festhalten des aus dem ersten Schritt
übertragenen Datenwerts mit der geraden seriellen Adresse,
einen vierten Schritt zum Synchronisieren und Festhalten des
aus dem zweiten Schritt übertragenen Datenwerts mit der
ungeraden seriellen Adresse, und einen fünften Schritt zum
Synchronisieren der seriellen Daten, die in den dritten und
vierten Schritten festgehalten wurden, mit dem seriellen
Takt und zur anschließenden Ausgabe der synchronisierten,
seriellen Daten nach außen.
Das Video-RAM nach der vorliegenden Erfindung umfaßt das
Merkmal, daß zwei aufeinanderfolgende serielle Adreßdaten
über zwei getrennte Daten-I/O-Leitungswege zur
Datenregister-Ausgangsstufe übertragen werden.
In der nachfolgenden, detaillierten Beschreibung des
bevorzugten Ausführungsbeispiels der vorliegenden Erfindung
wird auf die beigefügten Zeichnungen Bezug genommen.
Fig. 1 ist ein Diagramm, das einen seriellen Ausgabepfad
des Video-RAMs nach der vorliegenden Erfindung zeigt.
Fig. 2 ist ein Zeitablaufdiagramm für Fig. 2.
Fig. 3 ist ein schematisches Diagramm, das einen
seriellen Ausgabepfad eines herkömmlichen Video-RAMs zeigt.
Fig. 4 ist ein Zeitablaufdiagramm für Fig. 3.
Fig. 1 ist ein Diagramm, das den Ausgabepfad des Video-
RAM nach der vorliegenden Erfindung zeigt. Die Vorrichtung
nach Fig. 1 ist so aufgebaut, daß sie umfaßt: ein
Datenregister 2, eine serielle Daten-I/O-Leitung SIO mit 8
Leitungen zum Übertragen von aus dem Datenregister 2
ausgelesen Daten, vier Spaltengatter 4A, die zwischen der
seriellen Daten-I/O-Leitung SIO und dem Datenregister 2
angeordnet sind und von seriellen Spaltenauswahlleitungen
SCSL-ungerade, die durch die ungeraden Adressen ausgewählt
werden, durch Schalten gesteuert werden, um Daten von dem
Datenregister 2 zu vier seriellen Daten-I/O-Leitungen zu
übertragen, die von den ungeraden Adressen ausgewählt
werden, und vier Spaltengatter 4B, die zwischen der
seriellen Daten-I/O-Leitung SIO und dem Datenregister 2
angeordnet sind und von seriellen Spaltenauswahlleitungen
SCSL-gerade, die durch die geraden Adressen ausgewählt
werden, durch Schalten gesteuert werden, um Daten von dem
Datenregister 2 zu vier seriellen Daten-I/O-Leitungen zu
übertragen, die von den geraden Adressen ausgewählt werden,
Multiplexer 14 und 16 zum Multiplexen der acht seriellen
Daten-I/O-Leitungen in Abhängigkeit von dem logischen
Zustand ("hoch/niedrig") von CA8, einen I/O-Leitungs-
Leseverstärker S/A 18 zum Verstärken des -Ausgangssignals des
Multiplexers 14, der mit den vier seriellen Daten-I/O-
Leitungen, die von den geraden Adressen ausgewählt werden,
verbunden ist, einen I/O-Leitungs-Leseverstärker S/A 20 zum
Verstärken des Ausgangssignals des Multiplexers 16, der mit
den vier seriellen Daten-I/O-Leitungen, die von den
ungeraden Adressen ausgewählt werden, verbunden ist, eine
gerade Latch-Einheit 22 zum Festhalten des Ausgangssignals
SDO-gerade des I/O-Leitungs-Leseverstärkers S/A 18 unter der
Steuerung des Signals ΦPSOT-gerade, eine ungerade Latch-
Einheit 24 zum Festhalten des Ausgangssignals SDO-ungerade
des I/O-Leitungs-Leseverstärkers S/A 20 unter der Steuerung
des Signals ΦPSOT-ungerade, und eine Latch-Ausgabeeinheit 26
zum Festhalten und Ausgeben in Abhängigkeit von dem
Steuerungssignal ΦSOT der Ausgabesignale von der geraden
Latch-Einheit 22 beziehungsweise der ungeraden Latch-Einheit
24 nach außen. Wie in Fig. 1 gezeigt besteht die serielle
Daten-I/O-Leitung SIO aus acht Leitungen, von denen vier von
der Adresse 8 und die anderen vier von der Adresse
ausgewählt werden. Zwei der vier seriellen Daten-I/O-
Leitungen, die von der Adresse 8 ausgewählt werden, und zwei
der anderen vier seriellen Daten-I/O-Leitungen, die von der
Adresse ausgewählt werden, werden an den ungeraden
Multiplexer 16 angelegt, und die verbleibenden vier
seriellen Daten-I/O-Leitungen SIO werden an den ungeraden
Multiplexer 16 angelegt. In Fig. 1 besitzt ein einziges
Datenregister 2 zwei unabhängige, serielle Daten-I/O-
Leitungen, die von verschiedenen Adressen ausgewählt werden.
Aufgrund der selektiven Arbeitsweise kann die
Betriebszykluszeit verringert werden, wie hiernach
beschrieben wird.
Fig. 2 ist ein Zeitablaufdiagramm, das die zeitlichen
Beziehungen zwischen den jeweiligen Steuerungssignalen der
Fig. 1 zeigt. Unter Bezugnahme der Fig. 2 wird im Folgenden
die Arbeitsweise der Vorrichtung nach Fig. 1 beschrieben.
Das Video-RAM nach der vorliegenden Erfindung ist in der
Lage, mit einem sehr schnellen, seriellen Takt
synchronisiert zu werden und somit serielle Daten
auszugeben, indem es unabhängige Lesevorgänge für Daten mit
ungerader beziehungsweise gerader Adresse durchführt. Wie in
den Fig. 1 und 2 gezeigt, werden die gerade Latch-Einheit
22 und die ungerade Latch-Einheit 24 von den Signalen ΦPSOT-
gerade beziehungsweise ΦPSOT-ungerade gesteuert, die
abwechselnd alle zwei Perioden des seriellen Takts SC
freigegeben werden, und jeweilige Ausgangssignale derselben
werden in Abhängigkeit von der Steuerung durch die Signale
ΦPSOT-gerade beziehungsweise ΦPSOT-ungerade an die Latch-
Ausgabeeinheit 26 angelegt. Mit der Freigabe des
Steuerungssignals ΦSOT, das mit der ansteigenden Flanke
jeder Periode des seriellen Takts SC zu synchronisieren ist,
werden die Daten von der Latch-Ausgabeeinheit 26 nach außen
ausgegeben. Auf der Basis eines solchen Vorgangs führen,
während vier der acht seriellen Daten-I/O-Leitungen SIO
einen Lesevorgang durchführen, um Daten nach außen
auszugeben, die verbleibenden vier seriellen Daten-I/O-
Leitungen die Vorspannung und den Ausgleich durch, und,
während die vier verbleibenden, seriellen Daten-I/O-
Leitungen SIO einen Lesevorgang durchführen, um Daten nach
außen auszugeben, führen die vier ersten seriellen Daten-
I/O-Leitungen die Vorspannung und den Ausgleich durch. Als
Ergebnis ist es möglich, jede Periode mit dem seriellen Takt
SC zu synchronisieren und dann serielle Daten auszugeben.
Das Ausgabeverfahren für serielle Daten nach der
vorliegenden Erfindung wird nun im Vergleich mit dem
herkömmlichen Verfahren beschrieben. Wie in Fig. 4 gezeigt,
die das Zeitablaufdiagramm eines herkömmlichen Video-RAMs
zeigt, muß bei jedem Zyklus die serielle
Spaltenauswahlleitung SCSL für eine einzige serielle Adresse
vorgespannt und ausgeglichen werden, da während jedes Zyklus
auf die entsprechende serielle Daten-I/O-Leitung zugegriffen
wird. Demgegenüber spannt, wie in Fig. 2 gezeigt, die das
Zeitablaufdiagramm des Video-RAMs nach der vorliegenden
Erfindung zeigt, die entsprechende serielle I/O-Leitung SIO,
da auf die serielle I/O-Leitung SIO selektiv entsprechend
den geraden oder ungeraden Adressen zugegriffen wird, die
serielle Spaltenauswahlleitung SCSL nur in dem
entsprechenden Zyklus vor und gleicht sie aus. In Fig. 4 muß
die serielle Spaltenauswahlleitung SCSL mit dem Eigenimpuls
gesteuert werden, um die Vorspannung und Ausgleichung
durchzuführen, jedoch wird in Fig. 2 die serielle
Spaltenauswahlleitung SCSL nur durch die Adresse
umgewandelt. Die Multiplexer 14 und 16 arbeiten zum
Verbinden der entsprechenden seriellen I/O-Leitung mit den
I/O-Leseverstärkern, und zwar in Abhängigkeit von dem
logischen Zustand der seriellen CA8. Alle einer geraden
Adresse entsprechenden Steuerungssignale werden
durchgeführt, wenn sich CA8 im logisch "niedrigen" Zustand
befindet, und alle einer ungeraden Adresse entsprechenden
Steuerungssignale werden durchgeführt, wenn sich CA8 im
logisch "hohen" Zustand befindet.
Wie oben beschrieben, besitzt das Video-RAM nach der
vorliegenden Erfindung unabhängige serielle
Datenausgabepfade für gerade Adressen beziehungsweise
ungerade Adressen, so daß serielle Daten bei jeder Periode
des seriellen Taktes ausgegeben werden. Folglich ist es
möglich, die Betriebszykluszeit des Video-RAMs zu reduzieren
und Daten mit hoher Geschwindigkeit zur Kathodenstrahlröhre
zu übertragen. Zusätzlich ist es möglich, das Zeitintervall
zwischen jeweiligen Periode des Systemtakts zu verringern.
Während die Erfindung unter Bezugnahme auf ein
illustratives Ausführungsbeispiel beschrieben wurde, soll
diese Beschreibung keine einschränkende Bedeutung besitzen,
und verschiedene Modifikationen des illustrativen
Ausführungsbeispiels sind dem Fachmann beim Lesen dieser
Beschreibung offensichtlich.
Claims (3)
1. Video-RAM mit einem Datenregister (2) zur Ausgabe von
seriellen Daten in Abhängigkeit von der Eingabe einer
seriellen Adresse, die mit einem seriellen Takt
synchronisiert ist, dadurch gekennzeichnet, daß das Video-
RAM umfaßt:
eine erste Daten-I/O-Leitung (8) zum Übertragen von Daten, die mit einer geraden seriellen Adresse synchronisiert sind und dann von dem Datenregister ausgegeben werden;
ein erstes Spaltengatter (4A) zum Synchronisieren der in dem Datenregister gespeicherten Daten mit der geraden Adressen und zum anschließenden Übertragen der Daten zu der ersten Daten-I/O-Leitung;
eine zweite Daten-I/O-Leitung ( ) zum Übertragen von Daten, die mit einer ungeraden seriellen Adresse synchronisiert sind und dann von dem Datenregister ausgegeben werden;
ein zweites Spaltengatter (4B) zum Synchronisieren der in dem Datenregister gespeicherten Daten mit der ungeraden Adressen und zum anschließenden Übertragen der Daten zu der zweiten Daten-I/O-Leitung;
einen Multiplexer (14, 16) zum Multiplexen der Daten auf dem ersten und zweiten Daten-I/O-Leitungen in Abhängigkeit von der Eingabe der Spaltenadresse und zum anschließenden Übertragen der gemultiplexten Daten zu einem I/O- Leseverstärker (18, 20),
wodurch selektiv auf die Daten der ersten und zweiten Daten-I/O-Leitungen zugegriffen wird, wenn die serielle Adresse erhalten wird.
eine erste Daten-I/O-Leitung (8) zum Übertragen von Daten, die mit einer geraden seriellen Adresse synchronisiert sind und dann von dem Datenregister ausgegeben werden;
ein erstes Spaltengatter (4A) zum Synchronisieren der in dem Datenregister gespeicherten Daten mit der geraden Adressen und zum anschließenden Übertragen der Daten zu der ersten Daten-I/O-Leitung;
eine zweite Daten-I/O-Leitung ( ) zum Übertragen von Daten, die mit einer ungeraden seriellen Adresse synchronisiert sind und dann von dem Datenregister ausgegeben werden;
ein zweites Spaltengatter (4B) zum Synchronisieren der in dem Datenregister gespeicherten Daten mit der ungeraden Adressen und zum anschließenden Übertragen der Daten zu der zweiten Daten-I/O-Leitung;
einen Multiplexer (14, 16) zum Multiplexen der Daten auf dem ersten und zweiten Daten-I/O-Leitungen in Abhängigkeit von der Eingabe der Spaltenadresse und zum anschließenden Übertragen der gemultiplexten Daten zu einem I/O- Leseverstärker (18, 20),
wodurch selektiv auf die Daten der ersten und zweiten Daten-I/O-Leitungen zugegriffen wird, wenn die serielle Adresse erhalten wird.
2. Video-RAM mit einem Datenregister (2) zur Ausgabe von
seriellen Daten in Abhängigkeit von der Eingabe einer
seriellen Adresse, die mit einem seriellen Takt
synchronisiert ist, dadurch gekennzeichnet, daß das Video-
RAM umfaßt:
eine serielle Daten-I/O-Leitung, die erste und zweite serielle Daten-I/O-Leitungen (8, ) umfaßt;
ein erstes Spaltengatter (4A) zum Übertragen von Daten, die durch ein erstes serielles Spaltenauswahl- Leitungssignal, das in Abhängigkeit von der Eingabe einer ungeraden seriellen Adresse freigegeben wird, von dem Datenregister zur ersten seriellen Daten-I/O-Leitung ausgegeben werden;
ein zweites Spaltengatter (4B) zum Übertragen von Daten, die durch ein zweites serielles Spaltenauswahl- Leitungssignal, das in Abhängigkeit von der Eingabe einer geraden seriellen Adresse freigegeben wird, von dem Datenregister zur zweiten seriellen Daten-I/O-Leitung ausgegeben werden;
einen ersten Multiplexer (14), der in dem Pfad der ersten seriellen Daten-I/O-Leitung (8) angeordnet ist; einen zweiten Multiplexer (16), der in dem Pfad der zweiten seriellen Daten-I/O-Leitung ( ) angeordnet ist;
einen ersten I/O-Leitungs-Leseverstärker (18) zum Verstärken des Ausgangssignals des ersten Multiplexers;
einen zweiten I/O-Leitungs-Leseverstärker (20) zum Verstärken des Ausgangssignals des zweiten Multiplexers;
eine erste Latch-Vorrichtung (22), die von einem ersten Steuerungssignal gesteuert und geschaltet wird und die in Abhängigkeit von der Eingabe der ungeraden seriellen Adresse freigegeben wird, um das Ausgangssignal des ersten I/O- Leitungs-Leseverstärkers festzuhalten;
eine zweite Latch-Vorrichtung (24), die von einem zweiten Steuerungssignal gesteuert und geschaltet wird und die in Abhängigkeit von der Eingabe der geraden seriellen Adresse freigegeben wird, um das Ausgangssignal des zweiten I/O-Leitungs-Leseverstärkers festzuhalten;
eine Latch-Ausgabevorrichtung (26) zum Synchronisieren der Ausgangssignal der ersten beziehungsweise zweiten Latch- Vorrichtungen mit der Eingabe des seriellen Takts und zum anschließenden Ausgeben des synchronisierten Signals.
eine serielle Daten-I/O-Leitung, die erste und zweite serielle Daten-I/O-Leitungen (8, ) umfaßt;
ein erstes Spaltengatter (4A) zum Übertragen von Daten, die durch ein erstes serielles Spaltenauswahl- Leitungssignal, das in Abhängigkeit von der Eingabe einer ungeraden seriellen Adresse freigegeben wird, von dem Datenregister zur ersten seriellen Daten-I/O-Leitung ausgegeben werden;
ein zweites Spaltengatter (4B) zum Übertragen von Daten, die durch ein zweites serielles Spaltenauswahl- Leitungssignal, das in Abhängigkeit von der Eingabe einer geraden seriellen Adresse freigegeben wird, von dem Datenregister zur zweiten seriellen Daten-I/O-Leitung ausgegeben werden;
einen ersten Multiplexer (14), der in dem Pfad der ersten seriellen Daten-I/O-Leitung (8) angeordnet ist; einen zweiten Multiplexer (16), der in dem Pfad der zweiten seriellen Daten-I/O-Leitung ( ) angeordnet ist;
einen ersten I/O-Leitungs-Leseverstärker (18) zum Verstärken des Ausgangssignals des ersten Multiplexers;
einen zweiten I/O-Leitungs-Leseverstärker (20) zum Verstärken des Ausgangssignals des zweiten Multiplexers;
eine erste Latch-Vorrichtung (22), die von einem ersten Steuerungssignal gesteuert und geschaltet wird und die in Abhängigkeit von der Eingabe der ungeraden seriellen Adresse freigegeben wird, um das Ausgangssignal des ersten I/O- Leitungs-Leseverstärkers festzuhalten;
eine zweite Latch-Vorrichtung (24), die von einem zweiten Steuerungssignal gesteuert und geschaltet wird und die in Abhängigkeit von der Eingabe der geraden seriellen Adresse freigegeben wird, um das Ausgangssignal des zweiten I/O-Leitungs-Leseverstärkers festzuhalten;
eine Latch-Ausgabevorrichtung (26) zum Synchronisieren der Ausgangssignal der ersten beziehungsweise zweiten Latch- Vorrichtungen mit der Eingabe des seriellen Takts und zum anschließenden Ausgeben des synchronisierten Signals.
3. Serielle Datenausgabeverfahren für ein Video-RAM mit
einem Datenregister (2), das einen seriellen Datenwert in
Abhängigkeit von der Eingabe einer seriellen Adresse, die
mit einem seriellen Takt synchronisiert ist, ausgibt,
dadurch gekennzeichnet, daß das Verfahren umfaßt:
einen ersten Schritt zum Übertragen eines Datenwerts, der mit einer geraden seriellen Adresse synchronisiert ist und dann von dem Datenregister an eine erste Daten-I/O- Leitung (8) ausgegeben wird,
einen zweiten Schritt zum Übertragen eines Datenwerts, der mit einer ungeraden seriellen Adresse synchronisiert ist und dann von dem Datenregister an eine zweite Daten-I/O- Leitung ( ) ausgegeben wird,
einen dritten Schritt zum Synchronisieren und Festhalten des aus dem ersten Schritt übertragenen Datenwerts mit der geraden seriellen Adresse,
einen vierten Schritt zum Synchronisieren und Festhalten des aus dem zweiten Schritt übertragenen Datenwerts mit der ungeraden seriellen Adresse, und
einen fünften Schritt zum Synchronisieren der seriellen Daten, die in den dritten und vierten Schritten festgehalten wurden, mit dem seriellen Takt und zur anschließenden Ausgabe der synchronisierten, seriellen Daten nach außen.
einen ersten Schritt zum Übertragen eines Datenwerts, der mit einer geraden seriellen Adresse synchronisiert ist und dann von dem Datenregister an eine erste Daten-I/O- Leitung (8) ausgegeben wird,
einen zweiten Schritt zum Übertragen eines Datenwerts, der mit einer ungeraden seriellen Adresse synchronisiert ist und dann von dem Datenregister an eine zweite Daten-I/O- Leitung ( ) ausgegeben wird,
einen dritten Schritt zum Synchronisieren und Festhalten des aus dem ersten Schritt übertragenen Datenwerts mit der geraden seriellen Adresse,
einen vierten Schritt zum Synchronisieren und Festhalten des aus dem zweiten Schritt übertragenen Datenwerts mit der ungeraden seriellen Adresse, und
einen fünften Schritt zum Synchronisieren der seriellen Daten, die in den dritten und vierten Schritten festgehalten wurden, mit dem seriellen Takt und zur anschließenden Ausgabe der synchronisierten, seriellen Daten nach außen.
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