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Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung nach dem Oberbegriff von Anspruch 1 oder Anspruch 8.
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Halbleiterspeichereinrichtungen tendieren zu hoher Integration, niedrigem Energieverbrauch und hoher Geschwindigkeit. Mit anderen Worten sind Halbleiterspeichereinrichtungen erforderlich, die mehr Daten mit einer schnelleren Rate bei geringerem Energieverbrauch verarbeiten. Aus diesem Grund wurden synchrone DRAMs entwickelt, die in Synchronisation mit Systemtakten arbeiten, um einen Hochgeschwindigkeitsbetrieb zu erreichen. Um eine höhere Arbeitsgeschwindigkeit zu erreichen, wurden in jüngster Zeit synchrone DRAMs mit doppelter Datenrate (DDR) und Rambus-DRAMs entwickelt, bei denen Daten in Synchronisation sowohl mit der ansteigenden als auch der abfallenden Flanke eines Taktes ein- und ausgegeben werden.
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Ein Rambus-DRAM arbeitet bei hoher Geschwindigkeit, die 800 MHz überschreitet. Eine große Datenmenge wird gleichzeitig aus einem Speicherzellenarray in dem Rambus-DRAM ausgelesen, so dass eine hohe Energieaufnahme vorherzusehen ist. Demgemäß müssen bei der Konstruktion des Rambus-DRAM sowohl eine Arbeitsgeschwindigkeit, eine Energieaufnahme als auch eine Chipfläche berücksichtigt werden. Da die Chipfläche, die Arbeitsgeschwindigkeit und die Energieaufnahme von der Anordnung von funktionalen Blöcken abhängen, müssen die funktionalen Blöcke so angeordnet werden, dass die Chipfläche minimiert, die Arbeitsgeschwindigkeit maximiert und die Energieaufnahme minimiert werden kann. Die Anordnung funktionaler Blöcke in einem konventionellen Rambus-DRAM ist in der
koreanischen Patentanmeldung Nr. 98-47831 (Erfinder Jae-whan Yu mit dem Titel ”Semiconductor Memory Device Having Simple Structure”, eingereicht am 09. November 1998, am 5.6.2000 veröffentlicht als
KR 10 2000 0031 680 A ) beschrieben.
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1 ist ein Blockschaltbild, das die Anordnung funktionaler Blöcke in einem konventionellen Rambus-DRAM zeigt, wie er in der zuvor erwähnten koreanischen Patentanmeldung beschrieben ist. Unter Bezugnahme auf die 1 weist ein konventioneller Rambus-DRAM 101 erste und zweite Speicherbänke 111 und 121, erste und zweite Speicherschnittstellen 113 und 123, erste und zweite Datenschiebeblöcke 131 und 141, einen Schnittstellen- und Logikblock 151, erste und zweite Eingabe/Ausgabe-Einheiten 161 und 162, einen Verzögerungsregelkreis 163 (delay locked loop) und einen Kontaktblock 171 auf. Bei dem konventionellen Rambus-DRAM 101 sind der erste Datenschiebeblock 131, der Schnittstellen- und Logikblock 151, ein Eingabe-/Ausgabeblock mit der ersten Eingabe-/Ausgabeeinheit 161, der Verzögerungsregelkreis 163 und die zweite Eingabe-/Ausgabeeinheit 162, der Kontaktblock 171 und der zweite Datenschiebeblock 141 sequentiell zwischen der ersten Speicherbank 111 und der zweiten Speicherbank 121 angeordnet.
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Der konventionelle Rambus-DRAM weist dahingehend einen Nachteil auf, dass die Fläche des Chips vergrößert ist, da der erste Datenschiebeblock 131 für die erste Speicherbank 111 und der zweite Datenschiebeblock 141 für die zweite Speicherbank 121 getrennt vorgesehen sind. Da der erste und der zweite Datenschiebeblock 131 und 141 von dem Verzögerungsregelkreis 163, der interne Taktsignale einschließlich eines Eingangssteuerungstaktsignals SCLK und eines Ausgangssteuerungstaktsignals TCLK erzeugt, getrennt sind, steigen Längen von Taktleitungen zum Übertragen des Eingangssteuerungstaktsignals SCLK und des Ausgangssteuerungstaktsignals TCLK zu den ersten und zweiten Datenschiebeblöcken 131 und 141 an. Dies erhöht die Last auf das Ausgangsende des Verzögerungsregelkreises 163 und die Energieaufnahme.
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Da der erste Datenschiebeblock 131 weit von dem Kontaktblock 171 entfernt ist, steigt die Länge einer Leitung zum Zuführen einer Energieversorgungsspannung von dem Kontaktblock 171 zu dem ersten Datenschiebeblock 131 an. Dies verursacht, dass Rauschen in der Energieversorgungsspannung und einer Massespannung, die von dem Kontaktblock 171 zu dem ersten Datenschiebeblock 131 geführt werden, leicht auftritt, so dass der Betrieb des Rambus-DRAM 101 unstabil wird.
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2 ist ein Blockschaltbild, das die Anordnung funktionaler Blöcke bei einem anderen konventionellen Rambus-DRAM zeigt, der in der zuvor erwähnten Koreanischen Patentanmeldung beschrieben ist. Die in der 2 gezeigte Anordnung ist gegenüber der in der 1 gezeigten Anordnung verbessert.
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Unter Bezugnahme auf die 2 weist ein konventioneller Rambus-DRAM 201 erste und zweite Speicherbänke 211 und 221, erste und zweite Speicherschnittstellen 213 und 223, einen Schnittstellen- und Logikblock 231, erste und zweite Eingabe-/Ausgabeeinheiten 241 und 242, einen Verzögerungsregelkreis 243, einen Kontaktblock 251 und einen Datenschiebeblock 261 auf. Bei dem Rambus-DRAM 201 sind der Schnittstellen- und Logikblock 231, ein Eingabe-/Ausgabeblock mit der ersten Eingabe-/Ausgabeeinheit 241, dem Verzögerungsregelkreis 243 und der zweiten Eingabe-/Ausgabeeinheit 242, der Kontaktblock 251 und der Datenschiebeblock 261 sequentiell zwischen der ersten Speicherbank 211 und der zweiten Speicherbank 221 angeordnet. Bei dem Rambus-DRAM 201 sind ein Datenschiebeblock für die erste Speicherbank 211 und ein Datenschiebeblock für die zweite Speicherbank 221 in den einzigen Datenschiebeblock 261 integriert. Folglich sinkt bei dem Rambus-DRAM 201 der 2 die Chipfläche im Vergleich zu dem Rambus-DRAM 101 der 1.
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Da nur ein Datenschiebeblock vorhanden ist, sind die Längen der Taktleitungen, die mit einem Ausgangsende des Verzögerungsregelkreises 243 verbunden und zum Übertragen des Eingangssteuerungstaktsignals SCLK und des Ausgangssteuerungstaktsignals TCLK vorgesehen sind, kürzer als bei dem Rambus-DRAM, der in der 1 gezeigt ist. Demgemäß verringert sich die Last an dem Ausgangsende des Verzögerungskreises 243, so dass im Vergleich zu dem Rambus-DRAM, der in der 1 gezeigt ist, die Energieaufnahme verringert ist. Da der Datenschiebeblock 261 an den Kontaktblock 251 angrenzt, ist eine Leitung zum Übertragen der Energieversorgungsspannung und der Massespannung von dem Kontaktblock 251 zu dem Datenschiebeblock 261 kürzer. Folglich ist das Auftreten von Rauschen in der Energieversorgungsspannung und der Massespannung verringert.
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Da jedoch der Rambus-DRAM 201 der 2 so konstruiert ist, dass die Datenleitungen L2 und L4 zum Übertragen von Daten zwischen der ersten Eingabe-/Ausgabeeinheit 241 und der zweiten Eingabe-/Ausgabeeinheit 242 und dem Datenschiebeblock 261 zwischen Kontakten in dem Kontaktblock 251 verlegt sind, sind die Datenleitungen L2 und L4 relativ lang. Demgemäß ist die Last auf den Datenleitungen L2 und L4 relativ groß, wodurch sich ein Verlust an Datenübertragungsgeschwindigkeit oder ein Anstieg der Energieaufnahme ergeben kann. Wenn viele Kontakte und Datenleitungen vorgesehen sind, kann sich die Chipfläche in einer horizontalen Richtung des Rambus-DRAM-Chips, der in der 2 gezeigt ist, erhöhen, da die Datenleitungen zwischen den Kontakten in dem Kontaktblock 251 verlegt sind. Zusätzlich dazu ist es schwierig, die Kontakte in dem Kontaktblock 251 in der Mitte des Chips bei dem Rambus-DRAM 201, der in der 2 gezeigt ist, genau zu lokalisieren. Folglich kann es passieren, dass dann, wenn Rambus-DRAMs in ein Modul eingebracht werden, die Rambus-DRAMs nicht richtig auf einem Modul-Bord angeordnet werden.
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In der Patentschrift
US 5.487.040 ist eine Halbleiterspeichereinrichtung offenbart, bei der Dateneingabe-/Datenausgabeeinheiten und ein Taktsignalerzeugungsblock angrenzend an einen Kontaktblock angeordnet sind, der mittig zu Speicherblöcken liegt.
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Der Erfindung liegt als technisches Problem die Bereitstellung einer Halbleiterspeichereinrichtung, insbesondere eines dynamischen Rambus-Speichers mit wahlfreiem Zugriff (DRAM), zugrunde, mit der ein Verlust an Datenübertragungsgeschwindigkeit und eine Energieaufnahme verringert sind. Mit der Erfindung soll auch eine Halbleiterspeichereinrichtung, insbesondere ein Rambus-DRAM, bereitgestellt werden, bei der eine Chipfläche verringert werden kann, und die mit hoher Genauigkeit auf einem Modul-Bord gekapselt werden kann, beispielsweise wenn Rambus-DRAMs in ein Modul eingebracht werden.
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Die Erfindung löst dieses Problem durch die Bereitstellung einer Halbleiterspeichereinrichtung mit den Merkmalen von Anspruch 1 oder 8. Zweckmäßige Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Die Erfindung stellt eine Halbleiterspeichereinrichtung, z. B. einen Rambus-DRAM, bereit, die erste und zweite Speicherblöcke mit jeweils einem Speicherzellenarray und Steuerschaltungen zum Steuern des Speicherzellenarray, einen Kontaktblock mit mehreren Kontakten, einen Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblock mit einer Dateneingabe-/Datenausgabeeinheit zum Senden und Empfangen von Daten zu und von der Umgebung der Halbleiterspeichereinrichtung über den Kontaktblock, einer Befehlseingabeeinheit zum Empfangen einer Befehlseingabe von der Umgebung über den Kontaktblock und einem Verzögerungsregelkreis zum Empfangen einer externen Taktsignaleingabe von der Umgebung über den Kontaktblock und zum Erzeugen von internen Taktsignalen, einen Datenschiebeblock zum Senden und Empfangen von Daten zu und von der Dateneingabe-/Datenausgabeeinheit und zum Senden und Empfangen von Daten zu und von den ersten und zweiten Speicherblöcken in Synchronisation mit den internen Taktsignalen und einen Schnittstellen- und Logikblock zum Empfangen und Analysieren der Befehlsausgabe von der Befehlseingabeeinheit, um die ersten und zweiten Speicherblöcke, den Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblock und den Datenschiebeblock zu steuern, aufweist. Der Schnittstellen- und Logikblock ist zwischen dem ersten Speicherblock und dem Kontaktblock angeordnet, und der Eingabe-/Ausgabe- und interne Taktsignalerzeugungsblock und der Datenschiebeblock sind sequentiell zwischen dem Kontaktblock und dem zweiten Speicherblock angeordnet.
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Vorzugsweise sind der Eingabe-/Ausgabe- und interne Taktsignalerzeugungsblock angrenzend an den Kontaktblock angeordnet und der Datenschiebeblock ist angrenzend an den zweiten Speicherblock angeordnet. Der Abstand zwischen dem ersten Speicherblock und dem Kontaktblock ist gleich dem Abstand zwischen dem Kontaktblock und dem zweiten Speicherblock. Der Verzögerungsregelkreis ist zwischen der Dateneingabe-/Datenausgabeeinheit und der Befehlseingabeeinheit angeordnet.
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Demgemäß ist bei der Halbleiterspeichereinrichtung der vorliegenden Erfindung der Kontaktblock nicht zwischen dem Eingabe-/Ausgabe- und internem Taktsignalerzeugungsblock und dem Datenschiebeblock angeordnet und daher sind die Leitungslängen, nämlich von Datenleitungen zum Übertragen von Daten zwischen der Dateneingabe-/Datenausgabeeinheit und dem Datenschiebeblock, kurz. Folglich ist die Last auf den Datenleitungen relativ klein, wodurch ein Verlust an Datenübertragungsgeschwindigkeit und eine Energieaufnahme verringert werden. Die Datenleitungen sind auch nicht zwischen den Kontakten verlegt, so dass vermieden wird, dass die Chipfläche in einer axialen Richtung des Chips vergrößert wird. Zusätzlich ist bei dem Rambus-DRAM der vorliegenden Erfindung der Abstand zwischen dem ersten Speicherblock und dem Kontaktblock gleich zu dem Abstand zwischen dem Kontaktblock und dem zweiten Speicherblock. Damit kann der Kontaktblock leicht in der Mitte des Chips angeordnet werden, so dass Halbleiterspeichereinrichtungen gemäß der vorliegenden Erfindung auf einem Modul-Bord mit hoher Genauigkeit gekapselt werden können, wenn sie in ein Modul eingebracht werden.
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Weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der detaillierten Beschreibung einer bevorzugten Ausführungsform unter Bezugnahme auf die beigefügten Zeichnungen, die folgendes zeigen:
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1 ist ein Blockschaltbild, das eine Anordnung funktionaler Blöcke bei einem konventionellen dynamischen Rambus-Speicher mit wahlfreiem Zugriff (DRAM) zeigt,
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2 ist ein Blockschaltbild, das eine Anordnung funktionaler Blöcke bei einem anderen konventionellen Rambus-DRAM zeigt und
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3 ist ein Blockschaltbild, das eine Anordnung funktionaler Blöcke in einem Rambus-DRAM gemäß der vorliegenden Erfindung zeigt.
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Die vorliegende Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen vollständig beschrieben, in denen eine bevorzugte Ausführungsform der Erfindung gezeigt ist. Gleiche Bezugszeichen in verschiedenen Zeichnungen bezeichnen das gleiche Element.
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Unter Bezugnahme auf die 3 weist ein dynamischer Rambus-Speicher mit wahlfreiem Zugriff (DRAM) 301 einen ersten Speicherblock mit einer ersten Speicherbank 311 und einer ersten Speicherschnittstelle 313, einen Schnittstellen- und Logikblock 331, einen Kontaktblock 351, einen Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblock 340 mit einer Dateneingabe-/Datenausgabeeinheit 341, einer Befehlseingabeeinheit 342 und einem Verzögerungsregelkreis 343, einen Datenschiebeblock 361 und einen zweiten Speicherblock mit einer zweiten Speicherbank 321 und einer zweiten Speicherschnittstelle 323 auf. Bei dem Rambus-DRAM 301 ist der Schnittstellen- und Logikblock 331 zwischen der ersten Speicherschnittstelle 313 des ersten Speicherblocks und dem Kontaktblock 351 angeordnet. Der Eingabe-/Ausgabe- und interne Taktsignalerzeugungsblock 340 und der Datenschiebeblock 361 sind sequentiell zwischen dem Kontaktblock 351 und der zweiten Speicherschnittstelle 323 des zweiten Speicherblocks angeordnet. Der Eingabe-/Ausgabe- und interne Taktsignalerzeugungsblock 340 ist angrenzend an den Kontaktblock 351 angeordnet, und der Datenschiebeblock 361 ist angrenzend an die zweite Speicherschnittstelle 323 des zweiten Speicherblocks angeordnet.
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Mit anderen Worten sind die erste Speicherbank 311, die erste Speicherschnittstelle 313, der Schnittstellen- und Logikblock 331, der Kontaktblock 351, der Eingabe-/Ausgabe- und interne Taktsignalerzeugungsblock 340, der Datenschiebeblock 361, die zweite Speicherschnittstelle 323 und die zweite Speicherbank 321 sequentiell in einer axialen Richtung des Chips angeordnet. In dem Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblock 340 ist der Verzögerungsregelkreis 343 zwischen der Dateneingabe-/Datenausgabeeinheit 341 und der Befehlseingabeeinheit 342 angeordnet.
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Zusätzlich ist der Rambus-DRAM 301 gemäß der vorliegenden Erfindung so ausgelegt, dass der Abstand D1 zwischen dem ersten Speicherblock und dem Kontaktblock 351 gleich zu dem Abstand zwischen dem Kontaktblock 351 und dem zweiten Speicherblock ist. Mit anderen Worten ist der Rambus-DRAM 301 der 3 so ausgelegt, dass der Kontaktblock 351 in einer axialen Richtung gesehen in der Mitte des Chips liegt, nämlich in der vertikalen Richtung des Chips.
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Die Funktionen der funktionalen Blöcke und die Wirkung der Anordnung, wie sie in der 3 gezeigt ist, werden nun beschrieben. Die erste Speicherbank 311 des ersten Speicherblocks weist einen Speicherzellenarray mit Speicherzellen auf. Unter der Steuerung des Schnittstellen- und Logikblocks 331 schreibt die erste Speicherschnittstelle 313 des ersten Speicherblocks Daten, die über Leitungen L8 und L9 von dem Datenschiebeblock 361 zu der ersten Speicherbank 311 übertragen werden, während einer Schreiboperation in die erste Speicherbank 311 und liest während einer Leseoperation in der ersten Speicherbank 311 gespeicherte Daten, um die Daten über die Leitungen L8 und L9 zu dem Datenschiebeblock 361 zu übertragen.
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Die zweite Speicherbank 321 des zweiten Speicherblocks weist ebenfalls einen Speicherzellenarray mit Speicherzellen auf. Unter der Steuerung des Schnittstellen- und Logikblocks 331 schreibt die zweite Speicherschnittstelle 323 des zweiten Speicherblocks Daten, die über Leitungen L10 und L11 von dem Datenschiebeblock 361 übertragen werden, während der Schreiboperation in die zweite Speicherbank 321 und liest in der zweiten Speicherbank 321 gespeicherte Daten während der Leseoperation, um die Daten über die Leitungen L10 und L11 zu dem Datenschiebeblock 361 zu übertragen.
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Die erste Speicherschnittstelle 313 und die zweite Speicherschnittstelle 323 werden selektiv durch ein Bankauswahlsignal (nicht gezeigt) betrieben. Die erste Speicherschnittstelle 313 weist Steuerschaltungen, wie Leseverstärker, Eingabe-/Ausgabeleitungen, einen Adressdecodierer und eine Vorladeschaltung zum Steuern der ersten Speicherbank 311 auf. In gleicher Weise weist die zweite Speicherschnittstelle 323 Steuerschaltungen zum Steuern der zweiten Speicherbank 321 auf.
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Der Kontaktblock 351 weist mehrere Dateneingabe-/Datenausgabekontakte, mehrere Befehlseingangskontakte, mehrere Taktsignaleingangskontakte, mehrere Energieversorgungsspannungskontakte und mehrere Massespannungskontakte auf. Diese Kontakte sind so angeordnet, dass sie eine Schlange bilden.
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Die Befehlseingabeeinheit 342 des Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblocks 340 weist mehrere Befehlseingabepuffer auf. Die Befehlseingabeeinheit 342 empfängt und puffert Befehle, die von der Umgebung über die Befehlseingangskontakte des Kontaktblocks 351 eingegeben werden, und gibt die Befehle zu dem Schnittstellen- und Logikblock 331 über eine Leitung L1 aus.
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Der Verzögerungsregelkreis 343 des Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblocks 340 empfängt ein externes Takteingangssignal CLK von der Umgebung über den Taktsignaleingangskontakt des Kontaktblocks 351 und erzeugt mehrere interne Taktsignale. Ein Eingangssteuerungstaktsignal SCLK und ein Ausgangssteuerungstaktsignal TCLK aus den internen Taktsignalen werden dem Datenschiebeblock 361 und der Dateneingabe-/Datenausgabeeinheit 341 über Taktleitungen zugeführt.
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Die Dateneingabe-/Datenausgabeeinheit 341 des Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblocks 340 weist mehrere Dateneingabe-/Datenausgabepuffer auf. Die Dateneingabe-/Datenausgabeeinheit 341 sendet und empfängt Daten zu und von der Umgebung über die Dateneingabe-/Ausgabekontakte des Kontaktblocks 351. Während der Schreiboperation wird das von der Umgebung über die Eingabe-/Ausgabekontakte des Kontaktblocks 351 eingegebene Dateneingangssignal durch die Dateneingabe-/Datenausgabeeinheit 341 gepuffert und dann über Leitungen L2 und L4, die Datenleitungen sind, zu dem Datenschiebeblock 361 gesendet. Während der Leseoperation empfängt und puffert die Dateneingabe-/Datenausgabeeinheit 341 Ausgangsdaten, die von dem Datenschiebeblock 361 über die Leitungen L2 und L4 übertragen wurden. Die gepufferten Ausgangsdaten von der Dateneingabe-/Datenausgabeeinheit 341 werden an die Umgebung über die Dateneingabe-/Ausgabekontakte des Kontaktblocks 351 ausgegeben.
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Der Schnittstellen- und Logikblock 331 empfängt die Befehlseingangssignale von der Befehlseingabeeinheit 342 über die Leitung L1 und analysiert sie, um die ersten und zweiten Speicherblöcke, den Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblock 340 und den Datenschiebeblock 361 zu steuern (Steuerleitungen sind nicht dargestellt).
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Der Datenschiebeblock 361 arbeitet synchron mit dem Eingangssteuerungstaktsignal SCLK und dem Ausgangssteuerungstaktsignal TCLK. Der Datenschiebeblock 361 sendet und empfängt synchronisiert mit dem Eingangssteuerungstaktsignal SCLK und dem Ausgangssteuerungstaktsignal TCLK Daten zu und von der Dateneingabe-/Datenausgabeeinheit 341 über die Leitungen L2 und L4, die Datenleitungen. Der Datenschiebeblock 361 sendet und empfängt synchronisiert mit dem Eingangssteuerungstaktsignal SCLK und dem Ausgangssteuerungstaktsignal TCLK auch Daten zu und von der ersten Speicherschnittstelle 313 des ersten Speicherblocks über die Leitungen L8 und L9 oder der zweiten Speicherschnittstelle 323 des zweiten Speicherblocks über die Leitungen L10 und L11.
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Der Datenschiebeblock 361 hat eine Pipelinestruktur. Mit anderen Worten empfängt der Datenschiebeblock 361 während der Schreiboperation von der Dateneingabe-/Datenausgabeeinheit 341 seriell übertragene Daten über die Leitungen L2 und L4 und sendet die Daten parallel über die Leitungen L8 und L9 zu der ersten Speicherschnittstelle 313 oder über die Leitungen L10 und L11 zu der zweiten Speicherschnittstelle 323. Während der Leseoperation empfängt der Datenschiebeblock 361 von der ersten Speicherschnittstelle 313 parallel übertragene Daten über die Leitungen L8 und L9 oder von der zweiten Speicherschnittstelle 323 über die Leitungen L10 und L11 und sendet die Daten seriell zu der Dateneingabe-/Datenausgabeeinheit 341.
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Im Unterschied zu dem konventionellen Rambus-DRAM der 2, ist bei dem Rambus-DRAM der vorliegenden Erfindung, wie zuvor beschrieben, der Kontaktblock 351 nicht zwischen dem Eingabe-/Ausgabe- und internem Taktsignalerzeugungsblock 340 und dem Datenschiebeblock 361 angeordnet. Demgemäß sind die Längen der Leitungen L2 und L4 und die Längen der Datenleitungen zum Übertragen von Daten zwischen der Dateneingabe-/Datenausgabeeinheit 341 und dem Datenschiebeblock 361 kürzer. Daher sind im Vergleich zu dem konventionellen Rambus-DRAM der 2 die Lasten auf den Leitungen L2 und L4 relativ klein, wodurch ein Verlust an Datenübertragungsgeschwindigkeit und eine Energieaufnahme verringert werden. Darüber hinaus sind im Unterschied zu dem konventionellen Rambus-DRAM der 2 die Leitungen L2 und L4, die Datenleitungen, nicht zwischen den Kontakten verlegt, so dass vermieden wird, dass die Fläche des Chips in der horizontalen Richtung des Chips des Rambus-DRAM 301, wie er in der 3 gezeigt ist, vergrößert wird. Zusätzlich ist der Rambus-DRAM der vorliegenden Erfindung so ausgelegt, dass der Abstand D1 zwischen dem ersten Speicherblock und dem Kontaktblock 351 gleich zu dem Abstand D2 zwischen dem Kontaktblock 351 und dem zweiten Speicherblock ist. Damit ist der Kontaktblock 351 in einer axialen Richtung, nämlich in einer vertikalen Richtung des Chips, in der Mitte des Chips des Rambus-DRAM 301 angeordnet, so dass die Rambus-DRAMs auf einem Modul-Board mit hoher Genauigkeit gekapselt werden können, wenn sie in ein Modul eingebracht werden.
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Auch wenn die Erfindung speziell in Bezug auf eine bevorzugte Ausführungsform gezeigt und beschrieben wurde, ist für den Fachmann klar, dass zahlreiche Änderungen in Form und Einzelheiten der Halbleiterspeichereinrichtung durchgeführt werden können, soweit sie in den Rahmen der Erfindung fallen, wie er durch die angefügten Ansprüche definiert ist.
