DE10033826A1 - Halbleiterspeichereinrichtung - Google Patents

Halbleiterspeichereinrichtung

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Abstract

Bei dem Rambus-DRAM sind ein erster Speicherblock, ein logischer Schnittstellenblock, ein Kontaktblock, ein Eingabe-/Ausgabe- und interner Taktsignalerzeugungsblock, ein Datenschiebeblock und ein zweiter Speicherblock sequentiell in einer axialen Richtung des Chips angeordnet. Demgemäß sind die Längen von Datenleitungen zum Übertragen von Daten zwischen einer Dateneingabe-/Datenausgabeeinheit des Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblocks und dem Datenschiebeblock kurz, so dass eine Last auf den Datenleitungen relativ klein ist, wodurch ein Verlust an Datenübertragungsgeschwindigkeit und eine Energieaufnahme verringert sind. Darüber hinaus sind die Datenleitungen nicht zwischen Kontakten des Kontaktblocks verlegt, wodurch vermieden wird, dass die Fläche des Chips in einer anderen axialen Richtung des Chips vergrößert wird. Bei dem bereitgestellten Rambus-DRAM ist der Abstand zwischen dem ersten Speicherblock in dem Kontaktblock gleich zu dem Abstand zwischen dem Kontaktblock und dem zweiten Speicherblock, so dass Rambus-DRAMs auf einem Modul-Board mit hoher Genauigkeit gekapselt werden können, wenn sie in ein Modul eingebracht werden.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichereinrichtung nach dem Oberbegriff von Anspruch 1 oder Anspruch 8.
Halbleiterspeichereinrichtungen tendieren zu hoher Integrati­ on, niedrigem Energieverbrauch und hoher Geschwindigkeit. Mit anderen Worten sind Halbleiterspeichereinrichtungen erforder­ lich, die mehr Daten mit einer schnelleren Rate bei geringe­ rem Energieverbrauch verarbeiten. Aus diesem Grund wurden synchrone DRAMs entwickelt, die in Synchronisation mit Sys­ temtakten arbeiten, um einen Hochgeschwindigkeitsbetrieb zu erreichen. Um eine höhere Arbeitsgeschwindigkeit zu errei­ chen, wurden in jüngster Zeit synchrone DRAMs mit doppelter Datenrate (DDR) und Rambus-DRAMs entwickelt, bei denen Daten in Synchronisation sowohl mit der ansteigenden als auch der abfallenden Flanke eines Taktes ein- und ausgegeben werden.
Ein Rambus-DRAM arbeitet bei hoher Geschwindigkeit, die 800 MHz überschreitet. Eine große Datenmenge wird gleichzeitig aus einem Speicherzellenarray in dem Rambus-DRAM ausgelesen, so dass eine hohe Energieaufnahme vorherzusehen ist. Demgemäß müssen bei der Konstruktion des Rambus-DRAM sowohl eine Ar­ beitsgeschwindigkeit, eine Energieaufnahme als auch eine Chipfläche berücksichtigt werden. Da die Chipfläche, die Ar­ beitsgeschwindigkeit und die Energieaufnahme von der Anord­ nung von funktionalen Blöcken abhängen, müssen die funktiona­ len Blöcke so angeordnet werden, dass die Chipfläche mini­ miert, die Arbeitsgeschwindigkeit maximiert und die Energie­ aufnahme minimiert werden kann. Die Anordnung funktionaler Blöcke in einem konventionellen Rambus-DRAM ist in der korea­ nischen Patentanmeldung Nr. 98-47831 (Erfinder Jae-whan Yu mit dem Titel "Semiconductor Memory Device Having Simple Structure", eingereicht am 09. November 1998, beschrieben.
Fig. 1 ist ein Blockschaltbild, das die Anordnung funktiona­ ler Blöcke in einem konventionellen Rambus-DRAM zeigt, wie er in der zuvor erwähnten koreanischen Patentanmeldung beschrie­ ben ist. Unter Bezugnahme auf die Fig. 1 weist ein konventio­ neller Rambus-DRAM 101 erste und zweite Speicherbänke 111 und 121, erste und zweite Speicherschnittstellen 113 und 123, erste und zweite Datenschiebeblöcke 131 und 141, einen Schnittstellen- und Logikblock 151, erste und zweite Einga­ be/Ausgabe-Einheiten 161 und 162, einen Verzögerungsregel­ kreis 163 (delay locked loop) und einen Kontaktblock 171 auf. Bei dem konventionellen Rambus-DRAM 101 sind der erste Daten­ schiebeblock 131, der Schnittstellen- und Logikblock 151, ein Eingabe-/Ausgabeblock mit der ersten Eingabe-/Ausgabe­ einheit 161, der Verzögerungsregelkreis 163 und die zweite Eingabe-/Ausgabeeinheit 162, der Kontaktblock 171 und der zweite Datenschiebeblock 141 sequentiell zwischen der ersten Speicherbank 111 und der zweiten Speicherbank 121 angeordnet.
Der konventionelle Rambus-DRAM weist dahingehend einen Nach­ teil auf, dass die Fläche des Chips vergrößert ist, da der erste Datenschiebeblock 131 für die erste Speicherbank 111 und der zweite Datenschiebeblock 141 für die zweite Speicher­ bank 121 getrennt vorgesehen sind. Da der erste und der zwei­ te Datenschiebeblock 131 und 141 von dem Verzögerungsregel­ kreis 163, der interne Taktsignale einschließlich eines Ein­ gangssteuerungstaktsignals SCLK und eines Ausgangssteuerungs­ taktsignals TCLK erzeugt, getrennt sind, steigen Längen von Taktleitungen zum Übertragen des Eingangssteuerungstaktsig­ nals SCLK und des Ausgangssteuerungstaktsignals TCLK zu den ersten und zweiten Datenschiebeblöcken 131 und 141 an. Dies erhöht die Last auf das Ausgangsende des Verzögerungsregel­ kreises 163 und die Energieaufnahme.
Da der erste Datenschiebeblock 131 weit von dem Kontaktblock 171 entfernt ist, steigt die Länge einer Leitung zum Zuführen einer Energieversorgungsspannung von dem Kontaktblock 171 zu dem ersten Datenschiebeblock 131 an. Dies verursacht, dass Rauschen in der Energieversorgungsspannung und einer Masse­ spannung, die von dem Kontaktblock 171 zu dem ersten Daten­ schiebeblock 131 geführt werden, leicht auftritt, so dass der Betrieb des Rambus-DRAM 101 unstabil wird.
Fig. 2 ist ein Blockschaltbild, das die Anordnung funktiona­ ler Blöcke bei einem anderen konventionellen Rambus-DRAM zeigt, der in der zuvor erwähnten Koreanischen Patentanmel­ dung beschrieben ist. Die in der Fig. 2 gezeigte Anordnung ist gegenüber der in der Fig. 1 gezeigten Anordnung verbes­ sert.
Unter Bezugnahme auf die Fig. 2 weist ein konventioneller Rambus-DRAM 201 erste und zweite Speicherbänke 211 und 221, erste und zweite Speicherschnittstellen 213 und 223, einen Schnittstellen- und Logikblock 231, erste und zweite Ein­ gabe-/Ausgabeeinheiten 241 und 242, einen Verzögerungsregel­ kreis 243, einen Kontaktblock 251 und einen Datenschiebeblock 261 auf. Bei dem Rambus-DRAM 201 sind der Schnittstellen- und Logikblock 231, ein Eingabe-/Ausgabeblock mit der ersten Ein­ gabe-/Ausgabeeinheit 241, dem Verzögerungsregelkreis 243 und der zweiten Eingabe-/Ausgabeeinheit 242, der Kontaktblock 251 und der Datenschiebeblock 261 sequentiell zwischen der ersten Speicherbank 211 und der zweiten Speicherbank 221 angeordnet. Bei dem Rambus-DRAM 201 sind ein Datenschiebeblock für die erste Speicherbank 211 und ein Datenschiebeblock für die zweite Speicherbank 221 in den einzigen Datenschiebeblock 261 integriert. Folglich sinkt bei dem Rambus-DRAM 201 der Fig. 2 die Chipfläche im Vergleich zu dem Rambus-DRAM 101 der Fig. 1.
Da nur ein Datenschiebeblock vorhanden ist, sind die Längen der Taktleitungen, die mit einem Ausgangsende des Verzöge­ rungsregelkreises 243 verbunden und zum Übertragen des Ein­ gangssteuerungstaktsignals SCLK und des Ausgangssteuerungs­ taktsignals TCLK vorgesehen sind, kürzer als bei dem Rambus- DRAM, der in der Fig. 1 gezeigt ist. Demgemäß verringert sich die Last an dem Ausgangsende des Verzögerungskreises 243, so dass im Vergleich zu dem Rambus-DRAM, der in der Fig. 1 ge­ zeigt ist, die Energieaufnahme verringert ist. Da der Daten­ schiebeblock 261 an den Kontaktblock 251 angrenzt, ist eine Leitung zum Übertragen der Energieversorgungsspannung und der Massespannung von dem Kontaktblock 251 zu dem Datenschiebe­ block 261 kürzer. Folglich ist das Auftreten von Rauschen in der Energieversorgungsspannung und der Massespannung verrin­ gert.
Da jedoch der Rambus-DRAM 201 der Fig. 2 so konstruiert ist, dass die Datenleitungen L2 und L4 zum Übertragen von Daten zwischen der ersten Eingabe-/Ausgabeeinheit 241 und der zwei­ ten Eingabe-/Ausgabeeinheit 242 und dem Datenschiebeblock 261 zwischen Kontakten in dem Kontaktblock 251 verlegt sind, sind die Datenleitungen L2 und L4 relativ lang. Demgemäß ist die Last auf den Datenleitungen L2 und L4 relativ groß, wodurch sich ein Verlust an Datenübertragungsgeschwindigkeit oder ein Anstieg der Energieaufnahme ergeben kann. Wenn viele Kontakte und Datenleitungen vorgesehen sind, kann sich die Chipfläche in einer horizontalen Richtung des Rambus-DRAM-Chips, der in der Fig. 2 gezeigt ist, erhöhen, da die Datenleitungen zwi­ schen den Kontakten in dem Kontaktblock 251 verlegt sind. Zu­ sätzlich dazu ist es schwierig, die Kontakte in dem Kontakt­ block 251 in der Mitte des Chips bei dem Rambus-DRAM 201, der in der Fig. 2 gezeigt ist, genau zu lokalisieren. Folglich kann es passieren, dass dann, wenn Rambus-DRAMs in ein Modul eingebracht werden, die Rambus-DRAMs nicht richtig auf einem Modul-Bord angeordnet werden.
Mit der vorliegenden Erfindung soll eine Halbleiterspei­ chereinrichtung, insbesondere ein dynamischer Rambus-Speicher mit wahlfreiem Zugriff (DRAM), bereitgestellt werden, mit der ein Verlust an Datenübertragungsgeschwindigkeit und eine Energieaufnahme verringert sind.
Mit der Erfindung soll auch eine Halbleiterspeichereinrich­ tung, insbesondere ein Rambus-DRAM, bereitgestellt werden, bei der eine Chipfläche verringert werden kann, und die mit hoher Genauigkeit auf einem Modul-Bord gekapselt werden kann, beispielsweise wenn Rambus-DRAMs in ein Modul eingebracht werden.
Erfindungsgemäß ist hierzu eine Halbleiterspeichereinrichtung mit den Merkmalen von Anspruch 1 oder Anspruch 8 vorgesehen. Zweckmäßige Weiterbildungen der Erfindung sind in den Unter- . ansprüchen angegeben.
Die vorliegende Erfindung stellt eine Halbleiterspeicherein­ richtung, z. B. einen Rambus-DRAM, bereit, die erste und zwei­ te Speicherblöcke mit jeweils einem Speicherzellenarray und Steuerschaltungen zum Steuern des Speicherzellenarray, einen Kontaktblock mit mehreren Kontakten, einen Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblock mit einer Dateneinga­ be-/Datenausgabeeinheit zum Senden und Empfangen von Daten zu und von der Umgebung der Halbleiterspeichereinrichtung über den Kontaktblock, einer Befehlseingabeeinheit zum Empfangen einer Befehlseingabe von der Umgebung über den Kontaktblock und einem Verzögerungsregelkreis zum Empfangen einer externen Taktsignaleingabe von der Umgebung über den Kontaktblock und zum Erzeugen von internen Taktsignalen, einen Datenschiebe­ block zum Senden und Empfangen von Daten zu und von der Da­ teneingabe-/Datenausgabeeinheit und zum Senden und Empfangen von Daten zu und von den ersten und zweiten Speicherblöcken in Synchronisation mit den internen Taktsignalen und einen Schnittstellen- und Logikblock zum Empfangen und Analysieren der Befehlsausgabe von der Befehlseingabeeinheit, um die ers­ ten und zweiten Speicherblöcke, den Eingabe-/Ausgabe- und in­ ternen Taktsignalerzeugungsblock und den Datenschiebeblock zu steuern, aufweist. Der Schnittstellen- und Logikblock ist zwischen dem ersten Speicherblock und dem Kontaktblock ange­ ordnet, und der Eingabe-/Ausgabe- und interne Taktsignaler­ zeugungsblock und der Datenschiebeblock sind sequentiell zwi­ schen dem Kontaktblock und dem zweiten Speicherblock angeord­ net.
Vorzugsweise sind der Eingabe-/Ausgabe- und interne Taktsig­ nalerzeugungsblock angrenzend an den Kontaktblock angeordnet und der Datenschiebeblock ist angrenzend an den zweiten Spei­ cherblock angeordnet. Der Abstand zwischen dem ersten Spei­ cherblock und dem Kontaktblock ist gleich dem Abstand zwi­ schen dem Kontaktblock und dem zweiten Speicherblock. Der Verzögerungsregelkreis ist zwischen der Dateneingabe-/Daten­ ausgabeeinheit und der Befehlseingabeeinheit angeordnet.
Demgemäß ist bei der Halbleiterspeichereinrichtung der vor­ liegenden Erfindung der Kontaktblock nicht zwischen dem Ein­ gabe-/Ausgabe- und internem Taktsignalerzeugungsblock und dem Datenschiebeblock angeordnet und daher sind die Leitungslän­ gen, nämlich von Datenleitungen zum Übertragen von Daten zwi­ schen der Dateneingabe-/Datenausgabeeinheit und dem Daten­ schiebeblock, kurz. Folglich ist die Last auf den Datenlei­ tungen relativ klein, wodurch ein Verlust an Datenübertra­ gungsgeschwindigkeit und eine Energieaufnahme verringert wer­ den. Die Datenleitungen sind auch nicht zwischen den Kontak­ ten verlegt, so dass vermieden wird, dass die Chipfläche in einer axialen Richtung des Chips vergrößert wird. Zusätzlich ist bei dem Rambus-DRAM der vorliegenden Erfindung der Ab­ stand zwischen dem ersten Speicherblock und dem Kontaktblock gleich zu dem Abstand zwischen dem Kontaktblock und dem zwei­ ten Speicherblock. Damit kann der Kontaktblock leicht in der Mitte des Chips angeordnet werden, so dass Halbleiterspei­ chereinrichtungen gemäß der vorliegenden Erfindung auf einem Modul-Bord mit hoher Genauigkeit gekapselt werden können, wenn sie in ein Modul eingebracht werden.
Weitere Merkmale und Vorteile der vorliegenden Erfindung er­ geben sich aus der detaillierten Beschreibung einer bevorzug­ ten Ausführungsform unter Bezugnahme auf die beigefügten Zeichnungen, die folgendes zeigen:
Fig. 1 ist ein Blockschaltbild, das eine Anordnung funktio­ naler Blöcke bei einem konventionellen dynamischen Rambus-Speicher mit wahlfreiem Zugriff (DRAM) zeigt,
Fig. 2 ist ein Blockschaltbild, das eine Anordnung funktio­ naler Blöcke bei einem anderen konventionellen Ram­ bus-DRAM zeigt und
Fig. 3 ist ein Blockschaltbild, das eine Anordnung funktio­ naler Blöcke in einem Rambus-DRAM gemäß der vorlie­ genden Erfindung zeigt.
Die vorliegende Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen vollständig beschrieben, in denen ei­ ne bevorzugte Ausführungsform der Erfindung gezeigt ist. Gleiche Bezugszeichen in verschiedenen Zeichnungen bezeichnen das gleiche Element.
Unter Bezugnahme auf die Fig. 3 weist ein dynamischer Rambus- Speicher mit wahlfreiem Zugriff (DRAM) 302 einen ersten Spei­ cherblock mit einer ersten Speicherbank 311 und einer ersten Speicherschnittstelle 313, einen Schnittstellen- und Logik­ block 331, einen Kontaktblock 351, einen Eingabe-/Ausgabe- und internen Taktsignalerzeugungsblock 340 mit einer Daten­ eingabe-/Datenausgabeeinheit 341, einer Befehlseingabeeinheit 342 und einem Verzögerungsregelkreis 343, einen Datenschiebe­ block 361 und einen zweiten Speicherblock mit einer zweiten Speicherbank 321 und einer zweiten Speicherschnittstelle 323 auf. Bei dem Rambus-DRAM 301 ist der Schnittstellen- und Lo­ gikblock 331 zwischen der ersten Speicherschnittstelle 313 des ersten Speicherblocks und dem Kontaktblock 351 angeord­ net. Der Eingabe-/Ausgabe- und interne Taktsignalerzeugungs­ block 340 und der Datenschiebeblock 361 sind sequentiell zwi­ schen dem Kontaktblock 351 und der zweiten Speicherschnitt­ stelle 323 des zweiten Speicherblocks angeordnet. Der Einga­ be-/Ausgabe- und interne Taktsignalerzeugungsblock 340 ist angrenzend an den Kontaktblock 351 angeordnet, und der Daten­ schiebeblock 361 ist angrenzend an die zweite Speicher­ schnittstelle 323 des zweiten Speicherblocks angeordnet.
Mit anderen Worten sind die erste Speicherbank 311, die erste Speicherschnittstelle 313, der Schnittstellen- und Logikblock 331, der Kontaktblock 351, der Eingabe-/Ausgabe- und interne Taktsignalerzeugungsblock 340, der Datenschiebeblock 361, die zweite Speicherschnittstelle 323 und die zweite Speicherbank 321 sequentiell in einer axialen Richtung des Chips angeord­ net. In dem Eingabe-/Ausgabe- und internen Taktsignalerzeu­ gungsblock 340 ist der Verzögerungsregelkreis 343 zwischen der Dateneingabe-/Datenausgabeeinheit 341 und der Befehlsein­ gabeeinheit 342 angeordnet.
Zusätzlich ist der Rambus-DRAM 301 gemäß der vorliegenden Er­ findung so ausgelegt, dass der Abstand D1 zwischen dem ersten Speicherblock und dem Kontaktblock 341 gleich zu dem Abstand zwischen dem Kontaktblock 351 und dem zweiten Speicherblock ist. Mit anderen Worten ist der Rambus-DRAM 301 der Fig. 3 so ausgelegt, dass der Kontaktblock 351 in einer axialen Rich­ tung gesehen in der Mitte des Chips liegt, nämlich in der vertikalen Richtung des Chips.
Die Funktionen der funktionalen Blöcke und die Wirkung der Anordnung, wie sie in der Fig. 3 gezeigt ist, werden nun be­ schrieben. Die erste Speicherbank 311 des ersten Speicher­ blocks weist einen Speicherzellenarray mit Speicherzellen auf. Unter der Steuerung des Schnittstellen- und Logikblocks 331 schreibt die erste Speicherschnittstelle 313 des ersten Speicherblocks Daten, die über Leitungen L8 und L9 von dem Datenschiebeblock 361 zu der ersten Speicherbank 311 übertra­ gen werden, während einer Schreiboperation in die erste Spei­ cherbank 311 und liest während einer Leseoperation in der ersten Speicherbank 311 gespeicherte Daten, um die Daten über die Leitungen L8 und L9 zu dem Datenschiebeblock 361 zu über­ tragen.
Die zweite Speicherbank 321 des zweiten Speicherblocks weist ebenfalls einen Speicherzellenarray mit Speicherzellen auf. Unter der Steuerung des Schnittstellen- und Logikblocks 331 schreibt die zweite Speicherschnittstelle 323 des zweiten Speicherblocks Daten, die über Leitungen L10 und L11 von dem Datenschiebeblock 361 übertragen werden, während der Schreib­ operation in die zweite Speicherbank 321 und liest in der zweiten Speicherbank 321 gespeicherte Daten während der Lese­ operation, um die Daten über die Leitungen L10 und L11 zu dem Datenschiebeblock 361 zu übertragen.
Die erste Speicherschnittstelle 313 und die zweite Speicher­ schnittstelle 323 werden selektiv durch ein Bankauswahlsignal (nicht gezeigt) betrieben. Die erste Speicherschnittstelle 313 weist Steuerschaltungen, wie Leseverstärker, Eingabe- /Ausgabeleitungen, einen Adressdecodierer und eine Vorlade­ schaltung zum Steuern der ersten Speicherbank 311 auf. In gleicher Weise weist die zweite Speicherschnittstelle 323 Steuerschaltungen zum Steuern der zweiten Speicherbank 321 auf.
Der Kontaktblock 351 weist mehrere Dateneingabe-/Daten­ ausgabekontakte, mehrere Befehlseingangskontakte, mehrere Taktsignaleingangskontakte, mehrere Energieversorgungsspan­ nungskontakte und mehrere Massespannungskontakte auf. Diese Kontakte sind so angeordnet, dass sie eine Schlange bilden.
Die Befehlseingabeeinheit 342 des Eingabe-/Ausgabe- und in­ ternen Taktsignalerzeugungsblocks 340 weist mehrere Be­ fehlseingabepuffer auf. Die Befehlseingabeeinheit 342 emp­ fängt und puffert Befehle, die von der Umgebung über die Be­ fehlseingangskontakte des Kontaktblocks 351 eingegeben wer­ den, und gibt die Befehle zu dem Schnittstellen- und Logik­ block 331 über eine Leitung L1 aus.
Der Verzögerungsregelkreis 343 des Eingabe-/Ausgabe- und in­ ternen Taktsignalerzeugungsblocks 340 empfängt ein externes Takteingangssignal CLK von der Umgebung über den Taktsignal­ eingangskontakt des Kontaktblocks 351 und erzeugt mehrere in­ terne Taktsignale. Ein Eingangssteuerungstaktsignal SCLK und ein Ausgangssteuerungstaktsignal TCLK aus den internen Takt­ signalen werden dem Datenschiebeblock 361 und der Dateneinga­ be-/Datenausgabeeinheit 341 über Taktleitungen zugeführt.
Die Dateneingabe-/Datenausgabeeinheit 341 des Eingabe-/Aus­ gabe- und internen Taktsignalerzeugungsblocks 340 weist meh­ rere Dateneingabe-/Datenausgabepuffer auf. Die Dateneingabe-/ Datenausgabeeinheit 341 sendet und empfängt Daten zu und von der Umgebung über die Dateneingabe-/Ausgabekontakte des Kon­ taktblocks 351. Während der Schreiboperation wird das von der Umgebung über die Eingabe-/Ausgabekontakte des Kontaktblocks 351 eingegebene Dateneingangssignal durch die Dateneingabe-/ Datenausgabeeinheit 341 gepuffert und dann über Leitungen L2 und L4, die Datenleitungen sind, zu dem Datenschiebeblock 361 gesendet. Während der Leseoperation empfängt und puffert die Dateneingabe-/Datenausgabeeinheit 341 Ausgangsdaten, die von dem Datenschiebeblock 361 über die Leitungen L2 und L4 über­ tragen wurden. Die gepufferten Ausgangsdaten von der Daten­ eingabe-/Datenausgabeeinheit 341 werden an die Umgebung über die Dateneingabe-/Ausgabekontakte des Kontaktblocks 351 aus­ gegeben.
Der Schnittstellen- und Logikblock 331 empfängt die Be­ fehlseingangssignale von der Befehlseingabeeinheit 342 über die Leitung L1 und analysiert sie, um die ersten und zweiten Speicherblöcke, den Eingabe-/Ausgabe- und internen Taktsig­ nalerzeugungsblock 340 und den Datenschiebeblock 361 zu steu­ ern (Steuerleitungen sind nicht dargestellt).
Der Datenschiebeblock 361 arbeitet synchron mit dem Eingangs­ steuerungstaktsignal SCLK und dem Ausgangssteuerungstaktsig­ nal TCLK. Der Datenschiebeblock 361 sendet und empfängt syn­ chronisiert mit dem Eingangssteuerungstaktsignal SCLK und dem Ausgangssteuerungstaktsignal TCLK Daten zu und von der Daten­ eingabe-/Datenausgabeeinheit 341 über die Leitungen L2 und L4, die Datenleitungen. Der Datenschiebeblock 361 sendet und empfängt synchronisiert mit dem Eingangssteuerungstaktsignal SCLK und dem Ausgangssteuerungstaktsignal TCLK auch Daten zu und von der ersten Speicherschnittstelle 313 des ersten Spei­ cherblocks über die Leitungen L8 und L9 oder der zweiten Speicherschnittstelle 323 des zweiten Speicherblocks über die Leitungen L10 und L11.
Der Datenschiebeblock 361 hat eine Pipelinestruktur. Mit an­ deren Worten empfängt der Datenschiebeblock 361 während der Schreiboperation von der Dateneingabe-/Datenausgabeeinheit 341 seriell übertragene Daten über die Leitungen L2 und L4 und sendet die Daten parallel über die Leitungen L8 und L9 zu der ersten Speicherschnittstelle 313 oder über die Leitungen L10 und L11 zu der zweiten Speicherschnittstelle 323. Während der Leseoperation empfängt der Datenschiebeblock 361 von der ersten Speicherschnittstelle 313 parallel übertragene Daten über die Leitungen L8 und L9 oder von der zweiten Speicher­ schnittstelle 323 über die Leitungen L10 und L11 und sendet die Daten seriell zu der Dateneingabe-/Datenausgabeeinheit 341.
Im Unterschied zu dem konventionellen Rambus-DRAM der Fig. 2, ist bei dem Rambus-DRAM der vorliegenden Erfindung, wie zuvor beschrieben, der Kontaktblock 351 nicht zwischen dem Eingabe- /Ausgabe- und internem Taktsignalerzeugungsblock 340 und dem Datenschiebeblock 361 angeordnet. Demgemäß sind die Längen der Leitungen L2 und L4 und die Längen der Datenleitungen zum Übertragen von Daten zwischen der Dateneingabe-/Daten­ ausgabeeinheit 341 und dem Datenschiebeblock 361 kürzer. Da­ her sind im Vergleich zu dem konventionellen Rambus-DRAM der Fig. 2 die Lasten auf den Leitungen L2 und L4 relativ klein, wodurch ein Verlust an Datenübertragungsgeschwindigkeit und eine Energieaufnahme verringert werden. Darüber hinaus sind im Unterschied zu dem konventionellen Rambus-DRAM der Fig. 2 die Leitungen L2 und L4, die Datenleitungen, nicht zwischen den Kontakten verlegt, so dass vermieden wird, dass die Flä­ che des Chips in der horizontalen Richtung des Chips des Ram­ bus-DRAM 301, wie er in der Fig. 3 gezeigt ist, vergrößert wird. Zusätzlich ist der Rambus-DRAM der vorliegenden Erfin­ dung so ausgelegt, dass der Abstand D1 zwischen dem ersten Speicherblock und dem Kontaktblock 351 gleich zu dem Abstand D2 zwischen dem Kontaktblock 351 und dem zweiten Speicher­ block ist. Damit ist der Kontaktblock 351 in einer axialen Richtung, nämlich in einer vertikalen Richtung des Chips, in der Mitte des Chips des Rambus-DRAM 301 angeordnet, so dass die Rambus-DRAMs auf einem Modul-Board mit hoher Genauigkeit gekapselt werden können, wenn sie in ein Modul eingebracht werden.
Auch wenn die Erfindung speziell in Bezug auf eine bevorzugte Ausführungsform gezeigt und beschrieben wurde, ist für den Fachmann klar, dass zahlreiche Änderungen in Form und Einzel­ heiten durchgeführt werden können, ohne den Rahmen der Erfin­ dung, wie er durch die angefügten Ansprüche definiert ist, zu verlassen.

Claims (14)

1. Halbleiterspeichereinrichtung mit:
  • - ersten und zweiten Speicherblöcken, die jeweils einen Speicherzellenarray und Steuerschaltungen zum Steuern des Speicherzellenarrays aufweisen,
  • - einem Kontaktblock mit mehreren Kontakten,
  • - einem Eingabe-/Ausgabe- und internem Taktsignalerzeugungs­ block mit einer Dateneingabe-/Datenausgabeeinheit zum Sen­ den und Empfangen von Daten zu und von der Umgebung der Halbleiterspeichereinrichtung über den Kontaktblock, einer Befehlseingabeeinheit zum Empfangen einer Befehlseingabe von der Umgebung über den Kontaktblock und einem Verzöge­ rungsregelkreis zum Empfangen einer externen Taktsignal­ eingabe von der Umgebung über den Kontaktblock und zum Er­ zeugen von internen Taktsignalen,
  • - einem Datenschiebeblock zum Senden und Empfangen von Daten zu und von der Dateneingabe-/Datenausgabeeinheit und zum Senden und Empfangen von Daten zu und von den ersten und zweiten Speicherblöcken in Synchronisation mit den inter­ nen Taktsignalen und
  • - einem Schnittstellen- und Logikblock zum Empfangen und Analysieren der Befehlsausgangssignale von der Befehlsein­ gabeeinheit zum Steuern der ersten und zweiten Speicher­ blöcke, des Eingabe-/Ausgabe- und internen Taktsignaler­ zeugungsblocks und des Datenschiebeblocks,
dadurch gekennzeichnet, dass der Schnittstellen- und Logik­ block zwischen dem ersten Speicherblock und dem Kontaktblock angeordnet ist und der Eingabe-/Ausgabe- und interne Taktsig­ nalerzeugungsblock und der Datenschiebeblock sequentiell zwi­ schen dem Kontaktblock und dem zweiten Speicherblock angeord­ net sind.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Eingabe-/Ausgabe- und interne Takt­ signalerzeugungsblock angrenzend an den Kontaktblock angeord­ net ist und der Datenschiebeblock angrenzend an den zweiten Speicherblock angeordnet ist.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Abstand zwischen dem ersten Speicherblock und dem Kontaktblock gleich zu dem Abstand zwi­ schen dem Kontaktblock und dem zweiten Speicherblock ist.
4. Halbleiterspeichereinrichtung nach einem der vorste­ henden Ansprüche, dadurch gekennzeichnet, dass der Verzöge­ rungsregelkreis zwischen der Dateneingabe-/Datenausgabe­ einheit und der Befehlseingabeeinheit angeordnet ist.
5. Halbleiterspeichereinrichtung nach einem der vorste­ henden Ansprüche, dadurch gekennzeichnet, dass die Kontakte so angeordnet sind, dass sie eine Reihe bilden.
6. Halbleiterspeichereinrichtung nach einem der vorste­ henden Ansprüche, dadurch gekennzeichnet, dass der Daten­ schiebeblock die von der Dateneingabe-/Datenausgabeeinheit übertragenen Daten seriell empfängt und die Daten zu dem ers­ ten oder dem zweiten Speicherblock parallel sendet.
7. Halbleiterspeichereinrichtung nach einem der vorste­ henden Ansprüche, dadurch gekennzeichnet, dass der Daten­ schiebeblock die von dem ersten oder dem zweiten Speicher­ block gesendeten Daten parallel empfängt und die Daten zu der Dateneingabe-/Datenausgabeeinheit seriell sendet.
8. Halbleiterspeichereinrichtung mit:
  • - ersten und zweiten Speicherblöcken, die jeweils einen Speicherzellenarray und Steuerschaltungen zum Steuern des Speicherzellenarrays aufweisen,
  • - einem Kontaktblock mit mehreren Kontakten,
  • - einem Eingabe-/Ausgabe- und internem Taktsignalerzeugungs­ block mit einer Dateneingabe-/Datenausgabeeinheit zum Sen­ den und Empfangen von Daten zu und von der Umgebung der Halbleiterspeichereinrichtung über den Kontaktblock, einer Befehlseingabeeinheit zum Empfangen einer Befehlseingabe von der Umgebung über den Kontaktblock und einem Verzöge­ rungsregelkreis zum Empfangen einer externen Taktsignal­ eingabe von der Umgebung über den Kontaktblock und zum Er­ zeugen von internen Taktsignalen,
  • - einem Datenschiebeblock zum Senden und Empfangen von Daten zu und von der Dateneingabe-/Datenausgabeeinheit und zum Senden und Empfangen von Daten zu und von den ersten und zweiten Speicherblöcken in Synchronisation mit den inter­ nen Taktsignalen und
  • - einem Schnittstellen- und Logikblock zum Empfangen und A­ nalysieren der Befehlsausgabesignale von der Befehlseinga­ beeinheit zum Steuern der ersten und zweiten Speicherblö­ cke, des Eingabe-/Ausgabe- und internen Taktsignalerzeu­ gungsblocks und des Datenschiebeblocks,
dadurch gekennzeichnet, dass der Kontaktblock zwischen dem ersten Speicherblock und dem zweiten Speicherblock angeordnet ist und der Datenschiebeblock zwischen dem ersten Speicher­ block und dem Kontaktblock oder zwischen dem zweiten Spei­ cherblock und dem Kontaktblock so angeordnet ist, dass er an­ grenzend an den Eingabe-/Ausgabe- und internen Taktsignaler­ zeugungsblock angeordnet ist.
9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, dass der Eingabe-/Ausgabe- und interne Takt­ signalerzeugungsblock angrenzend an den Kontaktblock angeord­ net ist und der Datenschiebeblock angrenzend an den ersten oder den zweiten Speicherblock angeordnet ist.
10. Halbleiterspeichereinrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass der Abstand zwischen dem ersten Speicherblock und dem Kontaktblock gleich zu dem Abstand zwi­ schen dem Kontaktblock und dem zweiten Speicherblock ist.
11. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass der Verzögerungsregel­ kreis zwischen der Dateneingabe-/Datenausgabeeinheit und der Befehlseingabeeinheit angeordnet ist.
12. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass die Kontakte so ange­ ordnet sind, dass sie eine Reihe bilden.
13. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, dass der Datenschiebeblock die von der Dateneingabe-/Datenausgabeeinheit übertragenen Daten seriell empfängt und die Daten zu dem ersten oder dem zweiten Speicherblock parallel sendet.
14. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, dass der Datenschiebeblock die von dem ersten oder dem zweiten Speicherblock übertrage­ nen Daten parallel empfängt und die Daten zu der Dateneinga­ be-/Datenausgabeeinheit seriell sendet.
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