KR100417858B1 - 저전력형 램버스 디램 - Google Patents

저전력형 램버스 디램 Download PDF

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KR100417858B1
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Abstract

본 발명은 수신된 뱅크 어드레스에 따라 상부 및 하부 직렬/병렬 시프터 블록이 각각 독립적으로 동작하도록 제어하므로써, 전력 소모를 줄인 저전력형 램버스 디램에 관한 것이다. 이를 위한 본 발명의 저전력형 램버스 디램은 다수개의 뱅크로 구성된 상부 메모리 뱅크부와, 데이타를 저장하는 다수개의 뱅크로 구성된 하부 메모리 뱅크부와, 상기 상부 메모리 뱅크부와 입/출력 블록부 사이에 접속되며 리드 또는 라이트 명령에 의해 수신된 데이타를 직렬 또는 병렬로 변환시켜 출력하는 상부 직/병렬 시프터부와, 상기 하부 메모리 뱅크부와 입/출력 블록부 사이에 접속되며 리드 또는 라이트 명령에 의해 수신된 데이타를 직렬 또는 병렬로 변환시켜 출력하는 하부 직/병렬 시프터부와, 외부로부터 수신된 리드 명령에 의해 제 1 리드클럭신호(R1)와 상기 상부 또는 하부 메모리 뱅크부를 선택하기 위한 상부 리드선택신호(R_top) 또는 하부 리드선택신호(R_bot)를 발생하고, 외부로부터 수신된 라이트 명령에 의해 제 1 라이트클럭신호(W1)와 상기 상부 또는 하부 메모리 뱅크부를 선택하기 위한 상부 라이트선택신호(W_top) 또는 하부 라이트선택신호(W_bot)를 발생하는 인터페이스 로직 회로부와, 상기 제 1 라이트클럭신호(W1)를 수신하여 제 2 라이트클럭신호(W2)를 발생하고 상기 제 1 리드클럭신호(R1)를 수신하여 제 2 리드클럭신호(R2)를 발생하는 딜레이 락 루프(DLL)부와, 상기 인터페이스 로직 회로부로부터 수신된 상기 상부 리드선택신호(R_top), 상기 하부 리드선택신호(R_bot), 상기 상부 라이트선택신호(W_top) 및 상기 하부 라이트선택신호(W_bot)에 의해, 상기 딜레이 락 루프부로부터 수신된 상기 제 2 라이트클럭신호(W2) 또는 상기 제 2 리드클럭신호(R2)를 버퍼링하여 상기 상부 직/병렬 시프터부 또는 상기 하부 직/병렬 시프터부의 동작을 선택적으로 제어하는 신호를 발생하는 입/출력 블록부를 구비한 것을 특징으로 한다.

Description

저전력형 램버스 디램{LOW POWER TYPE RAMBUS DRAM}
본 발명은 램버스 디램에 관한 것으로, 특히 수신된 뱅크 어드레스에 따라 상부 및 하부 직렬/병렬 시프터 블록이 각각 독립적으로 동작하도록 제어하므로써, 전력 소모를 줄인 저전력형 램버스 디램에 관한 것이다.
일반적으로, 램버스 디램 내에는 두 개의 데이타 저장 영역과 입출력을 위한 하나의 I/O 블록이 존재하는데, 이들간의 인터페이스를 위하여 데이타 쉬프터 블록이 각 데이타 저장 영역에 하나씩 연결되어 있다.
도 1은 종래 기술에 따른 램버스 디램의 블록구성도로서, 인터페이스 로직 회로부(1), DLL 부(2), I/O 부(3), 상부 직/병렬 시프터부(4), 하부 직/병렬 시프터부(5), 상부 메모리 뱅크부(6) 및 하부 메모리 뱅크부(7)를 구비하고 있다.
먼저, 외부에서 리드(READ)나 라이트(WRITE) 명령이 인가되면 인터페이스 로직 회로부(1)는 라이트 명령일 경우 W1 신호를 발생하고 리드 명령일 경우 R1 신호를 발생한다.
클럭을 발생하는 DLL 부(2)에서는 상기 인터페이스 로직 회로부(1)로부터 수신된 상기 W1 신호를 가지고 W2 클럭 신호를 발생하고, 상기 인터페이스 로직 회로부(1)로부터 수신된 상기 R1 신호를 가지고 R2 클럭 신호를 발생한다.
상기 DLL 부(2)에서 발생된 W2 신호 및 R2 신호는 I/O 부(3)로 인가되어 W3 신호 및 R3 신호로 버퍼링되며, 버퍼링된 상기 W3 신호 및 R3 신호는 상부 및 하부 직/병렬 시프터부(4)(5)로 동시에 인가된다.
상기 상부 및 하부 직/병렬 시프터부(4)(5)는 라이트 동작에서는 상기 I/O 부(3)로부터 수신된 W3 신호에 의해 외부로부터 수신된 데이타를 병렬 데이터로 변환하고, 리드 동작에서는 상기 I/O 부(3)로부터 수신된 R3 신호에 의해 상기 상부 및 하부 메모리 뱅크부(6)(7)로부터 수신된 병렬 데이타를 직렬 데이터로 변환시켜 출력한다.
도시된 바와 같이, 종래의 램버스 디램은 16개의 메모리 뱅크로 각각 구성되는 상부 및 하부 메모리 뱅크부(6)(7)를 구비하고 있으며, 한 번의 리드 또는 라이트 동작시 상기 상부 및 하부 메모리 뱅크부(6)(7) 중 어느 하나만 동작하도록 되어 있다.
그런데, 상기 구성을 갖는 종래의 램버스 디램은 I/O 부(3)로부터 발생된 R3 신호와 W3 신호가 동시에 상부 및 하부 직/병렬 시프터부(4)(5)로 입력되도록 구성되어 있어, 리드 또는 라이트 동작시 하나만 동작해도 되는 직/병렬 시프터 블록이 필요없이 두 개가 다 동작하도록 되어 있다. 이로 인해, 리드 또는 라이트 동작시마다 불필요하게 동작되는 나머지 하나의 시프터 블록에서 클럭 토글링(clock toggling)이 발생되어 불필요하게 전류 소모를 유발하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 수신된 뱅크 어드레스에 따라 상부 및 하부 직렬/병렬 시프터 블록이 각각 독립적으로 동작하도록 제어하므로써, 전력 소모를 줄인 저전력형 램버스 디램을 제공하는데 있다.
도 1은 종래기술에 따른 램버스 디램의 블록구성도
도 2는 본 발명에 의한 램버스 디램의 블록구성도
도 3은 도 2에 도시된 인터페이스 로직 회로부의 블록도로서, 커런트 컨트롤 명령과 리드 명령에 의해 동작되는 경로를 도시한 블록도
도 4a는 도 3에 도시된 제 1 상/하 분리부(110)의 상세 회로도
도 4b는 도 3에 도시된 제 2 상/하 분리부(120)의 상세 회로도
도 4c는 도 3에 도시된 제 1 인에이블신호 발생부(130), 제 2 인에이블신호 발생부(140) 및 OR 게이트부(180)의 상세 회로도
도 4d는 도 3에 도시된 제 1 디스에이블 타이밍 제어부(150)의 상세 회로도
도 4e는 도 3에 도시된 제 2 디스에이블 타이밍 제어부(160)의 상세 회로도
도 4f는 도 3에 도시된 출력 드라이버 인에이블 타이밍 제어부(170)의 상세 회로도
도 5는 도 2에 도시된 인터페이스 로직 회로부의 블록도로서, 라이트 명령에 의해 동작되는 경로를 도시한 블록도
도 6a는 도 5에 도시된 제 1 디스에이블 타이밍 제어부(220)의 상세회로도
도 6b는 도 5에 도시된 제 2 디스에이블 타이밍 제어부(230)의 상세회로도
도 6c는 도 5에 도시된 라이트 버퍼 컨트롤부(240)의 상세회로도
도 6d는 도 5에 도시된 상/하부 분리부(210), 제 1 라이트 데이타 입력신호 발생부(250), 제 1 인에이블신호 발생부(260) 및 제 2 인에이블신호 발생부(270)의 상세회로도
도 6e는 도 5에 도시된 제 2 라이트 데이타 입력신호 발생부(280)의 상세회로도
도 7는 본 발명에 의한 램버스 디램의 인터페이스 로직 회로에 의한 포스트-레이아웃 시뮬레이션 결과를 나타낸 동작 타이밍도
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 인터페이스 로직 회로부 20 : DLL 부
30 : I/O 부 40 : 상부 직/병렬 시프터부
50 : 하부 직/병렬 시프터부 60 : 상부 메모리 뱅크부
70 : 하부 메모리 뱅크부 110 : 제 1 상/하부 분리부
120 : 제 2 상/하부 분리부 130 : 제 1 인에이블신호 발생부
140 : 제 2 인에이블신호 발생부
150 : 제 1 디스에이블 타이밍 제어부
160 : 제 2 디스에이블 타이밍 제어부
170 : 출력 드라이버 인에이블 타이밍 제어부
210 : 상/하부 분리부
220 : 제 1 디스에이블 타이밍 제어부
230 : 제 2 디스에이블 타이밍 제어부
240 : 라이트 버퍼 컨트롤부
250 : 제 1 라이트 데이타 입력신호 발생부
260 : 제 1 인에이블신호 발생부
270 : 제 2 인에이블신호 발생부
280 : 제 2 라이트 데이타 입력신호 발생부
상기 목적을 달성하기 위한 본 발명의 저전력형 램버스 디램은 데이타를 저장하는 다수개의 뱅크로 구성된 상부 메모리 뱅크부와, 데이타를 저장하는 다수개의 뱅크로 구성된 하부 메모리 뱅크부와, 상기 상부 메모리 뱅크부와 입/출력 블록부 사이에 접속되며 리드 또는 라이트 명령에 의해 수신된 데이타를 직렬 또는 병렬로 변환시켜 출력하는 상부 직/병렬 시프터부와, 상기 하부 메모리 뱅크부와 입/출력 블록부 사이에 접속되며 리드 또는 라이트 명령에 의해 수신된 데이타를 직렬 또는 병렬로 변환시켜 출력하는 하부 직/병렬 시프터부와, 외부로부터 수신된 리드 명령에 의해 제 1 리드클럭신호(R1)와 상기 상부 또는 하부 메모리 뱅크부를 선택하기 위한 상부 리드선택신호(R_top) 또는 하부 리드선택신호(R_bot)를 발생하고, 외부로부터 수신된 라이트 명령에 의해 제 1 라이트클럭신호(W1)와 상기 상부 또는 하부 메모리 뱅크부를 선택하기 위한 상부 라이트선택신호(W_top) 또는 하부 라이트선택신호(W_bot)를 발생하는 인터페이스 로직 회로부와, 상기 제 1 라이트클럭신호(W1)를 수신하여 제 2 라이트클럭신호(W2)를 발생하고 상기 제 1 리드클럭신호(R1)를 수신하여 제 2 리드클럭신호(R2)를 발생하는 딜레이 락 루프(DLL)부와, 상기 인터페이스 로직 회로부로부터 수신된 상기 상부 리드선택신호(R_top), 상기 하부 리드선택신호(R_bot), 상기 상부 라이트선택신호(W_top) 및 상기 하부 라이트선택신호(W_bot)에 의해, 상기 딜레이 락 루프부로부터 수신된 상기 제 2 라이트클럭신호(W2) 또는 상기 제 2 리드클럭신호(R2)를 버퍼링하여 상기 상부 직/병렬 시프터부 또는 상기 하부 직/병렬 시프터부의 동작을 선택적으로 제어하는 신호를 발생하는 입/출력 블록부를 구비한 것을 특징으로 한다.
상기 입/출력 블록부는 상기 상부 라이트선택신호(W_top) 또는 상기 상부 리드선택신호(R_top)에 의해 상기 상부 직/병렬 시프터부를 구동시키는 신호를 발생하고, 상기 하부 라이트선택신호(W_bot) 또는 상기 하부 리드선택신호(R_bot)에 의해 상기 하부 직/병렬 시프터부를 구동시키는 신호를 발생하는 것을 특징으로 한다.
상기 인터페이스 로직 회로부는 리드 또는 커런트 컨트롤 명령이 수신되면 그와 함께 수신된 뱅크 어드레스에 의해 상기 상부 리드클럭신호와 상기 하부 리드클럭신호 중 어느 하나를 인에이블 시키도록 제어하는 인에이블 제어부와, 인에이블된 상기 상부 리드클럭신호(R_top) 또는 상기 하부 리드클럭신호(R_bot)를 일정시간 뒤에 디스에이블시키도록 제어하는 출력 드라이버 인에이블 타이밍 제어부를구비한 것을 특징으로 한다.
상기 인에이블 제어부는 리드명령신호(RO)와 뱅크 어드레스의 최대 유효 비트(BA<4>)를 수신하여 상부 및 하부 메모리 뱅크를 분리하기 위한 내부리드명령신호(RO_tb)(RO_bb)를 발생하는 제 1 상/하부 분리부와, 커런트 커맨드신호(CCUDS)와 제일 나중에 인가된 리드 명령이 메모리 상부쪽을 선택하는 신호일 경우 엑티브되는 상부뱅크신호(TBS)를 수신하여 커런트 커맨드(CC) 명령이 수행될 때 이전의 리드 명령이 사용했던 상부 또는 하부 직/병렬 시프터부를 선택하여 사용하기 위한 내부커런트명령신호(CC_tb)(CC_bb)를 발생하는 제 2 상/하부 분리부와, 상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb)(RO_bb), 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb)(CC_bb), 리세트 바신호(Reset_b), 리드엑티브신호(R_act), 커런트커맨드엑티브신호(CC_act), 제어 신호(EN) 및 클럭신호(rclk)를 수신하여 상부 메모리 뱅크부에 대한 리드 또는 커런트 커맨드 명령이 인가되었을 때 상기 상부 직/병렬 시프터부로 상부 리드클럭신호(R_top)를 발생하는 제 1 인에이블신호 발생부와, 상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb)(RO_bb), 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb)(CC_bb), 상기 리세트 바신호(Reset_b), 상기 클럭신호(rclk) 및 상기 제 1 인에이블신호 발생부로 부터의 신호(S1)(S2)를 수신하여 하부 메모리 뱅크부에 대한 리드 또는 커런트 커맨드 명령이 인가되었을 때 상기 하부 직/병렬 시프터부로 하부 리드클럭신호(R_bot)를 발생하는 제 2 인에이블신호 발생부와, 상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb), 상기 제 2 상/하부 분리부로부터의 내부커런트명령신호(CC_tb), 타이밍제어신호(TCS), 상기 상부뱅크선택신호(TBS), 상기 클럭신호(rclk), 클럭신호(rd5_en), 제어신호(OP_t)를 수신하여 상기 제 1 인에이블신호 발생부에서 출력된 상기 상부리드클럭신호(R_top)를 일정시간이 지난 후에 디스에이블시키는 제 1 및 제 2 타이밍제어신호(C)(D)를 상기 제 1 인에이블신호 발생부로 발생하는 제 1 디스에이블 타이밍 제어부와, 상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_bb), 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_bb), 상기 타이밍제어신호(TCS), 상기 상부뱅크선택신호(TBS), 상기 클럭신호(rclk), 상기 클럭신호(rd5_en), 제어신호(OP_b)를 수신하여 상기 제 2 인에이블신호 발생부에서 출력된 상기 하부리드클럭신호(R_bot)를 일정시간이 지난 후에 디스에이블시키는 제 1 및 제 2 타이밍제어신호(E)(F)를 상기 제 2 인에이블신호 발생부로 발생하는 제 2 디스에이블 타이밍 제어부와, 상기 제 1 인에이블신호 발생부로부터 수신된 상부리드클럭신호(R_top) 또는 상기 2 인에이블신호 발생부로부터 수신된 하부리드클럭신호(R_bot) 중 어느 하나라도 인에이블되면 무조건 '로직 하이'를 갖는 인에이블신호(R1)를 발생하는 OR 게이트부를 구비한 것을 특징으로 한다.
상기 리드엑티브신호(R_act)는 리드 명령시 상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb)(RO_bb)와 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb)(CC_bb)가 인에이블되는 타이밍보다 한 사이클 빨리 인에이블되는 것을 특징으로 한다.
상기 커런트커맨드엑티브신호(CC_act)는 커런트 커맨드 명령시 상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb)(RO_bb)와 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb)(CC_bb)가 인에이블되는 타이밍보다 한 사이클 빨리 인에이블되는 것을 특징으로 한다.
상기 출력 드라이버 인에이블 타이밍 제어부는 상기 제 1 인에이블신호 발생부에서 발생된 상기 상부리드클럭신호(R3_top)와 출력신호(A), 상기 제 2 인에이블신호 발생부에서 발생된 상기 하부리드클럭신호(R3_bot)와 출력신호(B)를 수신하여 상기 상부리드클럭신호(R3_top) 또는 상기 하부리드클럭신호(R3_bot) 중 어느 하나라도 인에이블되면 출력 드라이버를 인에이블 시켰ㄷ가 일정 시간이 지난 후에 출력 드라이버를 다시 디스에이블 시키기 이한 신호(dis_R)를 발생하는 것을 특징으로 한다.
상기 인터페이스 로직 회로부는 라이트 명령이 수신되면 그와 함께 수신된 뱅크 어드레스에 의해 상기 상부 라이트클럭신호와 상기 하부 라이트클럭신호 중 어느 하나를 인에이블 시키도록 제어하는 인에이블 제어부와, 인에이블된 상기 상부 라이트클럭신호(W_top) 또는 상기 하부 라이트클럭신호(W_bot)를 일정시간 뒤에 디스에이블시키도록 제어하는 출력 드라이버 인에이블 타이밍 제어부를 구비한 것을 특징으로 한다.
상기 인터페이스 로직 회로부는 라이트명령신호(WO)와 뱅크 어드레스의 최대 유효 비트신호(BA<4>)를 수신하여 상부 및 하부 메모리 뱅크를 분리하기 위한 내부라이트명령신호(WO_tb)(WO_bb)를 발생하는 상/하부 분리부와, 상기 상/하부 분리부로 부터의 내부라이트명령신호(WO_tb)와 클럭 신호(rclk)를 수신하여 상부 라이트클럭신호(W_top)를 디스에이블시키기 위한 타이밍제어신호(DWOE_tb)를 발생하고 라이트 버퍼를 제어하기위한 제어신호(WOE_tb)를 발생하는 제 1 디스에이블 타이밍 제어부와, 상기 상/하부 분리부로 부터의 내부라이트명령신호(WO_bb)와 클럭 신호(rclk)를 수신하여 하부 라이트클럭신호(W_bot)를 디스에이블시키기 위한 타이밍제어신호(DWOE_bb)를 발생하고 라이트 버퍼를 제어하기위한 제어신호(WOE_bb)를 발생하는 제 2 디스에이블 타이밍 제어부와, 상기 제 1 및 제 2 디스에이블 타이밍 제어부로 부터의 제어신호(WOE_tb)(WOE_bb)와 상기 클럭 신호(rclk)를 수신하여 라이트 버퍼를 제어하기 위한 4개의 라이트버퍼제어신호(WBC_1∼WBC_3)(A)를 발생하고 외부에서에서 인가되는 라이트 데이타를 입출력 핀을 통해 수신하도록 제어하는 제어신호(WC1)(WC2)를 발생하는 라이트 버퍼 컨트롤부와, 상기 라이트 버퍼 컨트롤부로 부터의 제어신호(WC1)와 상기 클럭 신호(rclk)와 테스트 라이트신호(TWD0123)(TWD4567) 및 제어신호(DAMODE)를 수신하여 외부 핀을 통해 라이트 데이타를 수신하기 위한 라이트 데이타 0에서 3 계열(WD0123)의 신호들(WD0123_t_L)(WD0123_b_L)과 라이트 데이타 4에서 7 계열(WD4567)의 신호들(WD4567_t_L)(WD4567_b_L)을 발생하는 제 1 라이트데이타 입력신호 발생부와, 상기 라이트 버퍼 컨트롤부로 부터의 제어신호(WC2)와 상기 클럭 신호(rclk)와 상기 테스트 라이트신호(TWD0123)(TWD4567) 및 상기 제어신호(DAMODE)를 수신하여 외부 핀을 통해 라이트 데이타를 수신하기 위한 라이트 데이타 0에서 3 계열(WD0123)의 신호들(WD0123_t_R)(WD0123_b_R)과 라이트 데이타 4에서 7계열(WD4567)의 신호들(WD4567_t_R)(WD4567_b_R)을 발생하는 제 2 라이트데이타 입력신호 발생부와, 상기 제 1 디스에이블 타이밍 제어부로 부터의 타이밍제어신호(DWOE_tb)와 상기 상/하부 분리부로 부터의 내부라이트명령신호(WO_tb)와 상기 클럭신호(rclk) 및 제어신호(CS)를 수신하여 상부 라이트클럭신호(W_top)를 발생하고, 발생된 상기 상부 라이트클럭신호(W_top)의 디스에이블 타이밍을 제어하는 제 1 인에이블신호 발생부와, 상기 제 2 디스에이블 타이밍 제어부로 부터의 타이밍제어신호(DWOE_bb)와 상기 상/하부 분리부로 부터의 내부라이트명령신호(WO_bb)와 상기 클럭신호(rclk) 및 상기 제어신호(CS)를 수신하여 하부 라이트클럭신호(W_bot)를 발생하고, 발생된 상기 하부 라이트클럭신호(W_bot)의 디스에이블 타이밍을 제어하는 제 2 인에이블신호 발생부와, 상기 제 1 인에이블신호 발생부로 부터의 상기 상부 라이트클럭신호(W_top)와 상기 제 2 인에이블신호 발생부로 부터의 상기 하부 라이트클럭신호(W_bot)를 수신하여 상기 DLL 부로 제 1 라이트클럭신호(W1)를 발생하는 OR 게이트부와, 상기 OR 게이트부로 부터의 상기 제 1 라이트클럭신호(W1)를 수신하여 반전된 신호(W1b)를 출력하는 인버터를 구비한 것을 특징으로 한다.
따라서, 수신된 뱅크 어드레스에 따라 상부 및 하부 직렬/병렬 시프터 블록이 각각 독립적으로 동작하도록 제어하므로써, 전력 소모를 줄일 수가 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면들을 참조하여 상세히 설명한다.
도 2는 본 발명에 의한 저전력형 램버스 디램의 블록구성도로서, 데이타를저장하는 16개의 뱅크로 각각 구성된 상부 및 하부 메모리 뱅크부(60)(70)와, 외부로부터 리드(READ) 명령이 수신되면 R1 신호와 R_top 신호 또는 R_bot 신호를 발생하고, 외부로부터 라이트(WRITE) 명령이 수신되면 W1 신호와 W_top 신호 또는 W_bot 신호를 발생하는 인터페이스 로직 회로부(10)와, 상기 인터페이스 로직 회로부(10)로부터 상기 W1 신호가 수신되면 W2 클럭 신호를 발생하고 상기 R1 신호가 수신되면 R2 클럭 신호를 발생하는 DLL 부(20)와, 상기 인터페이스 로직 회로부(10)로부터 상기 W_top 신호가 수신되면 상기 DLL 부(20)로부터 수신된 상기 W2 신호를 버퍼링시킨 W3_top 신호를 발생하고, 상기 인터페이스 로직 회로부(10)로부터 상기 W_bot 신호가 수신되면 상기 DLL 부(20)로부터 수신된 상기 W2 신호를 버퍼링시킨 W3_bot 신호를 발생하며, 상기 인터페이스 로직 회로부(10)로부터 상기 R_top 신호가 수신되면 상기 DLL 부(20)로부터 수신된 상기 R2 신호를 버퍼링시킨 R3_top 신호를 발생하고, 상기 인터페이스 로직 회로부(10)로부터 상기 R_bot 신호가 수신되면 상기 DLL 부(20)로부터 수신된 상기 R2 신호를 버퍼링시킨 R3_bot 신호를 발생하는 I/O 부(30)와, 상기 I/O 부(30)로부터 수신된 W3_top 신호에 의해 상기 I/O 부(30)를 통해 수신된 직렬 데이타를 병렬 데이터로 변환하여 상기 상부 메모리 뱅크부(60)로 전송하고, 상기 I/O 부(30)로부터 수신된 R3_top 신호에 의해 상기 상부 메모리 뱅크부(60)로부터 수신된 병렬 데이타를 직렬 데이타로 변환하여 상기 I/O 부(30)로 전송하는 상부 직/병렬 시프터부(40)와, 상기 I/O 부(30)로부터 수신된 W3_bot 신호에 의해 상기 I/O 부(30)를 통해 수신된 직렬 데이타를 병렬 데이터로 변환하여 상기 하부 메모리 뱅크부(70)로 전송하고, 상기 I/O 부(30)로부터수신된 R3_bot 신호에 의해 상기 하부 메모리 뱅크부(70)로부터 수신된 병렬 데이타를 직렬 데이타로 변환하여 상기 I/O 부(30)로 전송하는 하부 직/병렬 시프터부(50)를 구비한다.
통상적으로, 리드 또는 라이트 명령이 외부에서 인가될 때 상부 메모리 뱅크부(60)와 하부 메모리 뱅크부(70)중 어느 쪽에 대한 명령인지를 나타내는 어드레스가 함께 인가된다. 이때, 인가되는 어드레스는 RQ 핀을 통해 뱅크 어드레스 영역으로 인가되며, 만약 그 어드레스가 0에서 15까지의 값을 가지고 있으면 하부 메모리 뱅크부(60)를 선택하는 명령이 되고, 만약 16에서 31까지의 값을 가지고 있으면 상부 메모리 뱅크부(70)를 선택하는 명령이 된다.
도 2를 참조하면, 상기 인터페이스 로직 회로부(10)는 인가되는 뱅크 어드레스를 참조하여 상부 또는 하부 메모리 뱅크부(60)(70)를 선택적으로 구동하기 위한 인에이블 신호(W_top, W_bot, R_top, R_bot)를 상기 I/O 부(30)로 발생한다. 상기 인터페이스 로직 회로부(10)는 수신된 명령이 라이트 명령이고 수신된 뱅크 어드레스 신호가 16에서 31까지의 값을 가지면 상부 직/병렬 시프터부(40)로 라이트클럭신호(W3_top)를 발생하고, 수신된 명령이 라이트 명령이고 수신된 뱅크 어드레스 신호가 0에서 15까지의 값을 가지면 하부 직/병렬 시프터부(50)로 라이트클럭신호(W3_bot)를 발생한다. 또한, 상기 인터페이스 로직 회로부(10)는 수신된 명령이 리드 명령이고 수신된 뱅크 어드레스 신호가 16에서 31까지의 값을 가지면 상부 직/병렬 시프터부(40)로 리드클럭신호(R3_top)를 발생하고, 수신된 명령이 리드 명령이고 수신된 뱅크 어드레스 신호가 0에서 15까지의 값을 가지면 하부 직/병렬 시프터부(50)로 리드클럭신호(R3_bot)를 발생한다.
만약, 상부 메모리 뱅크부(60)에 대한 리드/라이트 명령이 인가되면 상기 인에이블신호(R_top)(W_top)만이 '로직 하이'가 되어 토글링(toggling)하고 상기 인에이블신호(R_bot)(W_bot)는 토글링하지 않고 '하이'로 고정되게 된다.
상기 I/O 부(30)는 상기 인터페이스 로직 회로부(10)로부터 수신된 상기 리드클럭신호(R_top/R_bot), 상기 라이트클럭신호(W_top/W_bot)에 의해, 상기 DLL 부(10)로부터 수신된 상기 제 1 라이트클럭신호(W2) 또는 상기 제 1 리드클럭신호(R2)를 버퍼링하여 상기 상부 직/병렬 시프터부(40) 또는 상기 하부 직/병렬 시프터부(50)의 동작을 선택적으로 제어하는 신호를 발생한다. 즉, 상기 I/O부(30)는 상기 상부 직/병렬 시프터부(40)로 리드클럭신호(R3_top)와 라이트클럭신호(W3_top)를 발생하고, 상기 하부 직/병렬 시프터부(50)로 리드클럭신호(R3_bot)와 라이트클럭신호(W3_bot)를 발생한다.
상기 상부 직/병렬 시프터부(40)는 상기 I/O 부(30)로부터 수신된 라이트클럭신호(W3_top)에 의해 상기 I/O 부(30)를 통해 수신된 직렬 데이타를 병렬 데이터로 변환하여 상기 상부 메모리 뱅크부(60)로 전송하고, 상기 I/O 부(30)로부터 수신된 리드클럭신호(R3_top)에 의해 상기 상부 메모리 뱅크부(60)로부터 수신된 병렬 데이타를 직렬 데이타로 변환하여 상기 I/O 부(30)로 전송한다.
상기 하부 직/병렬 시프터부(50)는 상기 I/O 부(30)로부터 수신된 라이트클럭신호(W3_bot)에 의해 상기 I/O 부(30)를 통해 수신된 직렬 데이타를 병렬 데이터로 변환하여 상기 하부 메모리 뱅크부(70)로 전송하고, 상기 I/O 부(30)로부터 수신된 리드클럭신호(R3_bot)에 의해 상기 하부 메모리 뱅크부(70)로부터 수신된 병렬 데이타를 직렬 데이타로 변환하여 상기 I/O 부(30)로 전송한다.
따라서, 본 발명의 저전력형 램버스 디램은 수신된 뱅크 어드레스에 따라 상부 또는 하부 직렬/병렬 시프터 블록을 각각 독립적으로 제어하여 하나의 직/병렬 시프터 메모리 뱅크 블록만 동작시킴으로써, 전력 소모를 줄일 수가 있다.
도 3은 도 2에 도시된 인터페이스 로직 회로부(10)의 블록구성도로서, 커런트 컨트롤(Current Control: CC) 명령과 리드 명령에 의해 동작되는 경로를 도시한 것이다.
도 3의 인터페이스 로직 회로부(10)는 리드 또는 커런트 컨트롤 명령이 수신되면 그와 함께 수신된 뱅크 어드레스에 의해 상부 리드클럭신호(R3_top)와 하부 리드클럭신호(R3_bot) 중 어느 하나를 인에이블 시키도록 제어하는 인에이블 제어부(100)와, 인에이블된 상기 상부 리드클럭신호(R3_top) 또는 상기 하부 리드클럭신호(R3_bot)를 일정시간 뒤에 디스에이블시키도록 제어하는 출력 드라이버 인에이블 타이밍 제어부(170)를 구비한다.
상기 인에이블 제어부(100)는 리드명령신호(RO)와 뱅크 어드레스의 최대 유효 비트신호(BA<4>)를 수신하여 상부 및 하부 메모리 뱅크를 분리하기 위한 내부리드명령신호(RO_tb)(RO_bb)를 발생하는 제 1 상/하부 분리부(110)와, 커런트 커맨드신호(Current Control Updata Selector Signal; CCUDS)와 제일 나중에 인가된 리드 명령이 메모리 상부쪽을 선택하는 신호일 경우 '로직 하이'가 되는 상부뱅크신호(Top Banks Selector Signal; TBS)를 수신하여 커런트 커맨드(CC) 명령이 수행될 때 이전의 리드 명령이 사용했던 상부 또는 하부 직/병렬 시프터부(40)(50)를 선택하여 사용하기 위한 내부커런트컨트롤명령신호(CC_tb)(CC_bb)를 발생하는 제 2 상/하부 분리부(120)와, 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_tb)(RO_bb), 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트컨트롤명령신호(CC_tb)(CC_bb), 리세트 바신호(Reset_b), 리드 엑티브신호(R_act), 커런트 커맨드 엑티브신호(CC_act), 제어 신호(EN) 및 클럭신호(rclk)를 수신하여 상부 메모리 뱅크부(60)에 대한 리드 또는 커런트 커맨드 명령이 인가되었을 때 상기 상부 직/병렬 시프터부(40)로 상부 리드클럭신호(R_top)를 발생하는 제 1 인에이블신호 발생부(130)와, 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_tb)(RO_bb), 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트명령신호(CC_tb)(CC_bb), 상기 리세트 바신호(Reset_b), 상기 클럭신호(rclk) 및 상기 제 1 인에이블신호 발생부(130)로 부터의 신호(S1)(S2)를 수신하여 하부 메모리 뱅크부(70)에 대한 리드 또는 커런트 커맨드 명령이 인가되었을 때 상기 하부 직/병렬 시프터부(50)로 하부 리드클럭신호(R_bot)를 발생하는 제 2 인에이블신호 발생부(140)와, 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_tb), 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트컨트롤명령신호(CC_tb), 타이밍제어신호(TCS), 상기 상부뱅크선택신호(TBS), 상기 클럭신호(rclk), 클럭신호(rd5_en), 제어신호(OP_t)를 수신하여 상기 제 1 인에이블신호 발생부(130)에서 출력된 상기 상부리드클럭신호(R_top)를 일정시간이 지난 후에 디스에이블시키는 제 1 및 제 2 타이밍제어신호(C)(D)를 상기 제 1 인에이블신호 발생부(130)로 발생하는 제 1 디스에이블 타이밍 제어부(150)와, 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_bb), 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트컨트롤명령신호(CC_bb), 상기 타이밍제어신호(TCS), 상기 상부뱅크선택신호(TBS), 상기 클럭신호(rclk), 상기 클럭신호(rd5_en), 제어신호(OP_b)를 수신하여 상기 제 2 인에이블신호 발생부(140)에서 출력된 상기 하부리드클럭신호(R_bot)를 일정시간이 지난 후에 디스에이블시키는 제 1 및 제 2 타이밍제어신호(E)(F)를 상기 제 2 인에이블신호 발생부(140)로 발생하는 제 2 디스에이블 타이밍 제어부(160)와, 상기 제 1 인에이블신호 발생부(130)로부터 수신된 상부리드클럭신호(R_top) 또는 상기 2 인에이블신호 발생부(140)로부터 수신된 하부리드클럭신호(R_bot) 중 어느 하나라도 인에이블되면 무조건 '로직 하이'를 갖는 인에이블신호(R1)를 발생하는 OR 게이트부(180)를 구비한다.
상기 출력 드라이버 인에이블 타이밍 제어부(170)는 상기 제 1 인에이블신호 발생부(130)에서 발생된 상기 상부리드클럭신호(R3_top)와 출력신호(A), 상기 제 2 인에이블신호 발생부(140)에서 발생된 상기 하부리드클럭신호(R3_bot)와 출력신호(B)를 수신하여 상기 상부리드클럭신호(R3_top) 또는 상기 하부리드클럭신호(R3_bot) 중 어느 하나라도 인에이블되면 출력 드라이버를 인에이블시켰다가 일정시간 뒤에 다시 출력 드라이버를 디스에이블시키기 위한 신호(dis_R)를 발생한다.
상기 제 1 상/하부 분리부(110)는 외부에서 리드 명령이 인가되었을 때 내부에서 발생하는 리드명령신호(RO)와 뱅크 어드레스의 최대 유효 비트 신호(BA<4>)를 가지고 내부리드명령신호(RO_tb)(RO_bb)를 발생한다. 만약, 상위 메모리에 대한 어드레스가 인가되었다면 상기 뱅크 어드레스의 최대 유효 비트 신호(BA<4>)는 '1'이 될 것이고, 상기 내부리드명령신호(RO_tb)(RO_bb) 중 내부리드명령신호(RO_tb)만 '0'으로 액티브하게 된다.
상기 제 2 상/하부 분리부(120)는 커런트 컨트롤 명령(CC)이 인가되었을 때 내부에서 내부에서 발생하는 커런트컨트롤명령신호(CCUDS)와 상위 뱅크선택신호(Top Banks selector signal; TBS)를 수신하여 내부커런트컨트롤명령신호(CC_tb)(CC_bb)를 발생하여 상부와 하부쪽의 메모리 뱅크로 분리한다. 여기서, 상기 상위뱅크선택신호(TBS)는 현 시점으로부터 가장 마지막으로 인가된 리드 명령이 상부 메모리 뱅크부(60)에 대한 명령이었을때만{뱅크 어드레스의 최대 유효 비트(MSB)인 뱅크 어드레스가 '하이(high)'인 경우} '하이'가 되는 신호이다.
곧, 커런트 컨트롤 명령(CC)이 수행될 때에는 두개의 상부 및 하부 직렬/병렬 시프터부(40)(50) 중 이전의 리드 명령이 어느쪽 메모리를 액세스하였는가에 따라 이전의 리드 명령이 사용했던 직렬/병렬 시프터를 사용하게 된다.
상기 제 1 인에이블신호 발생부(130)는 리드 명령에 대한 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_tb)(RO_bb), 커런트 컨트롤 명령에 대한 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트컨트롤명령신호(CC_tb)(CC_bb)와, 리세트 바신호(Reset_b), 리드 엑티브신호(R_act), 커런트 커맨드 엑티브신호(CC_act), 제어 신호(EN) 및 클럭신호(rclk)를 수신하여 상부 메모리 뱅크부(60)에 대한 리드 또는 커런트 커맨드 명령이 인가되었을 때 상기 상부 직/병렬 시프터부(40)로 상부 리드클럭신호(R_top)를 발생한다.
즉, 상부 메모리 뱅크부(60)에 대한 리드 또는 커런트 컨트롤 명령(CC)이 입력되었을 때, 상기 상부 메모리 뱅크부(60)를 위한 상기 제 1 인에이블신호 발생부(130)는 상기 상부 리드클럭신호(R_top)를 '하이'로 만들어 상기 상부 직/병렬 시프터부(40)에 연결된 클록만을 동작시키게 된다.
상기 제 1 인에이블신호 발생부(130)로 상기 제 1 상/하부 분리부(110)와 상기 제 2 상/하부 분리부(120)에서 만들어진 총 4개의 신호들중 상부 메모리 뱅크쪽에 관계된 신호인 내부리드명령신호(RO_tb)나 내부커런트컨트롤명령신호(CC_tb)만을 출력하지 않고 하부 메모리 뱅크쪽의 신호들도 함께 출력하는 이유는 상기 제 1 상/하부 분리부(110)와 상기 제 2 상/하부 분리부(120)에서 각 명령에 대한 신호가 상하의 두 신호들로 분리되기 이전에 미리 상부 리드클럭신호(R_top)와 하부 리드클럭신호(R_bot)가 '하이'가 되어야 할 필요가 있기 때문이다. 이들 4개의 신호들이 인에이블되는 타이밍보다 1 사이클 빨리 인에이블되는 리드 액티브신호(R_act)(리드 명령일 때 출력됨)와 커런트컨트롤 액티브신호(CC_act)(커런트컨트롤명령일 때 출력됨)를 이용하여 상부 리드클럭신호(R_top)의 타이밍을 맞추게 된다.
즉, 리드액티브신호(R_act)와 커런트컨트롤액티브신호(CC_act) 중 어느 하나가 액티브되면 무조건 상부 리드클럭신호(R_top)와 하부 리드클럭신호(R_bot)를 모두 인에이블시켰다가 한 사이클이 지난 후에 디베러프(develop)되는 상기 제 1 상/하부 분리부(110)와 상기 제 2 상/하부 분리부(120)에서 출력되는 4개의 신호들에 따라 실제로 필요한 하나의 신호만 그대로 '하이'로 두고, 나머지 신호는 다시 디스에이블시키게 된다.
상기 제 2 인에이블신호 발생부(140)는 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_tb)(RO_bb), 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트명령신호(CC_tb)(CC_bb), 상기 리세트 바신호(Reset_b), 상기 클럭신호(rclk) 및 상기 제 1 인에이블신호 발생부(130)로 부터의 신호(S1)(S2)를 수신하여 하부 메모리 뱅크부(70)에 대한 리드 또는 커런트 커맨드 명령이 인가되었을 때 상기 하부 직/병렬 시프터부(50)로 상부 리드클럭신호(R_bot)를 발생한다.
상기 제 1 디스에이블 타이밍 제어부(150)는 상기 제 1 인에이블신호 발생부(130)에서 발생딘 상기 상부 리드클럭신호(R_top)를 일정 시간이 지난 후에 다시 디스에이블시키기 위한 타이밍을 생성시킨다.
상부 리드클럭신호(R_top)를 디스에이블시키는 타이밍은 램버스 채널상에서 디램(DRAM)이 어디에 위치하느냐에 따라 달라지게 되는데, 이러한 타이밍의 제어를 위해서 타이밍제어신호(TCS)와 상부뱅크선택신호(TBS)를 사용한다. 여기서, 상기 타이밍제어신호(TCB)는 리드나 커런트 컨트롤 명령에 대해 상기 상부 리드클럭신호(R_top)가 계속해서 유지해야 할 타이밍 정보를 갖고 있다. 상기 상부뱅크선택신호(TBS)는 현재 인가된 명령이 상부 메모리 뱅크부(60) 쪽인지 하부 메모리 뱅크부(70) 쪽인지를 구분하는 신호이다.
상기 제 1 디스에이블 타이밍 제어부(150)는 상기 타이밍제어신호(TCS)와 상기 상부뱅크선택신호(TBS)를 조합하여 상기 상부 리드클럭신호(R_top)의 디스에이블 타이밍을 조절한다.
상기 제 1 디스에이블 타이밍 제어부(150)에서 출력된 2개의 신호(C)(D)는 상기 제 1 인에이블신호 발생부(130)로 피드백되어 상기 상부 리드클럭신호(R_top)의 디스에이블 타이밍을 제어한다.
상기 제 2 디스에이블 타이밍 제어부(160)도 역시 상기 제 1 디스에이블 타이밍 제어부(150)와 마찬가지로, 자신의 출력 신호(E)(F)를 상기 제 2 인에이블신호 발생부(140)로 피드백시켜 상기 하부 리드클럭신호(R_bot)의 디스에이블 타이밍을 제어하게 된다.
리드 명령이나 커런트 컨트롤 명령이 수행하게 되면, 출력 핀으로 내부 데이터를 출력시켜야 하는데, 이를 위해서는 출력 드라이버를 알맞은 시간에 인에이블 시키거나 다시 디스에이블 시키는 신호가 필요하다. 이를 위해 구현된 것이 출력 드라이버 인에이블 타이밍 제어부(170)이다.
상기 출력 드라이버 인에이블 타이밍 제어부(170)는 상기 제 1 인에이블신호 발생부(130)에서 발생된 상기 상부리드클럭신호(R3_top)와 출력신호(A), 그리고 상기 제 2 인에이블신호 발생부(140)에서 발생된 상기 하부리드클럭신호(R3_bot)와 출력신호(B)를 수신하여 상기 상부리드클럭신호(R3_top) 또는 상기 하부리드클럭신호(R3_bot) 중 어느 하나라도 인에이블되면 무조건 출력 신호(dis_R)를 '하이'로 만들어 출력 드라이버를 인에이블시킨 후 상기 상부 리드클럭신호(R_top) 또는 상기 하부 리드클럭신호(R_bot)가 디스에이블시켜야 할 타이밍이 되었을 때 상기 상기 제 1 인에이블신호 발생부(130)에서 발생된 상기 출력신호(A)와 상기 제 2 인에이블신호 발생부(140)에서 발생된 상기 출력신호(B)를 수신하여 출력 신호(dis_R)를 '로우'로 만들어 출력 드라이버를 디스에이블시키게 된다.
상기 OR 게이트부(180)는 상기 상부 리드클럭신호(R_top)와 상기 하부 리드클럭신호(R_bot)를 수신하여 이들 신호 중 어느 하나라도 '하이'가 되면 무조건적으로 '하이'가 되는 제 1 리드클럭신호(R1)를 상기 DLL부(20)로 발생한다. 이때, 상기 제 1 리드클럭신호(R1)는 상부 및 하부 메모리 뱅크를 선택하기 위한 클럭 소스(R2)로 제공된다.
도 4a 내지 도 4f는 도 3에 도시된 인터페이스 로직 회로부(10)의 상세 회로를 나타낸 것이다.
먼저, 도 4a에 도시된 상기 제 1 상/하 분리부(110)는 뱅크 어드레스의 최대 유효 비트신호(BA<4>)를 수신하여 반전된 신호를 출력하는 인버터(G1)와, 상기 뱅크 어드레스의 최대 유효 비트신호(BA<4>)와 리드명령신호(RO)를 수신하여 내부리드명령신호(RO_tb)를 발생하는 NAND 게이트(G2)와, 상기 인버터(G1)의 출력 신호와 상기 리드명령신호(RO)를 수신하여 내부리드명령신호(RO_bb)를 발생하는 NAND 게이트(G3)로 구성된다.
도 4b는 도 3에 도시된 제 2 상/하 분리부(120)의 상세 회로도로서, 제일 나중에 인가된 리드 명령이 메모리 상부쪽을 선택하는 신호일 경우 '로직 하이'가 되는 상부뱅크신호(TBS)를 수신하여 반전된 신호를 출력하는 인버터(G4)와, 상기 상부뱅크신호(TBS)와 커런트 커맨드신호(CCUDS)를 수신하여 내부커런트컨트롤명령신호(CC_tb)를 발생하는 NAND 게이트(G5)와, 상기 인버터(G4)의 출력 신호와 상기 커런트 커맨드신호(CCUDS)를 수신하여 내부커런트컨트롤명령신호(CC_bb)를 발생하는 NAND 게이트(G6)로 구성된다.
도 4c는 도 3에 도시된 제 1 인에이블신호 발생부(130), 제 2 인에이블신호 발생부(140) 및 OR 게이트부(180)의 상세 회로도이다.
도 4c를 참조하면, 상기 제 1 인에이블신호 발생부(130)는 리드 액티브신호(R_act)의 반전 신호와 커맨드 커런트신호(CC_act)의 반전 신호를 수신하여 OR 연산된 신호(P)를 발생하는 OR 게이트(G7)와, 상기 OR 게이트(G7)의 출력 신호(P)와 클럭 신호(rclk)를 수신하는 플립 플롭(F1)과, 상기 플립 플롭(F1)의 출력 신호(QB)와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F2)과, 상기 플립 플롭(F2)의 출력 신호(Q)와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F3)과, 상기 플립 플롭(F3)의 출력 신호(S1)와 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_bb)와 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트컨트롤명령신호(CC_bb) 및 리세트 바신호(Reset_b)를 수신하는 OR 게이트(G8)와, 전원전압(Vcc)을 수신하여 접지전압(Vss)을 출력하는 인버터(G9)와, 상기 인버터(G9)의 출력 신호(Vss)와 상기 OR 게이트(G7)의 출력 신호(P) 및 상기 OR 게이트(G8)의 출력 신호를 수신하는 플립 플롭(F4)과, 상기 제 1 디스에이블 타이밍 제어부(150)의 출력 신호(C)(D)와 상기 제 1 상/하부 분리부(110)의 출력 신호(RO_tb) 및 상기 제 2 상/하부 분리부(120)의 출력 신호(CC_tb)를 수신하는 NAND 게이트(G13)와, 상기NAND 게이트(G13)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F5)과, 상기 플립 플롭(F5)의 출력 신호와 신호(G)를 수신하는 NAND 게이트(G14)와, 상기 NAND 게이트(G14)의 출력 신호의 반전 신호와 상기 상기 제 1 상/하부 분리부(110)의 출력 신호(RO_tb)의 반전 신호 및 상기 제 2 상/하부 분리부(120)의 출력 신호(CC_tb)의 반전 신호를 수신하는 OR 게이트(G15)와, 상기 OR 게이트(G15)의 출력 신호와 상기 클럭 신호(rclk) 및 리세트 바신호(Reset_b)를 수신하여 상기 신호(G)를 발생하는 플립 플롭(F6)과, 상기 제어 신호(EN)를 수신하여 반전된 신호를 출력하는 인버터(G16)와, 상기 리세트 바신호(Reset_b)의 반전 신호와 상기 인버터(G16)의 출력 신호의 반전 신호를 수신하는 OR 게이트(G17)와, 상기 플립 플롭(F6)의 출력 신호(G)와 상기 OR 게이트(G17)의 출력 신호를 수신하는 NOR 게이트(G18)와, 상기 리드액티브신호(R_act)의 반전 신호와 커런트커맨드명령신호(CCUDS)의 반전 신호와 상기 플립 플롭(F4)의 출력 신호의 반전 신호 및 상기 NOR 게이트(G18)의 출력 신호의 반전 신호를 수신하는 OR 게이트(G10)와, 상기 OR 게이트(G10)의 출력 단자와 상부 리드클럭신호(R_top)를 출력하는 단자 사이에 직렬로 연결된 인버터(G11)(G12)로 구성된다.
상기 제 2 인에이블신호 발생부(140)는 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_bb)와 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트명령신호(CC_bb)와 상기 제 2 디스에이블 타이밍 제어부(160)로 부터의 출력 신호(E)(F)를 수신하는 NAND 게이트(G19)와, 상기 NAND 게이트(G19)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F7)과, 상기 플립 플롭(F7)의 출력 신호와 신호(H)를 수신하는 NAND 게이트(G20)와, 상기 NAND 게이트(G20)의 출력 신호의 반전 신호와 상기 제 1 상/하부 분리부(110)의 출력 신호(RO_bb)의 반전 신호 및 상기 제 2 상/하부 분리부(120)의 출력 신호(CC_bb)의 반전 신호를 수신하는 OR 게이트(G21)와, 상기 OR 게이트(G21)의 출력 신호와 상기 클럭 신호(rclk) 및 상기 리세트 바신호(Reset_b)를 수신하여 상기 신호(H)를 출력하는 플립 플롭(F9)과, 상기 플립 플롭(F9)의 출력 신호(H)와 상기 OR 게이트(G17)의 출력 신호(M)를 수신하는 NOR 게이트(G22)와, 상기 리세트 바신호(Reset_b)의 반전 신호와 상기 제 1 인에이블신호 발생부(130)의 상기 플립 플롭(F3)의 출력 신호(S1)의 반전 신호와 상기 제 1 상/하부 분리부(110)의 출력 신호(RO_tb)의 반전 신호 및 상기 제 2 상/하부 분리부(120)의 출력 신호(CC_tb)의 반전 신호를 수신하는 OR 게이트(G24)와, 상기 접지 전압(Vss)과 상기 제 1 인에이블 발생부(130)의 OR 게이트(G7)의 출력 신호(P)를 수신하는 플립 플롭(F8)과, 상기 플립 플롭(F8)의 출력 신호의 반전 신호와 상기 리드액티브신호(R_act)의 반전 신호와 상기 커런트컨트롤명령신호(CCUDS)의 반전 신호 및 상기 NOR 게이트(G22)의 출력 신호의 반전 신호를 수신하는 OR 게이트(G23)와, 상기 OR 게이트(G23)의 출력 단자와 하부 리드클럭신호(R_bot)를 출력하는 단자 사이에 직렬로 연결된 인버터(G27)(G28)로 구성된다.
상기 OR 게이트부(180)는 상기 OR 게이트(G10)의 출력 신호의 반전 신호와 상기 OR 게이트(G23)의 출력 신호의 반전 신호를 수신하는 AND 게이트(G25)와, 상기 AND 게이트(G25)의 출력 신호를 수신하여 상기 DLL 부(20)로 제 1 리드클럭신호(R1)를 발생하는 인버터(G26)로 구성된다.
도 4d는 도 3에 도시된 제 1 디스에이블 타이밍 제어부(150)의 상세 회로도로서, 상기 타이밍제어신호(TCS)와 상기 상부뱅크선택신호(TBS)를 수신하는 NAND 게이트(G29)와, 상기 NAND 게이트(G29)의 출력 신호의 반전 신호와 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_tb)의 반전 신호 및 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트컨트롤명령신호(CC_tb)의 반전 신호를 수신하는 OR 게이트(G30)와, 상기 OR 게이트(G30)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F10)과, 제어신호(OP_t)와 클럭 신호(rclk)를 수신하는 플립 플롭(F16)과, 상기 플립 플롭(F16)의 출력 바신호(QB)를 수신하여 완충된 신호를 출력하는 버퍼(G37)와, 상기 버퍼(G37)의 출력 신호와 클럭 신호(rclk)를 수신하는 플립 플롭(F17)과, 상기 플립 플롭(F16)의 출력 바신호(QB)와 상기 플립 플롭(F17)의 출력 신호(Q)를 수신하는 플립 플롭(F18)과, 상기 플립 플롭(F18)의 출력 신호(Q)와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F19)과, 상기 플립 플롭(F10)의 출력 신호(Q)와 상기 플립 플롭(F19)의 출력 신호를 수신하는 NOR 게이트(G38)와, 상기 NOR 게이트(G38)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F20)과, 상기 플립 플롭(F20)의 출력 신호(QB)와 상기 플립 플롭(F10)의 출력 신호(Q)를 수신하는 NOR 게이트(G34)와, 상기 NOR 게이트(G34)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F13)과, 상기 플립 플롭(F13)의 출력 바신호(QB)와 상기 플립 플롭(F10)의 출력 신호(Q)를 수신하는 NOR 게이트(G35)와, 상기 NOR 게이트(G35)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F14)과, 상기 플립 플롭(F10)의 출력 신호(Q)와 상기 플립 플롭(F14)의 출력 바신호(QB)를 수신하는 NOR 게이트(G36)와, 상기 NOR 게이트(G36)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F15)와, 상기 플립 플롭(F10)의 출력 신호를 수신하여 반전된 신호(C)를 출력하는 인버터(G31)와, 상기 플립 플롭(F10)의 출력 신호(Q)와 상기 플립 플롭(F15)의 출력 바신호(QB)를 수신하여 NOR 게이트(G32)와, 상기 NOR 게이트(G32)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F11)과, 상기 플립 플롭(F10)의 출력 신호(Q)와 상기 플립 플롭(F11)의 출력 바신호(QB)를 수신하는 NOR 게이트(G33)와, 상기 NOR 게이트(G33)의 출력 신호와 상기 클럭 신호(rclk)를 수신하여 신호(D)를 발생하는 플립 플롭(F12)로 구성된다.
도 4e는 도 3에 도시된 제 2 디스에이블 타이밍 제어부(160)의 상세 회로도로서, 상기 타이밍제어신호(TCS)와 상기 상부뱅크선택신호(TBS)를 수신하는 NAND 게이트(G39)와, 상기 NAND 게이트(G39)의 출력 신호의 반전 신호와 상기 제 1 상/하부 분리부(110)로 부터의 내부리드명령신호(RO_bb)의 반전 신호 및 상기 제 2 상/하부 분리부(120)로 부터의 내부커런트컨트롤명령신호(CC_bb)의 반전 신호를 수신하는 OR 게이트(G40)와, 상기 OR 게이트(G40)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F21)과, 제어신호(OP_t)와 클럭 신호(rclk)를 수신하는 플립 플롭(F24)과, 상기 플립 플롭(F24)의 출력 신호(QB)를 수신하여 완충된 신호를 출력하는 버퍼(G47)와, 상기 버퍼(G47)의 출력 신호와 클럭 신호(rclk)를 수신하는 플립 플롭(F25)과, 상기 플립 플롭(F24)의 출력 바신호(QB)와 상기 플립 플롭(F25)의 출력 신호(Q)를 수신하는 플립 플롭(F26)과, 상기 플립 플롭(F26)의 출력 신호(Y)와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F27)과, 상기 플립 플롭(F27)의 출력 신호(Q)와 상기 플립 플롭(F21)의 출력 신호(K)를 수신하는 NOR 게이트(G48)와, 상기 NOR 게이트(G48)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F28)과, 상기 플립 플롭(F28)의 출력 신호(QB)와 상기 플립 플롭(F21)의 출력 신호(K)를 수신하는 NOR 게이트(G44)와, 상기 NOR 게이트(G44)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F29)과, 상기 플립 플롭(F29)의 출력 신호(QB)와 상기 플립 플롭(F21)의 출력 신호(Q)를 수신하는 NOR 게이트(G45)와, 상기 NOR 게이트(G45)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F30)과, 상기 플립 플롭(F21)의 출력 신호(K)와 상기 플립 플롭(F30)의 출력 신호(QB)를 수신하는 NOR 게이트(G46)와, 상기 NOR 게이트(G46)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F31)와, 상기 플립 플롭(F21)의 출력 신호(K)를 수신하여 반전된 신호(E)를 출력하는 인버터(G41)와, 상기 플립 플롭(F21)의 출력 신호(K)와 상기 플립 플롭(F31)의 출력 신호(QB)를 수신하여 NOR 게이트(G42)와, 상기 NOR 게이트(G42)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F22)과, 상기 플립 플롭(F21)의 출력 신호(K)와 상기 플립 플롭(F22)의 출력 신호(QB)를 수신하는 NOR 게이트(G43)와, 상기 NOR 게이트(G43)의 출력 신호와 상기 클럭 신호(rclk)를 수신하여 신호(F)를 발생하는 플립 플롭(F23)로 구성된다.
도 4f는 도 3에 도시된 출력 드라이버 인에이블 타이밍 제어부(170)의 상세 회로도로서, 상기 제 1 인에이블신호 발생부(130)의 출력 신호(R_top)(A)를 수신하는 NOR 게이트(G49)와, 상기 제 2 인에이블신호 발생부(140)의 출력 신호(R_bot)(B)를 수신하는 NOR 게이트(G50)와, 상기 NOR 게이트(G49) 및 상기 NOR 게이트(G50)의 출력 신호를 수신하는 NOR 게이트(G51)와, 상기 NOR 게이트(G51)의 출력 신호와 상기 클럭 신호(rclk)를 수신하여 신호(dis_R)를 발생하는 플립 플롭(F32)으로 구성된다.
도 5는 도 2에 도시된 인터페이스 로직 회로부(10)의 블록도로서, 라이트 명령에 의해 동작되는 경로를 도시한 블록도이다.
도 5의 인터페이스 로직 회로부(10)는 라이트명령신호(WO)와 뱅크 어드레스의 최대 유효 비트신호(BA<4>)를 수신하여 상부 및 하부 메모리 뱅크를 분리하기 위한 내부라이트명령신호(WO_tb)(WO_bb)를 발생하는 상/하부 분리부(210)와, 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_tb)와 클럭 신호(rclk)를 수신하여 상부 라이트클럭신호(W_top)를 디스에이블시키기 위한 타이밍제어신호(DWOE_tb)를 발생하고 라이트 버퍼를 제어하기위한 제어신호(WOE_tb)를 발생하는 제 1 디스에이블 타이밍 제어부(220)와, 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_bb)와 클럭 신호(rclk)를 수신하여 하부 라이트클럭신호(W_bot)를 디스에이블시키기 위한 타이밍제어신호(DWOE_bb)를 발생하고 라이트 버퍼를 제어하기위한 제어신호(WOE_bb)를 발생하는 제 2 디스에이블 타이밍 제어부(230)와, 상기 제 1 및 제 2 디스에이블 타이밍 제어부(220)(230)로 부터의 제어신호(WOE_tb)(WOE_bb)와 상기 클럭 신호(rclk)를 수신하여 라이트 버퍼를 제어하기 위한 4개의라이트버퍼제어신호(WBC_1∼WBC_3)(A)를 발생하고 외부에서에서 인가되는 라이트 데이타를 입출력 핀을 통해 수신하도록 제어하는 제어신호(WC1)(WC2)를 발생하는 라이트 버퍼 컨트롤부(240)와, 상기 라이트 버퍼 컨트롤부(240)로 부터의 제어신호(WC1)와 상기 클럭 신호(rclk)와 테스트 라이트신호(TWD0123)(TWD4567) 및 제어신호(DAMODE)를 수신하여 외부 핀을 통해 라이트 데이타를 수신하기 위한 라이트 데이타 0에서 3 계열(WD0123)의 신호들(WD0123_t_L)(WD0123_b_L)과 라이트 데이타 4에서 7 계열(WD4567)의 신호들(WD4567_t_L)(WD4567_b_L)을 발생하는 제 1 라이트데이타 입력신호 발생부(250)와, 상기 라이트 버퍼 컨트롤부(240)로 부터의 제어신호(WC2)와 상기 클럭 신호(rclk)와 상기 테스트 라이트신호(TWD0123)(TWD4567) 및 상기 제어신호(DAMODE)를 수신하여 외부 핀을 통해 라이트 데이타를 수신하기 위한 라이트 데이타 0에서 3 계열(WD0123)의 신호들(WD0123_t_R)(WD0123_b_R)과 라이트 데이타 4에서 7 계열(WD4567)의 신호들(WD4567_t_R)(WD4567_b_R)을 발생하는 제 2 라이트데이타 입력신호 발생부(280)와, 상기 제 1 디스에이블 타이밍 제어부(220)로 부터의 타이밍제어신호(DWOE_tb)와 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_tb)와 상기 클럭신호(rclk) 및 제어신호(CS)를 수신하여 상부 라이트클럭신호(W_top)를 발생하고, 발생된 상기 상부 라이트클럭신호(W_top)의 디스에이블 타이밍을 제어하는 제 1 인에이블신호 발생부(260)와, 상기 제 2 디스에이블 타이밍 제어부(230)로 부터의 타이밍제어신호(DWOE_bb)와 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_bb)와 상기 클럭신호(rclk) 및 상기 제어신호(CS)를 수신하여 하부라이트클럭신호(W_bot)를 발생하고, 발생된 상기 하부 라이트클럭신호(W_bot)의 디스에이블 타이밍을 제어하는 제 2 인에이블신호 발생부(270)와, 상기 제 1 인에이블신호 발생부(260)로 부터의 상기 상부 라이트클럭신호(W_top)와 상기 제 2 인에이블신호 발생부(270)로 부터의 상기 하부 라이트클럭신호(W_bot)를 수신하여 상기 DLL 부(20)로 제 1 라이트클럭신호(W1)를 발생하는 OR 게이트부(290)와, 상기 OR 게이트부(290)로 부터의 상기 제 1 라이트클럭신호(W1)를 수신하여 반전된 신호(W1b)를 출력하는 인버터(291)를 구비한다.
라이트 명령이 외부에서 인가되면 내부에서 라이트명령신호(WO)가 '하이'가 발생된다. 라이트 명령에 대한 상기 상/하부 분리부(210)는 상기 라이트명령신호(WO)와 함께 현재 인가된 뱅크 어드레스의 최대 유효 비트신호(BA<4>)를 수신하여, 상부 메모리 뱅크쪽과 하부 메모리 뱅크쪽을 분리하기 위한 내부라이트명령신호(WO_tb)(WO_bb)를 발생한다.
만약, 수신된 뱅크 어드레스(BA<4>)가 '하이'이면, 상기 내부라이트명령신호(WO_tb)는 '로우'로 인에이블되고 상기 내부라이트명령신호(WO_bb)는 '하이'로 디스에이블된다.
상기 제 1 디스에이블 타이밍 제어부(220)는 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_tb)를 수신하여 상기 제 1 인에이블신호 발생부(260)에서 발생하는 상부 라이트클럭신호(W_top)를 디스에이블시키기 위한 타이밍제어신호(DWOE_tb)를 상기 제 1 인에이블신호 발생부(260)로 발생한다.
상기 제 2 디스에이블 타이밍 제어부(230)는 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_bb)를 수신하여 상기 제 2 인에이블신호 발생부(270)에서 발생하는 하부 라이트클럭신호(W_bot)를 디스에이블시키기 위한 타이밍제어신호(DWOE_bb)를 상기 제 2 인에이블신호 발생부(270)로 발생한다.
상기 라이트 버퍼 컨트롤부(240)는 상기 제 1 및 제 2 디스에이블 타이밍 제어부(220)(230)로 부터의 제어신호(WOE_tb)(WOE_bb)를 수신하여 내부의 라이트 버퍼를 제어하기 위한 4개의 라이트버퍼제어신호(WBC_1∼WBC_3)(A)를 발생한다. 또한, 상기 라이트 버퍼 컨트롤부(240)는 외부에서 인가되는 라이트 데이타를 입출력 핀을 통해 수신하도록 제어하는 제어신호(WC1)(WC2)를 발생한다.
상기 제 1 라이트 데이타 입력신호 발생부(250)와 상기 제 2 라이트 데이타 입력신호 발생부(280)는 상기 라이트 버퍼 컨트롤부(240)로 부터의 상기 제어신호(WC1)(WC2)를 수신하여 외부 핀에서 라이트 데이타를 받아들이기 위한 라이트 데이타 0에서 3계열의 신호들(WD0123)과 라이트 데이타 4에서 7계열의 신호들(WD4567)을 발생한다. 여기서, 상기 제 1 라이트 데이타 입력신호 발생부(250)와 상기 제 2 라이트 데이타 입력신호 발생부(280)의 차이점은 두 종류의 외부 데이타(DQA, DQB)에 대한 데이타를 각각 따로 받아들일 수 있도록 하기 위하여 분리한 것이다.
상기 제 1 인에이블신호 발생부(260)는 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_tb)를 수신하여 상기 상부 직/병렬 시프터부(40)를 구동시키기 위한 상부 라이트클럭신호(W_top)를 발생한다. 또한, 상기 제 1 인에이블신호 발생부(260)는 상기 제 1 디스에이블 타이밍 제어부(220)로 부터의 타이밍제어신호(DWOE_tb)를 수신하여 상기 상부 라이트클럭신호(W_top)의 디스에이블 타이밍을 제어한다.
상기 제 2 인에이블신호 발생부(270)는 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_bb)를 수신하여 상기 하부 직/병렬 시프터부(50)를 구동시키기 위한 하부 라이트클럭신호(W_bot)를 발생한다. 또한, 상기 제 2 인에이블신호 발생부(270)는 상기 제 2 디스에이블 타이밍 제어부(230)로 부터의 타이밍제어신호(DWOE_bb)를 수신하여 상기 상부 라이트클럭신호(W_bot)의 디스에이블 타이밍을 제어한다.
상기 OR 게이트부(290)는 상기 제 1 인에이블신호 발생부(260)로 부터의 상기 상부 라이트클럭신호(W_top)와 상기 제 2 인에이블신호 발생부(270)로 부터의 상기 하부 라이트클럭신호(W_bot)를 수신하여 상기 DLL 부(20)로 제 1 라이트클럭신호(W1)를 발생한다.
도 6a는 도 5에 도시된 제 1 디스에이블 타이밍 제어부(220)의 상세회로도로서, 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_tb)와 클럭신호(rclk)를 수신하여 제어신호(WOE_tb)를 발생하는 플립 플롭(F41)와, 상기 플립 플롭(F41)로 부터의 상기 제어신호(WOE_tb)와 상기 라이트 버퍼 컨트롤부(240)로 부터의 신호(A)를 수신하는 NAND 게이트(G51)와, 상기 NAND 게이트(G51)의 출력 신호와 클럭 신호(rclk)를 수신하는 플립 플롭(F42)와, 상기 플립 플롭(F41)로 부터의 상기 제어신호(WOE_tb)와 상기 플립 플롭(F42)의 출력 신호를 수신하는 NAND 게이트(G52)와, 상기 NAND 게이트(G52)의 출력 신호와 클럭신호(rclk)를 수신하는 플립 플럽(F43)과, 상기 플립 플롭(F41)로 부터의 상기 제어신호(WOE_tb)와 상기 플립 플롭(F43)의 출력 신호를 수신하는 NAND 게이트(G53)와, 상기 NAND 게이트(G53)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F44)와, 상기 플립 플롭(F41)로 부터의 상기 제어신호(WOE_tb)와 상기 플립 플롭(F44)의 출력 신호를 수신하는 NAND 게이트(G54)와, 상기 NAND 게이트(G54)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F45)와, 상기 플립 플롭(F45)의 출력 신호와 상기 내부라이트명령신호(WO_tb) 및 상기 상기 플립 플롭(F41)로 부터의 상기 제어신호(WOE_tb)를 수신하는 NAND 게이트(G55)와, 상기 NAND 게이트(G55)의 출력 신호와 클럭 신호(rclk)를 수신하는 플립 플롭(F46)과, 상기 내부라이트명령신호(WO_tb) 및 상기 상기 플립 플롭(F41)로 부터의 상기 제어신호(WOE_tb) 및 상기 플립 플롭(F46)의 출력 신호를 수신하는 NAND 게이트(F56)와, 상기 NAND 게이트(F56)의 출력 신호와 상기 클럭 신호(rclk)를 수신하여 타이밍제어신호(DWOE_tb)를 발생하는 플립 플롭(F47)로 구성된다.
도 6b는 도 5에 도시된 제 2 디스에이블 타이밍 제어부(230)의 상세회로도로서, 상기 상/하부 분리부(210)로 부터의 내부라이트명령신호(WO_bb)와 클럭신호(rclk)를 수신하여 제어신호(WOE_bb)를 발생하는 플립 플롭(F48)와, 상기 플립 플롭(F48)로 부터의 상기 제어신호(WOE_bb)와 상기 라이트 버퍼 컨트롤부(240)로 부터의 신호(A)를 수신하는 NAND 게이트(G57)와, 상기 NAND 게이트(G57)의 출력 신호와 클럭 신호(rclk)를 수신하는 플립 플롭(F49)와, 상기 플립 플롭(F48)로 부터의 상기 제어신호(WOE_tb)와 상기 플립 플롭(F49)의 출력 신호를수신하는 NAND 게이트(G58)와, 상기 NAND 게이트(G58)의 출력 신호와 클럭 신호(rclk)를 수신하는 플립 플럽(F50)과, 상기 플립 플롭(F48)로 부터의 상기 제어신호(WOE_tb)와 상기 플립 플롭(F50)의 출력 신호를 수신하는 NAND 게이트(G59)와, 상기 NAND 게이트(G50)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F51)와, 상기 플립 플롭(F48)로 부터의 상기 제어신호(WOE_tb)와 상기 플립 플롭(F51)의 출력 신호를 수신하는 NAND 게이트(G60)와, 상기 NAND 게이트(G60)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F52)와, 상기 플립 플롭(F52)의 출력 신호와 상기 내부라이트명령신호(WO_bb) 및 상기 상기 플립 플롭(F48)로 부터의 상기 제어신호(WOE_bb)를 수신하는 NAND 게이트(G61)와, 상기 NAND 게이트(G61)의 출력 신호와 클럭 신호(rclk)를 수신하는 플립 플롭(F53)과, 상기 내부라이트명령신호(WO_bb) 및 상기 상기 플립 플롭(F48)로 부터의 상기 제어신호(WOE_bb) 및 상기 플립 플롭(F53)의 출력 신호를 수신하는 NAND 게이트(F62)와, 상기 NAND 게이트(F62)의 출력 신호와 상기 클럭 신호(rclk)를 수신하여 타이밍제어신호(DWOE_bb)를 발생하는 플립 플롭(F54)로 구성된다.
도 6c는 도 5에 도시된 라이트 버퍼 컨트롤부(240)의 상세회로도로서, 상기 제 1 및 제 2 디스에이블 타이밍 제어부(220)(230)로 부터의 제어신호(WOE_tb)(WOE_bb)를 수신하는 NAND 게이트(F63)와, 상기 NAND 게이트(F63)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F55)과, 상기 플립 플롭(F55)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F56)과, 상기 플립 플롭(F56)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F57)과, 상기 플립 플롭(F57)의 출력 신호를 수신하여 반전시킨 라이트버퍼제어신호(WBC_1)를 발생하는 인버터(G65)와, 상기 플립 플롭(F55)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F58)과, 상기 플립 플롭(F55)의 출력 신호와 상기 플립 플롭(F58)의 출력 신호를 수신하여 라이트버퍼제어신호(WBC_2)를 발생하는 NAND 게이트(F64)와, 상기 플립 플롭(F57)의 출력 신호를 수신하여 완충된 신호를 발생하는 버퍼(F66)와, 상기 버퍼(F66)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F59)과, 상기 플립 플롭(F59)의 출력 신호를 수신하여 반전시킨 라이트버퍼제어신호(WBC_3)를 발생하는 인버터(G67)와, 상기 플립 플롭(F59)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F60)과, 상기 플립 플롭(F60)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F61)과, 상기 플립 플롭(F61)의 출력 신호를 수신하여 반전된 신호를 발생하는 인버터(G68)와, 상기 인버터(G68)의 출력 단자와 제어 신호(WC1)를 출력하는 단자 사이에 직렬로 연결된 인버터(G69)(G70)와, 상기 인버터(G68)의 출력 단자와 제어 신호(WC2)를 출력하는 단자 사이에 직렬로 연결된 인버터(G71)(G72)로 구성된다.
도 6d는 도 5에 도시된 상/하부 분리부(210), 제 1 라이트 데이타 입력신호 발생부(250), 제 1 인에이블신호 발생부(260), 제 2 인에이블신호 발생부(270) 및 OR 게이트부(290)의 상세회로도이다.
도 6d에서 상기 상/하부 분리부(210)는 뱅크 어드레스의 최대 유효 비트신호(BA<4>)를 수신하여 반전된 신호를 출력하는 인버터(G82)와, 상기 라이트명령신호(WO)와 상기 뱅크 어드레스의 최대 유효 비트신호(BA<4>)를 수신하는 NAND 게이트(G87)와, 상기 라이트명령신호(WO)와 상기 인버터(G82)의 출력 신호를 수신하는 NAND 게이트(G91)로 구성된다.
제 1 라이트 데이타 입력신호 발생부(250)는 테스트 라이트신호(TWD0123)를 수신하여 반전된 신호를 출력하는 인버터(G73)와, 제어신호(DAMODE)를 수신하여 반전된 신호를 출력하는 인버터(G74)와, 상기 인버터(G73)의 출력 신호와 상기 인버터(G74)의 출력 신호와 상기 라이트 버퍼 컨트롤부(240)로 부터의 제어신호(WC1) 및 클럭 신호(sclk)를 수신하는 플립 플롭(F62)과, 상기 플립 플롭(F62)의 출력 신호와 상기 클럭 신호(sclk)를 수신하는 플립 플롭(F63)과, 상기 플립 플롭(F63)의 출력 신호를 수신하여 완충된 신호를 출력하는 버퍼(G76)와, 테스트 라이트신호(TWD4567)를 수신하여 반전된 신호를 출력하는 인버터(G75)와, 상기 인버터(G75)의 출력 신호와 상기 버퍼(G76)의 출력 신호 및 상기 클럭 신호(sclk)를 수신하는 플립 플롭(F64)과, 상기 플립 플롭(F64)의 출력 신호를 수신하여 반전된 신호를 출력하는 인버터(G77)와, 상기 인버터(G77)의 출력 신호와 상기 인버터(G74)의 출력 신호 및 제어 신호(rd_dly<2>)를 수신하는 NAND 게이트(G78)와, 상기 NAND 게이트(G78)의 출력 신호와 상기 클럭 신호(sclk)를 수신하는 플립 플롭(F65)과, 상기 플립 플롭(F64)의 출력 신호와 상기 플립 플롭(F65)의 출력 신호를 수신하는 NAND 게이트(G79)와, 상기 NAND 게이트(G79)의 출력 신호를 수신하여 라이트데이타 입력신호(WD4567_t_L)를 발생하는 인버터(G80)와, 상기 NAND 게이트(G79)의 출력 신호를 수신하여 라이트데이타 입력신호(WD4567_b_L)를 발생하는인버터(G81)와, 상기 플립 플롭(F62)의 출력 신호를 수신하여 라이트데이타 입력신호(WD0123_t_L)를 발생하는 인버터(G83)와, 상기 플립 플롭(F62)의 출력 신호를 수신하여 라이트데이타 입력신호(WD0123_b_L)를 발생하는 인버터(G84)를 구성한다.
상기 제 1 인에이블신호 발생부(260)는 상기 제 1 디스에이블 타이밍 제어부(220)로 부터의 타이밍제어신호(DWOE_tb)와 리세트 바신호(Reset_b) 및 상부 라이트클럭신호(W_top)를 수신하는 NAND 게이트(G85)와, 제어신호(CS)를 수신하여 반전된 신호를 출력하는 인버터(G86)와, 상기 인버터(G86)의 출력 신호의 반전 신호와 상기 상/하 분리부(210)의 상기 NAND 게이트(G87)로 부터의 내부라이트명령신호(WO_tb)의 반전 신호와 상기 NAND 게이트(G85)의 출력 신호의 반전 신호를 수신하는 OR 게이트(G88)와, 상기 OR 게이트(G88)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F66)과, 상기 플립 플롭(F66)의 출력 신호를 수신하여 반전시켜 상기 상부 라이트클럭신호(W_top)를 발생하는 인버터(G89)로 구성된다.
상기 제 2 인에이블신호 발생부(270)는 상기 제 2 디스에이블 타이밍 제어부(230)로 부터의 타이밍제어신호(DWOE_bb)와 리세트 바신호(Reset_b) 및 하부 라이트클럭신호(W_bot)를 수신하는 NAND 게이트(G90)와, 상기 NAND 게이트(G90)의 출력 신호의 반전 신호와 상기 인버터(G86)의 출력 신호의 반전 신호 및 상기 상/하 분리부(210)의 상기 NAND 게이트(G91)로 부터의 내부라이트명령신호(WO_bb)의 반전 신호를 수신하는 OR 게이트(G92)와, 상기 OR 게이트(G92)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F67)과, 상기 플립 플롭(F67)의 출력 신호를 수신하여 반전시켜 상기 하부 라이트클럭신호(W_bot)를 발생하는 인버터(G94)로구성된다.
상기 OR 게이트부(290)는 도 5에 도시된 바와 같이, 상기 제 1 인에이블신호 발생부(260)로 부터의 상부 라이트클럭신호(W_top)와 상기 제 2 인에이블신호 발생부(270)로 부터의 하부 라이트인에애블신호(W_bot)를 수신하여 제 1 라이트클럭신호(W1)를 발생하는 OR 게이트(290)로 구성된다. 또한, 상기 OR 게이트부(290)는 도 6d에 도시된 바와 같이, 상기 제 1 인에이블신호 발생부(260)의 플립 플롭(F66)의 출력 신호와 상기 제 2 인에이블신호 발생부(270)의 플립 플롭(F67)의 출력 신호를 수신하는 NAND 게이트(G93)로 구성할 수 있다.
도 6e는 도 5에 도시된 제 2 라이트 데이타 입력신호 발생부(280)의 상세회로도로서, 테스트 라이트신호(TWD0123)를 수신하여 반전된 신호를 출력하는 인버터(G96)와, 제어신호(DAMODE)를 수신하여 반전된 신호를 출력하는 인버터(G97)와, 상기 인버터(G96)의 출력 신호와 상기 인버터(G97)의 출력 신호와 상기 라이트 버퍼 컨트롤부(240)로 부터의 제어신호(WC2) 및 클럭 신호(sclk)를 수신하는 플립 플롭(F68)과, 상기 플립 플롭(F68)의 출력 신호와 상기 클럭 신호(sclk)를 수신하는 플립 플롭(F69)과, 상기 플립 플롭(F69)의 출력 신호를 수신하여 완충된 신호를 출력하는 버퍼(G99)와, 테스트 라이트신호(TWD4567)를 수신하여 반전된 신호를 출력하는 인버터(G98)와, 상기 인버터(G98)의 출력 신호와 상기 버퍼(G99)의 출력 신호 및 상기 클럭 신호(sclk)를 수신하는 플립 플롭(F70)과, 상기 플립 플롭(F70)의 출력 신호를 수신하여 반전된 신호를 출력하는 인버터(G100)와, 상기 인버터(G100)의 출력 신호와 상기 인버터(G97)의 출력 신호 및 상기 제어 신호(rd_dly<2>)를 수신하는 NAND 게이트(G101)와, 상기 NAND 게이트(G101)의 출력 신호와 상기 클럭 신호(sclk)를 수신하는 플립 플롭(F71)과, 상기 플립 플롭(F70)의 출력 신호와 상기 플립 플롭(F71)의 출력 신호를 수신하는 NAND 게이트(G102)와, 상기 NAND 게이트(G102)의 출력 신호를 수신하여 라이트데이타 입력신호(WD4567_t_R)를 발생하는 인버터(G103)와, 상기 NAND 게이트(G102)의 출력 신호를 수신하여 라이트데이타 입력신호(WD4567_b_R)를 발생하는 인버터(G104)와, 상기 플립 플롭(F68)의 출력 신호를 수신하여 라이트데이타 입력신호(WD0123_t_R)를 발생하는 인버터(G105)와, 상기 플립 플롭(F68)의 출력 신호를 수신하여 라이트데이타 입력신호(WD0123_b_R)를 발생하는 인버터(G106)를 구성한다.
도 7는 본 발명에 의한 램버스 디램의 인터페이스 로직 회로에 의한 포스트-레이아웃 시뮬레이션(post-layout simulation) 결과를 나타낸 동작 타이밍도이다.
도 7에 도시된 바와 같이, 하부 라이트클럭신호(W_bot)가 '하이'가 될 때 제 1 라이트클럭신호(W1)가 '하이'가 되어 DLL부(20)에서 클럭 신호(W2)를 만들게 되고, 이 클럭 신호(W2)는 상기 I/O 부(30)에서 버퍼링되어 하부 라이트선택신호(W3_bot)만을 클럭 신호로 동작하게 하고, 상부 라이트선택신호(W3_top)는 계속 '하이'로 디스에이블 시키는 것을 볼 수 있다.
그리고, 하부 리드클럭신호(R_bot)가 '하이'로 인에이블 되었을 경우에도 곧바로 제 1 리드클럭신호(R1)가 '하이'가 되어 DLL부(20)에서 클럭 신호(R2)를 만들게 되고, 이 클럭 신호(R2)는 상기 I/O 부(30)에서 역시 버퍼링되어 하부 리드선택신호(R3_bot)만을 클럭 신호로 동작하게 하고, 상부 리드선택신호(R3_top)는 계속'하이'로 디스에이블 시키는 것을 볼 수 있다.
여기서, 상기 하부 라이트선택신호(W3_bot) 및 상기 하부 리드선택신호(R3_bot)에 의해 하부 직/병렬 시프터부(50)가 동작하고, 상기 상부 라이트선택신호(W3_top) 및 상기 상부 리드선택신호(R3_top)에 의해 상부 직/병렬 시프터부(50)가 동작된다.
이상 설명한 바와 같이, 본 발명에 의한 저전력형 램버스 디램은 수신된 뱅크 어드레스에 따라 상부 및 하부 직렬/병렬 시프터 블록이 각각 독립적으로 동작하도록 제어하므로써, 약 50 mA 정도의 전류를 줄일 수 있음을 시뮬레이션을 통하여 검증하였으며, 이에 따른 수율의 향상에도 크나큰 잇점이 있다.
또한, 본 발명에서는 기존의 경우 칼럼 명령중 어떠한 명령이 인가되더라도 항상 3 싸이클 동안은 클록신호(tclk)가 동작하도록 되어 있었던 방식에서 반드시 클럭 신호(tclk)를 필요로 하는 리드 명령과 커런트 컨트롤 명령에서만 클럭 신호(tclk)가 인에이블 될 수 있도록 하므로써, 부수적인 전류의 소모도 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 램버스 디램에 있어서,
    데이타를 저장하는 다수개의 뱅크로 구성된 상부 메모리 뱅크부와,
    데이타를 저장하는 다수개의 뱅크로 구성된 하부 메모리 뱅크부와,
    상기 상부 메모리 뱅크부와 입/출력 블록부 사이에 접속되며 리드 또는 라이트 명령에 의해 수신된 데이타를 직렬 또는 병렬로 변환시켜 출력하는 상부 직/병렬 시프터부와,
    상기 하부 메모리 뱅크부와 입/출력 블록부 사이에 접속되며 리드 또는 라이트 명령에 의해 수신된 데이타를 직렬 또는 병렬로 변환시켜 출력하는 하부 직/병렬 시프터부와,
    외부로부터 수신된 리드 명령에 의해 제 1 리드클럭신호(R1)와 상기 상부 또는 하부 메모리 뱅크부를 선택하기 위한 상부 리드선택신호(R_top) 또는 하부 리드선택신호(R_bot)를 발생하고, 외부로부터 수신된 라이트 명령에 의해 제 1 라이트클럭신호(W1)와 상기 상부 또는 하부 메모리 뱅크부를 선택하기 위한 상부 라이트선택신호(W_top) 또는 하부 라이트선택신호(W_bot)를 발생하는 인터페이스 로직 회로부와,
    상기 제 1 라이트클럭신호(W1)를 수신하여 제 2 라이트클럭신호(W2)를 발생하고 상기 제 1 리드클럭신호(R1)를 수신하여 제 2 리드클럭신호(R2)를 발생하는 딜레이 락 루프(DLL)부와,
    상기 인터페이스 로직 회로부로부터 수신된 상기 상부 리드선택신호(R_top), 상기 하부 리드선택신호(R_bot), 상기 상부 라이트선택신호(W_top) 및 상기 하부 라이트선택신호(W_bot)에 의해, 상기 딜레이 락 루프부로부터 수신된 상기 제 2 라이트클럭신호(W2) 또는 상기 제 2 리드클럭신호(R2)를 버퍼링하여 상기 상부 직/병렬 시프터부 또는 상기 하부 직/병렬 시프터부의 동작을 선택적으로 제어하는 신호를 발생하는 입/출력 블록부를 구비한 것을 특징으로 하는 저전력형 램버스 디램.
  2. 제 1 항에 있어서, 상기 입/출력 블록부는,
    상기 상부 라이트선택신호(W_top) 또는 상기 상부 리드선택신호(R_top)에 의해 상기 상부 직/병렬 시프터부를 구동시키는 신호를 발생하고,
    상기 하부 라이트선택신호(W_bot) 또는 상기 하부 리드선택신호(R_bot)에 의해 상기 하부 직/병렬 시프터부를 구동시키는 신호를 발생하는 것을 특징으로 하는 저전력형 램버스 디램.
  3. 제 1 항에 있어서, 상기 인터페이스 로직 회로부는,
    리드 또는 커런트 컨트롤 명령이 수신되면 그와 함께 수신된 뱅크 어드레스에 의해 상기 상부 리드클럭신호와 상기 하부 리드클럭신호 중 어느 하나를 인에이블 시키도록 제어하는 인에이블 제어부와,
    인에이블된 상기 상부 리드클럭신호(R_top) 또는 상기 하부 리드클럭신호(R_bot)를 일정시간 뒤에 디스에이블시키도록 제어하는 출력 드라이버인에이블 타이밍 제어부를 구비한 것을 특징으로 하는 저전력형 램버스 디램.
  4. 제 3 항에 있어서, 상기 인에이블 제어부는,
    리드명령신호(RO)와 뱅크 어드레스의 최대 유효 비트(BA<4>)를 수신하여 상부 및 하부 메모리 뱅크를 분리하기 위한 내부리드명령신호(RO_tb)(RO_bb)를 발생하는 제 1 상/하부 분리부와,
    커런트 커맨드신호(CCUDS)와 제일 나중에 인가된 리드 명령이 메모리 상부쪽을 선택하는 신호일 경우 엑티브되는 상부뱅크신호(TBS)를 수신하여 커런트 커맨드(CC) 명령이 수행될 때 이전의 리드 명령이 사용했던 상부 또는 하부 직/병렬 시프터부를 선택하여 사용하기 위한 내부커런트명령신호(CC_tb)(CC_bb)를 발생하는 제 2 상/하부 분리부와,
    상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb)(RO_bb), 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb)(CC_bb), 리세트 바신호(Reset_b), 리드엑티브신호(R_act), 커런트커맨드엑티브신호(CC_act), 제어 신호(EN) 및 클럭신호(rclk)를 수신하여 상부 메모리 뱅크부에 대한 리드 또는 커런트 커맨드 명령이 인가되었을 때 상기 상부 직/병렬 시프터부로 상부 리드클럭신호(R_top)를 발생하는 제 1 인에이블신호 발생부와,
    상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb)(RO_bb), 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb)(CC_bb), 상기 리세트 바신호(Reset_b), 상기 클럭신호(rclk) 및 상기 제 1 인에이블신호 발생부로 부터의신호(S1)(S2)를 수신하여 하부 메모리 뱅크부에 대한 리드 또는 커런트 커맨드 명령이 인가되었을 때 상기 하부 직/병렬 시프터부로 하부 리드클럭신호(R_bot)를 발생하는 제 2 인에이블신호 발생부와,
    상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb), 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb), 타이밍제어신호(TCS), 상기 상부뱅크선택신호(TBS), 상기 클럭신호(rclk), 클럭신호(rd5_en), 제어신호(OP_t)를 수신하여 상기 제 1 인에이블신호 발생부에서 출력된 상기 상부리드클럭신호(R_top)를 일정시간이 지난 후에 디스에이블시키는 제 1 및 제 2 타이밍제어신호(C)(D)를 상기 제 1 인에이블신호 발생부로 발생하는 제 1 디스에이블 타이밍 제어부와,
    상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_bb), 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_bb), 상기 타이밍제어신호(TCS), 상기 상부뱅크선택신호(TBS), 상기 클럭신호(rclk), 상기 클럭신호(rd5_en), 제어신호(OP_b)를 수신하여 상기 제 2 인에이블신호 발생부에서 출력된 상기 하부리드클럭신호(R_bot)를 일정시간이 지난 후에 디스에이블시키는 제 1 및 제 2 타이밍제어신호(E)(F)를 상기 제 2 인에이블신호 발생부로 발생하는 제 2 디스에이블 타이밍 제어부와,
    상기 제 1 인에이블신호 발생부로부터 수신된 상부리드클럭신호(R_top) 또는 상기 2 인에이블신호 발생부로부터 수신된 하부리드클럭신호(R_bot) 중 어느 하나라도 인에이블되면 무조건 '로직 하이'를 갖는 인에이블신호(R1)를 발생하는 OR 게이트부를 구비한 것을 특징으로 하는 저전력형 램버스 디램.
  5. 제 4 항에 있어서, 상기 리드엑티브신호(R_act)는,
    리드 명령시 상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb)(RO_bb)와 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb)(CC_bb)가 인에이블되는 타이밍보다 한 사이클 빨리 인에이블되는 것을 특징으로 하는 저전력형 램버스 디램.
  6. 제 4 항에 있어서, 상기 커런트커맨드엑티브신호(CC_act)는,
    커런트 커맨드 명령시 상기 제 1 상/하부 분리부로 부터의 내부리드명령신호(RO_tb)(RO_bb)와 상기 제 2 상/하부 분리부로 부터의 내부커런트명령신호(CC_tb)(CC_bb)가 인에이블되는 타이밍보다 한 사이클 빨리 인에이블되는 것을 특징으로 하는 저전력형 램버스 디램.
  7. 제 3 항에 있어서, 상기 출력 드라이버 인에이블 타이밍 제어부는,
    상기 제 1 인에이블신호 발생부에서 발생된 상기 상부리드클럭신호(R3_top)와 출력신호(A), 상기 제 2 인에이블신호 발생부에서 발생된 상기 하부리드클럭신호(R3_bot)와 출력신호(B)를 수신하여 상기 상부리드클럭신호(R3_top) 또는 상기 하부리드클럭신호(R3_bot) 중 어느 하나라도 인에이블되면 출력 드라이버를 인에이블시켰다가 일정시간 뒤에 다시 출력 드라이버를 디스에이블시키기 위한신호(dis_R)를 발생하는 것을 특징으로 하는 저전력형 램버스 디램.
  8. 제 1 항에 있어서, 상기 인터페이스 로직 회로부는,
    라이트 명령이 수신되면 그와 함께 수신된 뱅크 어드레스에 의해 상기 상부 라이트클럭신호와 상기 하부 라이트클럭신호 중 어느 하나를 인에이블 시키도록 제어하는 인에이블 제어부와,
    인에이블된 상기 상부 라이트클럭신호(W_top) 또는 상기 하부 라이트클럭신호(W_bot)를 일정시간 뒤에 디스에이블시키도록 제어하는 출력 드라이버 인에이블 타이밍 제어부를 구비한 것을 특징으로 하는 저전력형 램버스 디램.
  9. 제 8 항에 있어서, 상기 인터페이스 로직 회로부는,
    라이트명령신호(WO)와 뱅크 어드레스의 최대 유효 비트신호(BA<4>)를 수신하여 상부 및 하부 메모리 뱅크를 분리하기 위한 내부라이트명령신호(WO_tb)(WO_bb)를 발생하는 상/하부 분리부와,
    상기 상/하부 분리부로 부터의 내부라이트명령신호(WO_tb)와 클럭 신호(rclk)를 수신하여 상부 라이트클럭신호(W_top)를 디스에이블시키기 위한 타이밍제어신호(DWOE_tb)를 발생하고 라이트 버퍼를 제어하기위한 제어신호(WOE_tb)를 발생하는 제 1 디스에이블 타이밍 제어부와,
    상기 상/하부 분리부로 부터의 내부라이트명령신호(WO_bb)와 클럭 신호(rclk)를 수신하여 하부 라이트클럭신호(W_bot)를 디스에이블시키기 위한 타이밍제어신호(DWOE_bb)를 발생하고 라이트 버퍼를 제어하기위한 제어신호(WOE_bb)를 발생하는 제 2 디스에이블 타이밍 제어부와,
    상기 제 1 및 제 2 디스에이블 타이밍 제어부로 부터의 제어신호(WOE_tb)(WOE_bb)와 상기 클럭 신호(rclk)를 수신하여 라이트 버퍼를 제어하기 위한 4개의 라이트버퍼제어신호(WBC_1∼WBC_3)(A)를 발생하고 외부에서에서 인가되는 라이트 데이타를 입출력 핀을 통해 수신하도록 제어하는 제어신호(WC1)(WC2)를 발생하는 라이트 버퍼 컨트롤부와,
    상기 라이트 버퍼 컨트롤부로 부터의 제어신호(WC1)와 상기 클럭 신호(rclk)와 테스트 라이트신호(TWD0123)(TWD4567) 및 제어신호(DAMODE)를 수신하여 외부 핀을 통해 라이트 데이타를 수신하기 위한 라이트 데이타 0에서 3 계열(WD0123)의 신호들(WD0123_t_L)(WD0123_b_L)과 라이트 데이타 4에서 7 계열(WD4567)의 신호들(WD4567_t_L)(WD4567_b_L)을 발생하는 제 1 라이트데이타 입력신호 발생부와,
    상기 라이트 버퍼 컨트롤부로 부터의 제어신호(WC2)와 상기 클럭 신호(rclk)와 상기 테스트 라이트신호(TWD0123)(TWD4567) 및 상기 제어신호(DAMODE)를 수신하여 외부 핀을 통해 라이트 데이타를 수신하기 위한 라이트 데이타 0에서 3 계열(WD0123)의 신호들(WD0123_t_R)(WD0123_b_R)과 라이트 데이타 4에서 7 계열(WD4567)의 신호들(WD4567_t_R)(WD4567_b_R)을 발생하는 제 2 라이트데이타 입력신호 발생부와,
    상기 제 1 디스에이블 타이밍 제어부로 부터의 타이밍제어신호(DWOE_tb)와상기 상/하부 분리부로 부터의 내부라이트명령신호(WO_tb)와 상기 클럭신호(rclk) 및 제어신호(CS)를 수신하여 상부 라이트클럭신호(W_top)를 발생하고, 발생된 상기 상부 라이트클럭신호(W_top)의 디스에이블 타이밍을 제어하는 제 1 인에이블신호 발생부와,
    상기 제 2 디스에이블 타이밍 제어부로 부터의 타이밍제어신호(DWOE_bb)와 상기 상/하부 분리부로 부터의 내부라이트명령신호(WO_bb)와 상기 클럭신호(rclk) 및 상기 제어신호(CS)를 수신하여 하부 라이트클럭신호(W_bot)를 발생하고, 발생된 상기 하부 라이트클럭신호(W_bot)의 디스에이블 타이밍을 제어하는 제 2 인에이블신호 발생부와,
    상기 제 1 인에이블신호 발생부로 부터의 상기 상부 라이트클럭신호(W_top)와 상기 제 2 인에이블신호 발생부로 부터의 상기 하부 라이트클럭신호(W_bot)를 수신하여 상기 DLL 부로 제 1 라이트클럭신호(W1)를 발생하는 OR 게이트부와,
    상기 OR 게이트부로 부터의 상기 제 1 라이트클럭신호(W1)를 수신하여 반전된 신호(W1b)를 출력하는 인버터를 구비한 것을 특징으로 하는 저전력형 램버스 디램.
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