KR100728949B1 - 램버스 디램 - Google Patents

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Abstract

본 발명은 램버스 디램에 관한 것으로, 디바이스의 초기 시퀀스 및 상부/하부 뱅크에 상관없이 첫번째 리드 명령이나 커런트컨트롤 명령시에만 티클럭(tclk)이 2 사이클(tcycle)이상 동작하게 하고 그 이후의 커맨드부터 처리하도록 제어하고 리드 명령 또는 커런트컨트롤 명령시 해당 뱅크만 동작하도록 제어함으로써, 오동작을 방지하고 전력 소모를 줄일 수 있다. 이를 위한 본 발명의 램버스 디램은 상/하부 메모리 뱅크부를 구비한 램버스 디램에 있어서, 상기 램버스 디램을 초기화 한 다음, 상기 상/하부 메모리 뱅크부를 리드하거나 커런트 컨트롤하기 위해 수신된 커맨드 신호를 선택적으로 프로그래밍된 커맨드의 처리 및 중단 시점에 의해 상기 상/하부 메모리 뱅크를 독립적으로 제어하는 커맨드 처리 및 중단 제어부를 구비한 것을 특징으로 한다.

Description

램버스 디램{RAMBUS DRAM}
도 1은 종래 기술에 따른 램버스 디램의 블록구성도
도 2는 종래 기술에 따른 램버스 디램의 리드 클럭신호 발생 회로도
도 3은 도 2에 도시된 종래의 리드 클럭신호 발생 회로에 따른 오동작유발 파형(A) 및 파워소모가 많은 파형(B)을 나타낸 동작 파형도
도 4는 본 발명의 제 1 실시예에 의한 램버스 디램의 리드 커맨드 제어 회로도
도 5는 본 발명의 제 2 실시예에 의한 램버스 디램의 리드 커맨드 제어 회로도
도 6은 본 발명의 제 3 실시예에 의한 램버스 디램의 리드 커맨드 제어 회로도
도 7은 본 발명의 제 4 실시예에 의한 램버스 디램의 리드 커맨드 제어 회로도
도 8은 본 발명의 램버스 디램의 리드 커맨드 제어회로에 의한 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
D1-D4 : 딜레이부
본 발명은 램버스 디램에 관한 것으로, 특히 디바이스 초기화(리세트)후 커맨드 처리(procession) 및 중단(interruption) 시점을 선택적으로 프로그래밍 할 수 있게하여 파워 소모를 줄인 램버스 디램에 관한 것이다.
일반적으로, 램버스 디램 내에는 두 개의 데이타 저장 영역과 입출력을 위한 하나의 I/O 블록이 존재하는데, 이들간의 인터페이스를 위하여 데이타 쉬프터 블록이 각 데이타 저장 영역에 하나씩 연결되어 있다.
도 1은 종래 기술에 따른 램버스 디램의 블록구성도로서, 인터페이스 로직 회로부(10), DLL 부(20), I/O 부(30), 상부 직/병렬 시프터부(40), 하부 직/병렬 시프터부(50), 상부 메모리 뱅크부(60) 및 하부 메모리 뱅크부(70)를 구비하고 있다.
상기 상부 및 하부 메모리 뱅크부(60)(70)는 데이타를 저장하는 16개의 뱅크로 각각 구성된다.
상기 인터페이스 로직 회로부(10)는 외부로부터 리드(READ) 명령이 수신되면 리드 클럭신호(R1)와 상부 리드 클럭신호(R_top) 또는 하부 리드 클럭신호(R_bot)를 발생하고, 외부로부터 라이트(WRITE) 명령이 수신되면 라이트 클럭신호(W1)와 상부 라이트 클럭신호(W_top) 또는 하부 라이트 클럭신호(W_bot)를 발생한다.
상기 DLL 부(20)는 상기 인터페이스 로직 회로부(10)로부터 상기 라이트 클 럭신호(W1)가 수신되면 라이트 클럭신호(W2)를 발생하고 상기 리드 클럭신호(R1)가 수신되면 리드 클럭신호(R2)를 발생한다.
상기 I/O부(30)는 상기 인터페이스 로직 회로부(10)로부터 상기 상부 라이트 클럭신호(W_top)가 수신되면 상기 DLL 부(20)로부터 수신된 상기 라이트 클럭신호(W2)를 버퍼링시킨 상부 라이트 인에이블신호(sclk_en_top)를 발생하고, 상기 인터페이스 로직 회로부(10)로부터 상기 하부 라이트 클럭신호(W_bot) 신호가 수신되면 상기 DLL 부(20)로부터 수신된 상기 라이트 클럭신호(W2)를 버퍼링시킨 하부 라이트 인에이블신호(sclk_en_bot)를 발생하며, 상기 인터페이스 로직 회로부(10)로부터 상기 상부 리드 클럭신호(R_top) 신호가 수신되면 상기 DLL 부(20)로부터 수신된 상기 리드 클럭신호(R2)를 버퍼링시킨 상부 리드 인에이블신호(tclk_en_top)를 발생하고, 상기 인터페이스 로직 회로부(10)로부터 상기 하부 리드 클럭신호(R_bot)가 수신되면 상기 DLL 부(20)로부터 수신된 상기 리드 클럭신호(R2)를 버퍼링시킨 하부 리드 인에이블신호(tclk_en_bot)를 발생한다.
상기 상부 직/병렬 시프터부(40)는 상기 I/O 부(30)로부터 수신된 상부 라이트 인에이블신호(sclk_en_top)에 의해 상기 I/O 부(30)를 통해 수신된 직렬 데이타를 병렬 데이터로 변환하여 상기 상부 메모리 뱅크부(60)로 전송하고, 상기 I/O 부(30)로부터 수신된 상부 리드 인에이블신호(tclk_en_top)에 의해 상기 상부 메모리 뱅크부(60)로부터 수신된 병렬 데이타를 직렬 데이타로 변환하여 상기 I/O 부(30)로 전송한다.
상기 하부 직/병렬 시프터부(50)는 상기 I/O 부(30)로부터 수신된 하부 라이 트 인에이블신호(sclk_en-bot)에 의해 상기 I/O 부(30)를 통해 수신된 직렬 데이타를 병렬 데이터로 변환하여 상기 하부 메모리 뱅크부(70)로 전송하고, 상기 I/O 부(30)로부터 수신된 하부 리드 인에이블신호(tclk_en_bot)에 의해 상기 하부 메모리 뱅크부(70)로부터 수신된 병렬 데이타를 직렬 데이타로 변환하여 상기 I/O 부(30)로 전송한다.
통상적으로, 리드 또는 라이트 명령이 외부에서 인가될 때 상부 메모리 뱅크부(60)와 하부 메모리 뱅크부(70)중 어느 쪽에 대한 명령인지를 나타내는 어드레스가 함께 인가된다. 이때, 인가되는 어드레스는 RQ 핀을 통해 뱅크 어드레스 영역으로 인가되며, 만약 그 어드레스가 0에서 15까지의 값을 가지고 있으면 하부 메모리 뱅크부(60)를 선택하는 명령이 되고, 만약 16에서 31까지의 값을 가지고 있으면 상부 메모리 뱅크부(70)를 선택하는 명령이 된다.
도 1을 참조하면, 상기 인터페이스 로직 회로부(10)는 인가되는 뱅크 어드레스를 참조하여 상부 또는 하부 메모리 뱅크부(60)(70)를 선택적으로 구동하기 위한 라이트 및 리드 클럭신호(W_top, W_bot, R_top, R_bot)를 상기 I/O 부(30)로 발생한다. 상기 인터페이스 로직 회로부(10)는 수신된 명령이 라이트 명령이고 수신된 뱅크 어드레스 신호가 16에서 31까지의 값을 가지면 상부 직/병렬 시프터부(40)로 상부 라이트인에이블신호(sclk_en_top)를 발생하고, 수신된 명령이 라이트 명령이고 수신된 뱅크 어드레스 신호가 0에서 15까지의 값을 가지면 하부 직/병렬 시프터부(50)로 하부 라이트인에이블신호(sclk_en_bot)를 발생한다. 또한, 상기 인터페이스 로직 회로부(10)는 수신된 명령이 리드 명령이고 수신된 뱅크 어드레스 신호 가 16에서 31까지의 값을 가지면 상부 직/병렬 시프터부(40)로 상부 리드인에이블신호(tclk_en_top)를 발생하고, 수신된 명령이 리드 명령이고 수신된 뱅크 어드레스 신호가 0에서 15까지의 값을 가지면 하부 직/병렬 시프터부(50)로 하부 리드인에이블신호(tclk_en_bot)를 발생한다.
만약, 상부 메모리 뱅크부(60)에 대한 리드/라이트 명령이 인가되면 상기 상부 리드 및 라이트인에이블신호(tclk_en_top)(sclk_en_top)만이 '로직 하이'가 되어 토글링(toggling)하고 상기 하부 리드 및 라이트인에이블신호(tclk_en_bot)(sclk_en_bot)는 토글링하지 않고 '하이'로 고정되게 된다.
상기 I/O 부(30)는 상기 인터페이스 로직 회로부(10)로부터 수신된 상기 상부 및 하부 리드인에이블신호(tclk_en_top/tclk_en_bot), 상기 상부 및 하부 라이트인에이블신호(sclk_en_top/sclk_en_bot)에 의해, 상기 DLL 부(10)로부터 수신된 상기 라이트클럭신호(W2) 또는 상기 리드클럭신호(R2)를 버퍼링하여 상기 상부 직/병렬 시프터부(40) 또는 상기 하부 직/병렬 시프터부(50)의 동작을 선택적으로 제어하는 신호를 발생한다. 즉, 상기 I/O부(30)는 상기 상부 직/병렬 시프터부(40)로 상부 리드인에이블신호(tclk_en_top)와 상부 라이트인에이블신호(sclk_en_top)를 발생하고, 상기 하부 직/병렬 시프터부(50)로 하부 리드인에이블신호(tclk_en_bot)와 하부 라이트인에이블신호(sclk_en_bot)를 발생한다.
상기 상부 직/병렬 시프터부(40)는 상기 I/O 부(30)로부터 수신된 상부 라이 트인에이블신호(sclk_en_top)에 의해 상기 I/O 부(30)를 통해 수신된 직렬 데이타를 병렬 데이터로 변환하여 상기 상부 메모리 뱅크부(60)로 전송하고, 상기 I/O 부(30)로부터 수신된 상부 리드인에이블신호(tclk_en_top)에 의해 상기 상부 메모리 뱅크부(60)로부터 수신된 병렬 데이타를 직렬 데이타로 변환하여 상기 I/O 부(30)로 전송한다.
상기 하부 직/병렬 시프터부(50)는 상기 I/O 부(30)로부터 수신된 하부 라이트인에이블신호(sclk_en_bot)에 의해 상기 I/O 부(30)를 통해 수신된 직렬 데이타를 병렬 데이터로 변환하여 상기 하부 메모리 뱅크부(70)로 전송하고, 상기 I/O 부(30)로부터 수신된 하부 리드인에이블신호(tclk_en_bot)에 의해 상기 하부 메모리 뱅크부(70)로부터 수신된 병렬 데이타를 직렬 데이타로 변환하여 상기 I/O 부(30)로 전송한다.
따라서, 수신된 뱅크 어드레스에 따라 상부 또는 하부 직렬/병렬 시프터 블록을 각각 독립적으로 제어하여 하나의 직/병렬 시프터 메모리 뱅크 블록만 동작시킴으로써 전력 소모를 줄일 수가 있다.
도 2는 종래 기술에 따른 램버스 디램의 리드 클럭신호 발생회로를 도시한 회로도이고, 도 3는 도 2에 도시된 종래의 리드 클럭신호 발생회로에 따른 오동작유발 파형(A) 및 파워소모가 많은 파형(B)을 나타낸 동작 파형도이다.
도 2에 도시된 종래의 리드 클럭신호 발생회로는 상부 리드인에이블신호 발생부(100), 하부 리드인에이블신호 발생부(110) 및 리드 클럭신호 발생부(120)로 구성된다.
먼저, 상기 상부 리드인에이블신호 발생부(100)는 리드 액티브신호(R_act)의 반전 신호와 커맨드 커런트신호(CC_act)의 반전 신호를 수신하여 OR 연산된 신호(P)를 발생하는 OR 게이트(G1)와, 상기 OR 게이트(G1)의 출력 신호(P)와 클럭 신호(rclk)를 수신하는 플립 플롭(F1)과, 상기 플립 플롭(F1)의 출력 신호(QB)와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F2)과, 상기 플립 플롭(F2)의 출력 신호(Q)와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F3)과, 상기 플립 플롭(F3)의 출력 신호(S1)와 상기 제어 신호(RO_bb)와 상기 제어 신호(CC_bb) 및 리세트 바신호(Reset_b)를 수신하는 OR 게이트(G2)와, 전원전압(Vcc)을 수신하여 접지전압(Vss)을 출력하는 인버터(G3)와, 상기 인버터(G3)의 출력 신호(Vss)와 상기 OR 게이트(G1)의 출력 신호(P) 및 상기 OR 게이트(G2)의 출력 신호를 수신하는 플립 플롭(F4)과, 디스에이블 타이밍 제어부(도시되지 않음)에서 발생된 제어 신호(C)(D)와 상부 및 하부 뱅크를 분리시키기 위한 제어 신호(RO_tb)(CC_tb)를 수신하는 NAND 게이트(G4)와, 상기 NAND 게이트(G4)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F5)과, 상기 플립 플롭(F5)의 출력 신호와 제어신호(G)를 수신하는 NAND 게이트(G5)와, 상기 NAND 게이트(G5)의 출력 신호의 반전 신호와 상기 상기 제어 신호(RO_tb)의 반전 신호 및 상기 제어 신호(CC_tb)의 반전 신호를 수신하는 OR 게이트(G6)와, 상기 OR 게이트(G6)의 출력 신호와 상기 클럭 신호(rclk) 및 리세트 바신호(Reset_b)를 수신하여 상기 신호(G)를 발생하는 플립 플롭(F6)과, 상기 제어 신호(EN)를 수신하여 반전된 신호를 출력하는 인버터(G7)와, 상기 리세트 바신호(Reset_b)의 반전 신호와 상기 인버터(G7)의 출력 신호의 반전 신호를 수신하는 OR 게이트(G9)와, 상기 플립 플롭(F6)의 출력 신호(G)와 상기 OR 게이트(G8)의 출력 신호를 수신하는 NOR 게이트(G9)와, 상기 리드액티브신호(R_act)의 반전 신호와 커런트커맨드명령신호(CCUDS)의 반전 신호와 상기 플립 플롭(F4)의 출력 신호의 반전 신호 및 상기 NOR 게이트(G9)의 출력 신호의 반전 신호를 수신하는 OR 게이트(G10)와, 상기 OR 게이트(G10)의 출력 단자와 상부 리드인에이블신호(tclk_en_top)를 출력하는 단자 사이에 직렬로 연결된 인버터(G11)(G12)로 구성된다.
상기 하부 리드인에이블신호 발생부(110)는 상부 및 하부 뱅크를 분리시키기 위한 제어신호(RO_bb)(CC_bb)와 디스에이블 타이밍 제어부(도시되지 않음)에서 발생된 제어 신호(E)(O)를 수신하는 NAND 게이트(G14)와, 상기 NAND 게이트(G14)의 출력 신호와 상기 클럭 신호(rclk)를 수신하는 플립 플롭(F8)과, 상기 플립 플롭(F8)의 출력 신호와 신호(H)를 수신하는 NAND 게이트(G15)와, 상기 NAND 게이트(G15)의 출력 신호의 반전 신호와 상기 제어 신호(RO_bb)의 반전 신호 및 상기 제어 신호(CC_bb)의 반전 신호를 수신하는 OR 게이트(G16)와, 상기 OR 게이트(G16)의 출력 신호와 상기 클럭 신호(rclk) 및 상기 리세트 바신호(Reset_b)를 수신하여 상기 신호(H)를 출력하는 플립 플롭(F9)과, 상기 플립 플롭(F9)의 출력 신호(H)와 상기 OR 게이트(G8)의 출력 신호(M)를 수신하는 NOR 게이트(G17)와, 상기 리세트 바신호(Reset_b)의 반전 신호와 상기 상부 리드인에이블신호 발생부(100)의 상기 플립 플롭(F3)의 출력 신호(S1)의 반전 신호와 상기 제어 신호의 반전 신호 및 상기 제어 신호(CC_tb)의 반전 신호를 수신하는 OR 게이트(G13)와, 상기 접지 전압(Vss)과 상기 상부 리드인에이블신호 발생부(100)의 OR 게이트(G1)의 출력 신호(P)를 수신하는 플립 플롭(F7)과, 상기 플립 플롭(F7)의 출력 신호의 반전 신호와 상기 리드액티브신호(R_act)의 반전 신호와 상기 커런트컨트롤명령신호(CCUDS)의 반전 신호 및 상기 NOR 게이트(G17)의 출력 신호의 반전 신호를 수신하는 OR 게이트(G18)와, 상기 OR 게이트(G18)의 출력 단자와 하부 리드인에이블신호(tclk_en_bot)를 출력하는 단자 사이에 직렬로 연결된 인버터(G19)(G20)로 구성된다.
상기 리드 클럭신호 발생부(120)는 상기 OR 게이트(G10)의 출력 신호의 반전 신호와 상기 OR 게이트(G18)의 출력 신호의 반전 신호를 수신하는 AND 게이트(G20)와, 상기 AND 게이트(G20)의 출력 신호를 수신하여 상기 DLL 부(20)로 리드클럭신호(tclk_en)를 발생하는 인버터(G21)로 구성된다.
리드(read) 명령 또는 커런트컨트롤 명령이 들어오면 먼저 티클럭(tclk)을 인에이블시키고, 1 사이클(tcycle) 이후에 하부(bottom) 뱅크와 상부(top) 뱅크 중 선택된 부분의 티클럭(tclk) 만을 계속 유지 시킨다. 그리고, 선택되지 않은 부분의 티클럭(tclk)은 중단시켜 전력 소모를 줄인다. 즉, 리드 명령이 들어오면 리드 액티브신호(R_act)가 인에이블되어 상부 리드인에이블신호(tclk_en_top)와 하부 리드인에이블신호(tclk_en_bot)를 모두 인에이블시키고, 1 사이클(tcycle) 이후에 상부 뱅크를 액세스하면 상부 및 하부 뱅크를 분리시키는 제어 신호(RO_tb)가 인에이블되어 상기 상부 리드인에이블신호(tclk_en_top)는 계속 인에이블되고 상기 하부 리드인에이블신호(tclk_en_bot)는 디스에이블된다.
그리고, 하부 뱅크를 액세스하면 상부 및 하부 뱅크를 분리시키는 제어 신호(RO_bb)가 인에이블되어 상기 하부 리드인에이블신호(tclk_en_bot)는 계속 인에이블되고 상부 리드인에이블신호(tclk_en_top)는 디스에이블된다.
그러나, 위와 같이 구성된 종래의 램버스 디램에 있어서는, 리드 명령 또는 커런트컨트롤 명령시 처음으로 동작할 때는 상부 및 하부 뱅크에 상관없이 2 사이클 동안 최소한 티클럭(tclk)을 동작시켜 데이타 리드 경로를 초기화 시켜놓아야만 정상적으로 동작 할수 있었다. 이러한 동작은 디바이스 초기 시퀀스(Device initialize sequence)에 의해 좌우되기 때문에(도 3의 'A') 도 3의 'B' 와 같이 모든 리드 또는 커런트컨트롤 명령때마다 램버스 디램이 동작하게 되면 불필요하게 많은 전력 소모를 유발하게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 디바이스의 초기 시퀀스 및 상부/하부 뱅크에 상관없이 첫번째 리드 명령이나 커런트컨트롤 명령시에만 티클럭(tclk)이 2 사이클(tcycle)이상 동작하게 하고 그 이후의 커맨드부터 처리하도록 제어하고 리드 명령 또는 커런트컨트롤 명령시 해당 뱅크만 동작하도록 제어함으로써, 오동작을 방지하고 전력 소모를 줄인 램버스 디램을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 램버스 디램은 상/하부 메모리 뱅크부를 구비한 램버스 디램에 있어서, 상기 램버스 디램의 초기화 순서 및 상기 상/하부 메모리 뱅크부의 선택에 상관없이 첫번째 리드 명령 또는 커런트 컨트롤 명령시에만 리드 클럭(tclk)을 일정 사이클 이상 동작하게 하고, 그 다음의 리드 명령이나 커런트 컨트롤 명령시에는 해당 뱅크의 리드 클럭(tclk)만 동작되도록 제어하는 것을 특징으로 한다.
상기 목적을 달성하기 위한, 본 발명의 램버스 디램은 상/하부 메모리 뱅크부를 구비한 램버스 디램에 있어서, 상기 램버스 디램을 초기화 한 다음, 상기 상/하부 메모리 뱅크부를 리드하거나 커런트 컨트롤하기 위해 수신된 커맨드 신호를 선택적으로 프로그래밍된 커맨드의 처리 및 중단 시점에 의해 상기 상/하부 메모리 뱅크를 독립적으로 제어하는 커맨드 처리 및 중단 제어부를 구비한 것을 특징으로 한다.
상기 커맨드 처리 및 중단 제어부는 리세트 바신호에 의해 전원 전압을 제 1 노드로 공급하는 제 1 스위치부와, 상기 제 1 노드와 제 2 노드 사이에 접속되며 상기 제 1 노드와 상기 제 2 노드의 정보를 저장하는 래치부와, 상기 제 1 노드와 상기 제 2 노드의 신호에 의해 상기 제 1 노드의 신호를 출력 단자로 전송하는 제 1 전달 게이트부와, 상기 커맨드 신호를 수신하는 입력 단자와, 상기 입력 단자로 수신된 상기 커맨드 신호를 프로그래밍된 정보에 의해 일정시간 지연후 출력하는 딜레이부와, 상기 딜레이부의 출력 신호에 의해 상기 제 2 노드로 전원 전압을 공급하는 제 2 스위치부와, 상기 제 2 노드의 신호에 의해 상기 입력 단자로 수신된 커맨드 신호를 상기 출력 단자로 전송하는 제 2 전달 게이트부를 구비한 것을 특징으로 한다.
상기 딜레이부는 플립플롭 또는 인버터로 구성된 것을 특징으로 한다.
상기 래치부는 인버터로 구성된 것을 특징으로 한다.
상기 커맨드 처리 제어부는 상기 입력 단자와 상기 출력 단자의 초기값이 '하이'일 경우, 상기 제 1 및 제 2 스위치부는 각각 PMOS 트랜지스터이고 상기 제 1 및 제 2 전달게이트부는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 한다,
상기 커맨드 처리 제어부는 상기 입력 단자와 상기 출력 단자의 초기값이 '로우'일 경우, 상기 제 1 및 제 2 스위치부는 각각 NMOS 트랜지스터이고 상기 제 1 및 제 2 전달게이트부는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 커맨드 중단 제어부는 상기 입력 단자와 상기 출력 단자의 초기값이 '하이'일 경우, 상기 제 1 및 제 2 스위치부는 각각 PMOS 트랜지스터이고 상기 제 1 및 제 2 전달게이트부는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 커맨드 중단 제어부는 상기 입력 단자와 상기 출력 단자의 초기값이 '로우'일 경우, 상기 제 1 및 제 2 스위치부는 각각 NMOS 트랜지스터이고 상기 제 1 및 제 2 전달게이트부는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 4 내지 도 7은 본 발명에 의한 램버스 디램의 리드 커맨드 제어회로를 도시한 것이고, 도 8은 본 발명의 램버스 디램의 리드 커맨드 제어회로에 의한 동작 타이밍도이다.
먼저, 도 4는 입력 단자(A_b)와 출력 단자(A_b1)의 초기값이 '하이'일 때 리세트(Reset) 이후에 커맨드 처리 시점을 선택적으로 프로그램하는 리드 커맨드 제어 회로이다.
도 4의 리드 커맨드 제어회로는 도시된 바와 같이, 리세트 바신호(Reset_b)가 '로우'일 때 노드(Nd1)로 전원전압(Vcc)을 전송하는 PMOS 트랜지스터(P1)와, 상기 노드(Nd1)가 '하이'일 때 상기 노드(Nd1)의 신호를 출력 단자(A_b1)로 전송하는 전달 게이트(P3,N1)와, 상기 노드(Nd1)와 노드(Nd2) 사이에 연결된 인버터(G22)와, 상기 노드(Nd2)와 상기 노드(Nd1) 사이에 연결된 인버터(G21)와, 상기 노드(Nd2)가 '하이'일 때 입력 단자(A_b)의 신호를 상기 출력 단자(A_b1)로 전송하는 전달 게이트(P4, N2)와, 상기 입력 단자(A_b)의 신호를 수신하여 일정 시간 지연된 신호(A_b_ff1)를 발생하는 딜레이부(D1)와, 상기 딜레이부(D1)로 부터의 출력 신호(A_b_ff1)가 '로우'일 때 상기 노드(Nd2)로 전원전압(Vcc)을 공급하는 PMOS 트랜지스터(P2)로 구성된다.
먼저, 디바이스가 파워 온(power on)되어 초기화 상태(리세트)를 가지게 되면, PMOS 트랜지스터(P1)는 턴-온되어 상기 노드(Nd1)에 '하이'를 전달하고 따라서 상기 전달 게이트(P3,N1)가 턴-온되어 상기 노드(Nd1)의 '하이' 신호가 출력 단자(A_b1)로 전달된다. 그러므로, 상기 출력 단자(A_b1)는 입력 단자(A_b)와 같은 초기값 '하이'를 갖게 된다. 이때, 상기 전달 게이트(P4, N2)는 상기 노드(Nd2)가 '로우'값을 가지게 되므로 턴-오프된 상태이며, 따라서 입력 단자(A_b)의 신호가 출력 단자(A_b1) 쪽으로 전송되지 못하도록 제어한다. 그 다음, 초기화(리세트) 상태가 끝나도 상기 인버터(G21)(G22)에 의해 상기 노드(Nd1)의 '하이' 신호는 래치된 상태에 있다.
그 다음, 첫번째 커맨드 명령이 입력 단자(A_b)로 들어오면, 상기 딜레이부(D1)는 상기 입력 단자(A_b)로 들어온 첫번째의 커맨드 명령을 수신하여 커맨드의 인에이블시간 동안만큼 딜레이된 신호(A_b_ff1)를 발생한다. 이 신호(A_b_ff1)에 의해 상기 PMOS 트랜지스터(P2)가 턴-온되어 상기 노드(Nd2)를 '하이'로 만들어 상기 전달 게이트(P3, N1)는 턴-오프시키고 상기 전달 게이트(P4, N2)는 턴-온시키게 된다. 이때, 상기 전달 게이트(P4, N2)가 턴-온되는 시점은 상기 입력 단자(A_b)로 수신된 첫번째 커맨드 명령이 디스에이블된 시점으로, 상기 출력 단자(A_b1)로 '하이'의 디스에이블 신호가 전달된다. 그 다음, 입력 단자(A_b)로 두번째 수신된 커맨드 명령신호는 상기 전달 게이트(P4, N2)가 턴-온된 상태에 있으므로, 입력 단자(A_b)의 신호가 출력 단자(A_b1)로 그대로 전달된다. 따라서, 첫번째 커맨드 명령신호만 전달시키지 않고 두번째 커맨드 명령신호부터는 출력 단자(A_b1)로 전달된다.
여기서, 상기 딜레이부(D1)는 신호를 지연시키는 플립플롭 등으로 구성할 수 있으며, 사용되는 플립플롭의 딜레이 경로를 조절하여 출력되는 신호의 딜레이 시 간을 다양하게 조절할 수 있다. 즉, 두번째 커맨드 명령신호까지는 동작을 하지 못하게 제어하고 세번째 커맨드 명령신호부터 동작이 수행되도록 딜레이 시간을 조절할 수 있다.
도 5는 입력 단자(A)와 출력 단자(A1)의 초기값이 '로우'일 때 리세트(Reset) 이후에 커맨드 처리 시점을 선택적으로 프로그램하는 리드 커맨드 제어 회로도이다.
도 5의 리드 커맨드 제어회로는 도시된 바와 같이, 리세트 신호(Reset)가 '하이'일 때 노드(Nd3)로 접지전압(Vss)을 전송하는 NMOS 트랜지스터(N3)와, 상기 노드(Nd3)가 '로우'일 때 상기 노드(Nd3)의 신호를 출력 단자(A1)로 전송하는 전달 게이트(P5,N5)와, 상기 노드(Nd3)와 노드(Nd4) 사이에 연결된 인버터(G25)와, 상기 노드(Nd4)와 상기 노드(Nd3) 사이에 연결된 인버터(G24)와, 상기 노드(Nd4)가 '로우'일 때 입력 단자(A)의 신호를 상기 출력 단자(A1)로 전송하는 전달 게이트(P6, N6)와, 상기 입력 단자(A)의 신호를 수신하여 일정시간 지연된 신호(A_ff1)를 발생하는 딜레이부(D2)와, 상기 딜레이부(D2)로 부터의 출력 신호(A_ff1)가 '하이'일 때 상기 노드(Nd4)로 접지전압(Vss)을 공급하는 NMOS 트랜지스터(N4)로 구성된다.
먼저, 디바이스가 파워 온(power on)되어 초기화 상태(리세트)를 가지게 되면, NMOS 트랜지스터(N1)는 턴-온되어 상기 노드(Nd3)에 '로우'를 전달하고 따라서 상기 전달 게이트(P5,N5)가 턴-온되어 상기 노드(Nd3)의 '로우' 신호가 출력 단자(A1)로 전달된다. 그러므로, 상기 출력 단자(A1)는 입력 단자(A)와 같은 초기값 '로우'를 갖게 된다. 이때, 상기 전달 게이트(P6, N6)는 상기 노드(Nd4)가 '하 이'값을 가지게 되므로 턴-오프된 상태이며, 따라서 입력 단자(A)의 신호가 출력 단자(A1) 쪽으로 전송되지 못하도록 제어한다. 그 다음, 초기화(리세트) 상태가 끝나도 상기 인버터(G24)(G25)에 의해 상기 노드(Nd3)의 '로우' 신호는 래치된 상태에 있다.
그 다음, 첫번째 커맨드 명령이 입력 단자(A)로 들어오면, 상기 딜레이부(D1)는 상기 입력 단자(A)로 들어온 첫번째의 커맨드 명령을 수신하여 커맨드의 인에이블시간 동안만큼 딜레이된 신호(A_ff1)를 발생한다. 이 신호(A_ff1)에 의해 상기 NMOS 트랜지스터(N4)가 턴-온되어 상기 노드(Nd4)를 '로우'로 만들어 상기 전달 게이트(P5, N5)는 턴-오프시키고 상기 전달 게이트(P6, N6)는 턴-온시키게 된다. 이때, 상기 전달 게이트(P6, N6)가 턴-온되는 시점은 상기 입력 단자(A)로 수신된 첫번째 커맨드 명령이 디스에이블된 시점으로, 상기 출력 단자(A1)로 '로우'의 디스에이블 신호가 전달된다. 그 다음, 입력 단자(A)로 두번째 수신된 커맨드 명령신호는 상기 전달 게이트(P6, N6)가 턴-온된 상태에 있으므로, 입력 단자(A)의 신호가 출력 단자(A1)로 그대로 전달된다. 따라서, 첫번째 커맨드 명령신호만 전달시키지 않고 두번째 커맨드 명령신호부터는 출력 단자(A1)로 전달된다.
마찬가지로, 상기 딜레이부(D2)는 신호를 지연시키는 플립플롭 등으로 구성할 수 있으며, 사용되는 플립플롭의 딜레이 경로를 조절하여 출력되는 신호의 딜레이 시간을 다양하게 조절할 수 있다. 즉, 두번째 커맨드 명령신호까지는 동작을 하지 못하게 제어하고 세번째 커맨드 명령신호부터 동작이 수행되도록 딜레이 시간을 조절할 수 있다.
도 6은 입력 단자(A_b)와 출력 단자(A_b1)의 초기값이 '하이'일 때 리세트(Reset) 이후에 커맨드 중단 시점을 선택적으로 프로그램하는 리드 커맨드 제어 회로도이다.
도 6의 리드 커맨드 제어회로는 도시된 바와 같이, 리세트 바신호(Reset_b)가 '로우'일 때 노드(Nd5)로 전원전압(Vcc)을 전송하는 PMOS 트랜지스터(P7)와, 상기 노드(Nd5)가 '하이'일 때 상기 노드(Nd5)의 신호를 출력 단자(A_b1)로 전송하는 전달 게이트(P9,N7)와, 상기 노드(Nd5)와 노드(Nd6) 사이에 연결된 인버터(G28)와, 상기 노드(Nd6)와 상기 노드(Nd5) 사이에 연결된 인버터(G27)와, 상기 노드(Nd6)가 '하이'일 때 입력 단자(A_b)의 신호를 상기 출력 단자(A_b1)로 전송하는 전달 게이트(P10, N8)와, 상기 입력 단자(A_b)의 신호를 수신하여 일정 시간 지연된 신호(A_b_ff1)를 발생하는 딜레이부(D3)와, 상기 딜레이부(D3)로 부터의 출력 신호(A_b_ff1)가 '로우'일 때 상기 노드(Nd6)로 전원전압(Vcc)을 공급하는 PMOS 트랜지스터(P8)로 구성된다.
도 6의 리드 커맨드 제어회로는 초기화(리세트)후 커맨드 명령을 계속 실행하다가 원하는 시점에서 중단하게 하는 회로이다.
먼저, 디바이스가 파워 온(power on)되어 초기화 상태(리세트)를 가지게 되면, 입력 단자(A_b)와 출력 단자(A_b1)는 '하이'로 초기화되고 상기 전달 게이트(P10, N8)는 턴-온 상태, 상기 전달 게이트(P9, N7)는 턴-오프 상태가 되어 상기 입력 단자(A_b)의 신호를 상기 출력 단자(A_b1)로 전달할 수 있는 상태가 된다. 첫번째 커맨드 명령신호가 들어온 후 이 신호가 출력 단자(A_b1)로 전달됐다 는 신호를 받으면 상기 전달 게이트(P10, N8)를 턴-오프시켜 입력 단자(A_b)를 통해 들어오는 두번째 커맨드 명령신호가 출력 단자(A_b1)로 전송되는 것을 막는다. 그리고, 상기 전달 게이트(P9, N7)를 턴-온시켜 출력 단자(A_b1)를 '하이' 초기 상태로 만든다.
마찬가지로, 상기 딜레이부(D3)는 신호를 지연시키는 플립플롭 등으로 구성할 수 있으며, 사용되는 플립플롭의 딜레이 경로를 조절하여 출력되는 신호의 딜레이 시간을 다양하게 조절할 수 있다. 즉, 첫번째 커맨드 명령신호까지 동작 하도록 제어하고 두번째 커맨드 명령신호부터는 동작을 하지 못하도록 딜레이 시간을 조절할 수 있다.
도 7은 입력 단자(A_b)와 출력 단자(A_b1)의 초기값이 '로우'일 때 리세트(Reset) 이후에 커맨드 중단 시점을 선택적으로 프로그램하는 리드 커맨드 제어 회로도이다.
도 7의 리드 커맨드 제어회로는 도시된 바와 같이, 리세트 신호(Reset)가 '하이'일 때 노드(Nd7)로 접지전압(Vss)을 전송하는 NMOS 트랜지스터(N9)와, 상기 노드(Nd7)가 '로우'일 때 상기 노드(Nd7)의 신호를 출력 단자(A1)로 전송하는 전달 게이트(P11,N11)와, 상기 노드(Nd7)와 노드(Nd8) 사이에 연결된 인버터(G31)와, 상기 노드(Nd8)와 상기 노드(Nd7) 사이에 연결된 인버터(G30)와, 상기 노드(Nd8)가 '로우'일 때 입력 단자(A)의 신호를 상기 출력 단자(A1)로 전송하는 전달 게이트(P12, N12)와, 상기 입력 단자(A)의 신호를 수신하여 일정시간 지연된 신호(A_ff1)를 발생하는 딜레이부(D4)와, 상기 딜레이부(D4)로 부터의 출력 신호(A_ff1)가 '하이'일 때 상기 노드(Nd8)로 접지전압(Vss)을 공급하는 NMOS 트랜지스터(N10)로 구성된다.
먼저, 디바이스가 파워 온(power on)되어 초기화 상태(리세트)를 가지게 되면, 입력 단자(A)와 출력 단자(A1)는 '로우'로 초기화되고 상기 전달 게이트(P12, N12)는 턴-온 상태, 상기 전달 게이트(P11, N11)는 턴-오프 상태가 되어 상기 입력 단자(A)의 신호를 상기 출력 단자(A1)로 전달할 수 있는 상태가 된다. 첫번째 커맨드 명령신호가 들어온 후 이 신호가 출력 단자(A1)로 전달됐다는 신호를 받으면 상기 전달 게이트(P12, N12)를 턴-오프시켜 입력 단자(A)를 통해 들어오는 두번째 커맨드 명령신호가 출력 단자(A1)로 전송되는 것을 막는다. 그리고, 상기 전달 게이트(P11, N11)를 턴-온시켜 출력 단자(A1)를 '로우' 초기 상태로 만든다.
마찬가지로, 상기 딜레이부(D4)는 신호를 지연시키는 플립플롭 등으로 구성할 수 있으며, 사용되는 플립플롭의 딜레이 경로를 조절하여 출력되는 신호의 딜레이 시간을 다양하게 조절할 수 있다. 즉, 첫번째 커맨드 명령신호까지 동작 하도록 제어하고 두번째 커맨드 명령신호부터는 동작을 하지 못하도록 딜레이 시간을 조절할 수 있다.
도 8은 본 발명의 램버스 디램의 리드 커맨드 제어회로를 도 2의 리드 클럭신호 발생회로에 적용한 동작 타이밍도이다.
도 4의 리드 커맨드 제어회로를 예로써 설명하면, 도 2의 상하부 분리명령신호(RO_bb)를 입력 신호(A_b)로, 도 2의 리세트 바신호(Reset_b)를 리세트 바신호(Reset_b)로 사용하여 발생된 출력 신호(A_b1)를 도 2의 OR 게이트(G2)로 입 력되는 입력 신호(RO_bb1)로 사용한다. 그리고, 도 2의 상하부 분리명령신호(RO_tb)를 입력 신호(A_b)로, 도 2의 리세트 바신호(Reset_b)를 리세트 바신호(Reset_b)로 사용하여 발생된 출력 신호(A_b1)를 도 2의 OR 게이트(G13)로 입력되는 입력 신호(RO_tb1)로 사용한다. 또한, 도 2의 커런트컨트롤명령신호(CC_bb)를 입력 신호(A_b)로, 도 2의 리세트 바신호(Reset_b)를 리세트 바신호(Reset_b)로 사용하여 발생된 출력 신호(A_b1)를 도 2의 OR 게이트(G2)로 입력되는 입력 신호(CC_bb1)로 사용한다. 마찬가지로, 도 2의 커런트컨트롤명령신호(CC_tb)를 입력 신호(A_b)로, 도 2의 리세트 바신호(Reset_b)를 리세트 바신호(Reset_b)로 사용하여 발생된 출력 신호(A_b1)를 도 2의 OR 게이트(G13)로 입력되는 입력 신호(CC_tb1)로 사용한다.
이와 같이 구성된 램버스 디램에서 하부 뱅크를 리드할 때의 경우를 예로 설명하면 다음과 같다.
먼저, 디바이스에 파워-온하거나 리세트하면 리세트 바신호(Reset_b)가 인에이블되어 도 4의 전달 게이트(P4, N2)는 턴-오프된다. 이때, 입력 단자(A_b)로 들어온 신호(RO_bb)와 이를 1 사이클 지연시킨 딜레이부(D1)의 출력 신호(A_b_ff1)는 '하이'이다.
그 다음, 첫번째 리드 명령이 들어오면 리드 액티브신호(R_act)가 인에이블되어 상부 리드인에이블신호(tclk_en_top)와 하부 리드인에이블신호(tclk_en_bot)가 인에이블된다. 이때, 램버스 디램은 하부 뱅크를 액세스하는 경우이므로 상기 신호(RO_bb)가 인에이블되면 하부 뱅크의 하부 리드인에이블신호(tclk_en_bot)는 계속 인에이블된 상태를 유지하고, 도 8과 같이 리드 액티브신호(R_act)가 인에이블된 후 3.5 사이클 이후에 디스에이블된다.
첫번째 리드 명령에서, 신호(RO_bb1) 이후 전달 게이트(P3, N1)가 턴-오프되고, 전달 게이트(P4, N2)가 턴온되어 신호(RO_tb)와 연결된다. 즉, 두번째 리드 명령부터는 신호(RO_bb)가 신호(RO_bb1)에 그대로 전달된다. 이때, 하부 뱅크가 선택되지 않을 때에는 하부 리드인에이블신호(tclk_en_bot)를 그대로 디스에이블시켜 파워 소모를 줄인다.
이상에서 설명한 바와 같이, 본 발명에 의한 램버스 디램에 의하면, 디바이스 초기화(리세트)후 커맨드 처리 및 중단 시점을 선택적으로 프로그래밍 할 수 있게하여 파워 소모를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 상/하부 메모리 뱅크부를 구비한 램버스 디램에 있어서,
    상기 램버스 디램의 초기화 순서 및 상기 상/하부 메모리 뱅크부의 선택에 상관없이 첫번째 리드 명령 또는 커런트 컨트롤 명령시에만 리드 클럭(tclk)을 일정 사이클 이상 동작하게 하고, 그 다음의 리드 명령이나 커런트 컨트롤 명령시에는 해당 뱅크의 리드 클럭(tclk)만 동작되도록 제어하는 것을 특징으로 하는 램버스 디램.
  2. 상/하부 메모리 뱅크부를 구비한 램버스 디램에 있어서,
    상기 램버스 디램을 초기화 한 다음, 상기 상/하부 메모리 뱅크부를 리드하거나 커런트 컨트롤하기 위해 수신된 커맨드 신호를 선택적으로 프로그래밍된 커맨드의 처리 및 중단 시점에 의해 상기 상/하부 메모리 뱅크를 독립적으로 제어하는 커맨드 처리 및 중단 제어부를 구비한 것을 특징으로 하는 램버스 디램.
  3. 제 2 항에 있어서, 상기 커맨드 처리 및 중단 제어부는,
    리세트 바신호에 의해 전원 전압을 제 1 노드로 공급하는 제 1 스위치부와,
    상기 제 1 노드와 제 2 노드 사이에 접속되며 상기 제 1 노드와 상기 제 2 노드의 정보를 저장하는 래치부와,
    상기 제 1 노드와 상기 제 2 노드의 신호에 의해 상기 제 1 노드의 신호를 출력 단자로 전송하는 제 1 전달 게이트부와,
    상기 커맨드 신호를 수신하는 입력 단자와,
    상기 입력 단자로 수신된 상기 커맨드 신호를 프로그래밍된 정보에 의해 일정시간 지연후 출력하는 딜레이부와,
    상기 딜레이부의 출력 신호에 의해 상기 제 2 노드로 전원 전압을 공급하는 제 2 스위치부와,
    상기 제 2 노드의 신호에 의해 상기 입력 단자로 수신된 커맨드 신호를 상기 출력 단자로 전송하는 제 2 전달 게이트부를 구비한 것을 특징으로 하는 램버스 디램.
  4. 제 3 항에 있어서,
    상기 딜레이부는 플립플롭으로 구성된 것을 특징으로 하는 램버스 디램.
  5. 제 3 항에 있어서,
    상기 딜레이부는 인버터로 구성된 것을 특징으로 하는 램버스 디램.
  6. 제 3 항에 있어서,
    상기 래치부는 인버터로 구성된 것을 특징으로 하는 램버스 디램.
  7. 제 3 항에 있어서, 상기 커맨드 처리 제어부는,
    상기 입력 단자와 상기 출력 단자의 초기값이 '하이'일 경우,
    상기 제 1 및 제 2 스위치부는 각각 PMOS 트랜지스터이고,
    상기 제 1 및 제 2 전달게이트부는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램.
  8. 제 3 항에 있어서, 상기 커맨드 처리 제어부는,
    상기 입력 단자와 상기 출력 단자의 초기값이 '로우'일 경우,
    상기 제 1 및 제 2 스위치부는 각각 NMOS 트랜지스터이고,
    상기 제 1 및 제 2 전달게이트부는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램.
  9. 제 3 항에 있어서, 상기 커맨드 중단 제어부는,
    상기 입력 단자와 상기 출력 단자의 초기값이 '하이'일 경우,
    상기 제 1 및 제 2 스위치부는 각각 PMOS 트랜지스터이고,
    상기 제 1 및 제 2 전달게이트부는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램.
  10. 제 3 항에 있어서, 상기 커맨드 중단 제어부는,
    상기 입력 단자와 상기 출력 단자의 초기값이 '로우'일 경우,
    상기 제 1 및 제 2 스위치부는 각각 NMOS 트랜지스터이고,
    상기 제 1 및 제 2 전달게이트부는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램.
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