KR20040041541A - 다비트 프리페치 출력 데이터 경로 - Google Patents

다비트 프리페치 출력 데이터 경로 Download PDF

Info

Publication number
KR20040041541A
KR20040041541A KR10-2003-7012038A KR20037012038A KR20040041541A KR 20040041541 A KR20040041541 A KR 20040041541A KR 20037012038 A KR20037012038 A KR 20037012038A KR 20040041541 A KR20040041541 A KR 20040041541A
Authority
KR
South Korea
Prior art keywords
data
output
bits
signal
bit
Prior art date
Application number
KR10-2003-7012038A
Other languages
English (en)
Other versions
KR100568646B1 (ko
Inventor
크리스토퍼 케이. 모르자노
웬 리
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20040041541A publication Critical patent/KR20040041541A/ko
Application granted granted Critical
Publication of KR100568646B1 publication Critical patent/KR100568646B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • Prostheses (AREA)

Abstract

메모리 셀로부터 데이터 패드에 복수의 출력 경로를 통해 복수의 데이터 비트를 전송하는 방법이 개시된다. 각각의 출력 경로는 데이터 비트를 병렬로 수신하여 그 데이터 비트 중 하나의 비트를 선택한다. 각각의 출력 경로에서의 선택된 비트들은 선택된 출력으로 전송된다. 2개의 인에이블 신호의 교대 위상에 기초하여 복수의 타이밍 신호가 순서대로 활성화되며 선택된 출력으로부터 데이터 패드에 데이터 비트들을 직렬로 전송한다.

Description

다비트 프리페치 출력 데이터 경로{MULTIPLE BIT PREFETCH OUTPUT DATA PATH}
SDRAM(synchronous dynamic random access memory) 소자와 같은 반도체 메모리 장치들은 컴퓨터와 전자 제품에 널리 이용되고 있다. SDRAM 소자는 통상 데이터의 저장을 위한 많은 수의 메모리 셀을 구비하고 있다. 데이터의 판독을 위해, 메모리 판독 동작이 수행된다. 판독 동작이 수행되는 동안, 메모리 셀로부터 데이터가 액세스된 후 데이터 패드에 출력되어 처리된다. SDRAM 소자의 동작은 공통 클럭 신호에 기초하고 있다.
SDRAM 소자에는 몇 가지 변형이 존재하고 있다. 한가지 변형으로는, 메모리 셀로부터 데이터가 액세스되고, 클럭 싸이클마다 데이터 패드에 1비트의 데이터가 출력되는 것이다. SDRAM 소자의 또 다른 변형으로는, 2비트의 데이터가 액세스되어 클럭 사이틀 마다 데이터 패드에 출력되는 것이 있으며, 이러한 변형 SDRAM 소자는 통상 DDR(double data rate) SDRAM 소자라고 한다.
현재, 메모리 장치를 포함한 집적 회로 소자들의 표준을 정하는 국제적 조직인 JEDEC(Joint Electronics Device Engineering Council)에 의해 SDRAM 소자의 새로운 변형이 제안되었다. JEDEC에 의해 제안된 SDRAM 소자의 사양에 대한 초안이 본 명세서에 참조로 수록되고 있다. 제안된 SDRAM 소자 또는 DDR II SDRAM 소자의 경우, 판독 싸이클 동안 메모리 장치 내부에서 4비트의 데이터가 액세스되어 데이터 패드에 출력된다. 따라서, DDR II SDRAM 소자는 전통적인 DDR SDRAM 소자에 비해 고속으로 데이터를 출력한다.
DDR II SDRAM 소자의 동작에 대한 난제 중 하나는 메모리 셀로부터 4비트의 데이터가 데이터 패드에 적절히 출력되도록 소자를 구현하는 일이다. DDR SDRAM 소자의 경우, 한번에 2비트의 데이터 그룹이 액세스되고, 일 클럭 싸이클에 한 그룹에서 2비트가 데이터 패드에 출력될 수 있다. 다음 클럭 싸이클에서는, 다음 2비트 그룹이 이전의 그룹처럼 동일한 방식으로 데이터로 출력될 수도 있다. 따라서, 2클럭의 싸이클 마다, 데이터 패드에 4비트가 출력되며; 이들 4비트는 2개의 서로 상이한 그룹으로부터의 비트이다. DDR II SDRAM 소자의 경우, 2 클럭 싸이클에서 한번에 4비트의 그룹이 액세스되고, 2개의 클럭 싸이클 중 각각의 싸이클에서 2비트가 데이터 패드에 출력된다. 그러나, DDR SDRAM과 달리, 4개의 비트는 동일 그룹으로부터의 비트이기 때문에, DDR II SDRAM 소자는 4개의 비트 중 어느 2 비트가 2개의 클럭 싸이클 중 어느 싸이클에서 출력되는 것인지를 식별해야만 한다. 또한, 4개의 비트 각각이 정상적인 순서대로 데이터 패드에 출력되도록 적절한 비트 순서도 결정되어야 한다.
판독 동작 동안 메모리 셀로부터 데이터 패드에 데이터가 적절히 출력되는DDR II SDRAM 소자를 구현할 필요가 있다.
본 발명은 집적 회로에 관한 것으로, 특히, 메모리 장치의 데이터 경로에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블럭도이다.
도 2는 다양한 지연 설정에서 메모리 동작 동안 도 1의 타이밍도이다.
도 3은 도 1의 출력 회로의 블럭도이다.
도 4-7은 상이한 지연 설정에서 도 3의 출력 회로 동작의 타이밍도이다.
도 8A-D는 도 3의 입력 선택 회로의 개략도이다.
도 9는 도 3의 출력 회로의 래치의 개략도이다.
도 10은 도 3의 출력 단계의 개략도이다.
도 11은 도 1의 출력 제어기의 블럭도이다.
도 12는 도 11의 지연 입력 회로의 개략도이다.
도 13은 도 11의 출력 타이밍 인에이블 회로의 개략도이다.
도 14는 도 11의 출력 타이밍 발생기의 개략도이다.
도 15는 도 11의 전파 제어 신호 발생기의 개략도이다.
도 16은 도 12-13의 동작의 타이밍도이다.
도 17은 도 14-15의 동작의 타이밍도이다.
도 18은 본 발명의 일 실시예에 따른 시스템의 블럭도이다.
본 발명은 메모리 장치의 데이터 패드와 메모리 셀간의 데이터 전송을 구현하기 위한 출력 회로를 구비한 DDR II SDRAM 소자이다.
일 양상에 따르면, 메모리 장치는 메모리 셀로부터 병렬로 데이터의 M 비트의 그룹을 수신하기 위한 복수의 입력 노드를 포함하고 있다. 입력 노드와 데이터 패드간에는 N개의 출력 경로가 접속되고, 여기서 M과 N은 2보다 크다. 각각의 출력 경로는 M 비트의 데이터 그룹 중의 서로 다른 비트를 전송한다. 데이터의 M 비트는 복수의 타이밍 신호를 활성화함으로써 직렬로 데이터 패드에 전송된다. 타이밍 신호는 제1 및 제2 인에이블 신호에 의해 활성화된다. 인에이블 신호는 동기화되지 않는다.
또 다른 양상에서는, 데이터를 전송하는 방법이 제공된다. 이 방법은 복수의 출력 경로로의 데이터의 M비트를 병렬로 판독하는 단계를 포함하고 있으며, 여기서 M은 2보다 크다. 이 방법은 또한 출력 경로로부터 선택된 출력에 데이터의 M비트를 전송하는 단계를 포함하고 있다. 각각의 출력 경로는 서로 상이한 비트의 데이터를 전송한다. 이 방법은 또한 제1 및 제2 인에이블 신호 및 복수의 타이밍 신호를 활성화하는 단계도 포함하고 있다. 타이밍 신호는 인에이블 신호에 따라 직렬로 활성화된다. 이 방법은 또한 타이밍 신호의 전이에 따라 데이터의 M 비트를 직렬로 출력 스테이지에 전송하는 단계와, 클럭 신호의 2 싸이클 범위내에서 데이터 패드에 데이터의 M 비트를 출력하는 단계를 포함하고 있다.
이하의 설명은 첨부된 도면을 참조하고 본 발명을 실시하는 특정 실시예를 통하여 나타낸다. 이들 실시예는 본 기술 분야의 숙련된 자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명되고, 본 발명의 사상 및 범위를 벗어나지 않고 다른 실시예가 활용될 수 있으며 논리적, 기계적 및 전기적 변경이 가능함을 이해할 수 있을 것이다. 그러므로, 이하의 설명은 제한적인 것이 아니며, 본 발명의 범위는 첨부된 청구항에 의해서만 정의된다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)의 블럭도이다. 일 실시예에서, 메모리 장치(100)는 주 메모리(102)를 포함한다. 주 메모리(102)는 일반적으로, BANK 1-N으로 표시되는 하나 이상의 메모리 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리(DRAM)를 포함한다. 메모리 뱅크 BANK 1-N 각각은 행 및 열로 배열된 복수의 메모리 셀을 포함한다. 행 디코드(104) 및 열 디코드(106)는 어드레스 버스 또는 어드레스 라인(110 0-X) 상에 제공되는 어드레스에 응답하여 행 및 열에서 개별적으로 메모리 셀에 액세스한다. 어드레스 라인(110 1-X)은 복수의 어드레스 신호 A0-AX를 수신한다. 복수의 입력 회로(111 0-N) 및 복수의 출력 회로(112 0-N)은 주 메모리(102)와 양방향 데이터 통신을 위하여 데이터 버스 또는 데이터 라인(114 0-N)에 접속한다. 각각의 데이터 라인(114 0-N)은 복수의 데이터 신호 또는 복수 비트의 데이터 D0-DN을 제공한다. 출력 제어기(117)는 데이터 출력 타이밍을 주 메모리(102)로부터 데이터 패드(114 0-N)로 제어한다. 메모리 제어기(116)는 제어 라인(118) 상에 제공되는 제어 신호에 응답하여 메모리(100)를 제어한다. 제어 신호는 외부 클럭 신호(CLK), Chip Select(CS*), Row Access Strobe(RAS*), Column Access Strobe(CAS*), 및 Write Elable(WE*)을 포함하지만, 이에 한정되지는 않는다. 또한, 메모리 장치(100)는 모드 레지스터(119)를 포함하고, 메모리 장치(100)의 동작을 위한 다양한 설정을 저장하기 위하여 프로그램될 수 있다.
도 1의 메모리 장치(100)가 부가적인 회로 및 제어 신호를 포함할 수 있고 도 1의 메모리 장치는 본 발명에 촛점을 맞추기 위하여 간략화되었다는 것은 본 기술 분야의 숙련된 자라면 이해할 것이다. 전술된 DRAM은 메모리의 일반적인 이해를 제공하기 위한 것이지 DRAM 장치의 모드 구성요소 및 특징을 완전히 설명하는 아니라는 것을 이해할 것이다.
본 발명의 설명을 통해 데이터, 비트, 데이터 비트 또는 비트의 데이터와 같은 용어는 동일한 주제를 설명하기 위하여 바꾸어 사용되고, 이는 주 메모리(102)로부터 판독하거나 주 메모리(102)에 기록하는 정보 또는 신호이다. 또한, 라인 및 노드 등의 용어는 상호 교환이 가능하며, 이들은 동일 소자로 지칭된다.
도 2는 각종 지연 설정(latency setting)에서 메모리 동작 동안의 도 1의 타이밍도이다. 도 2에서, CLK는 도 1의 제어 라인(118) 중 하나를 통하여 메모리 장치(100)에 인가되는 외부 클럭 신호를 나타낸다. 일 실시예에서, 메모리 장치(100)는 66 메가 헤르츠(66MHZ) 내지 300 메가 헤르츠(300MHZ)의 주파수 범위를 갖는 CLK 신호로 동작할 수 있다. COMMAND는 판독 동작 등의 임의의 메모리 동작을 수행하기 위해 메모리 장치(100)에 인가되는 명령을 나타낸다. OUTPUT DATA(210 0-3)는 도 1의 라인(114 0-N) 중 하나에 제공되는 출력 데이터를 나타낸다. OUTPUT DATA(210 0-3) 각각은 상이한 지연 설정에서의 출력 데이터를 나타낸다. 지연 설정은 도 1의 프로그래밍 모드 레지스터(119)에 의해 설정된다. 상이한 지연 설정은 판독 명령이 발행된 후에 데이터의 제1 비트가 데이터 라인(114 0-N) 중 하나에서 사용가능할 때를 위하여 상이한 타이밍을 제공한다. 예를 들어, 지연이 2로 설정된 경우에, 데이터의 제1 비트(D1)는 READ 명령 후에 2 클럭 싸이클을 사용할 수 있다. 도 2에서, READ 명령은 시간 T0에서 발생하고, OUTPUT DATA(210 0)의 데이터의 제1 비트(D1)는 READ 명령 후의 2 클럭 싸이클인 시간 T2에서 사용가능하다. 유사하게, OUTPUT DATA(210 1-3)는, 지연 설정이 3, 4 또는 5인 경우에 READ 명령 후의 3, 4 또는 5 클럭 싸이클인 T3, T4 또는 T5에서 데이터의 제1 비트가 사용가능하다는 것을 나타낸다. 지연 설정은 메모리 장치(100)와는 무관한 변수들에 의존하여 선택된다.
도 1의 메모리 장치(100)는 판독 동작의 각 판독 버스트에서 일련의 4 비트 데이터를 출력할 수 있다. 판독 동작에서, 메모리 제어기(116)는 신호 RAS*, CAS*및 WE*등의 명령 신호의 임의의 조합에 대하여 조사한다. 이 조합이 판독 동작 동안 유효(valid)한 경우에는, 판독 명령이 발행된다. 예를 들어, 도 2에 있어서, 시간 T0에서, 판독 동작의 조합이 유효한 이후에, READ 명령이 발행된다. 주 메모리(102)(도 1)에서의 4 비트 데이터가 판독되어 출력 회로(112 0-N) 중 하나에 출력된다. 주 메모리(102)의 4 비트 데이터를 판독하는 것은 임의의 종래 판독 방법으로 수행될 수 있다. 4 비트 데이터가 출력 회로(112 0-N) 중 하나로 판독된 후에, 이 비트들은 데이터 라인(114 0-N) 중 하나에 직렬 출력된다. 라인(114 0-N)으로 출력되는 4 비트 데이터의 타이밍은 지연 설정에 기초하여 출력 제어기에 의해 제어된다. 도 2에 도시된 바와 같이, OUTPUT DATA(210 0-3) 각각의 4 비트 데이터(D0-D3)는 상이한 지연 설정에 기초하여 READ 명령 후에 상이한 클럭 싸이클에서 출력된다. 출력 회로(112 0-N)와 출력 제어기(117) 및 그들의 동작이 후속하는 도면과 더불어 보다 상세히 기술된다.
도 3은 도 1의 출력 회로(112 0-N) 중 하나의 블럭도이다. 도 3에서, 출력 회로(112-0)가 도시된다. 기타 출력 회로들의 구조는 도 3에 도시된 출력 회로 (112-0)의 구조와 동일하다. 출력 회로(112-0)는 복수의 출력 경로(310 0-3)를 갖는다. 출력 선택부(350)은 라인 또는 노드(342 0-3)를 통하여 출력 경로(310 0-3)에 접속된다. 출력 스테이지는 라인(356)을 통하여 출력 선택부(350)에 접속된다. 출력 스테이지(360)는 라인(114-0)에 접속되어 복수 비트의 데이터(D0-DN)를 제공한다.
출력 경로(310 0-3)는 복수의 출력 선택부(320 0-3)을 포함한다. 복수의 제1 래치(330 0-3)는 라인(322 0-3)을 통하여 입력 선택부(320 0-3)에 접속된다. 복수의 제2 래치(340 0-3)는 라인(332 0-3)을 통하여 제1 래치(330 0-3)에 접속되고, 라인(342 0-3)을 통하여 출력 선택부(350)에 접속된다. 출력 경로(310 0-3)의 구조가 동일하므로, 각 출력 경로(310 0-3)는 동일 엘리먼트를 갖는다. 예를 들어, 출력 경로(310-0)는 라인(322-0)을 통하여 제1 래치(330-0)에 접속되는 입력 선택부(320-0)을 갖는다. 제2 래치(340-0)는 라인(332-0)을 통하여 제1 래치(330-0)에 접속되고, 라인(342-0)을 통하여 출력 선택부(350)에 접속된다. 기타 출력 경로(310 1-3)는 출력 경로(310-0)와 같이 동일 배열을 갖는다.
입력 선택부(320 0-3) 각각은 복수의 입력 노드(326)에 접속되어, 복수의 데이터 신호 또는 데이터 비트(D0-D3)를 수신한다. 이러한 데이터 비트들은 보수 데이터(complement data)이다. 즉, 이들 데이터 비트들 각각은 주 메모리(102)로부터의 트루 데이터 비트의 역(inverse)이다. 데이터 비트(D0-D3)는 노드(326)에서 병렬로 수신된다. 즉, 비트(D0-D3)는 동시에 주 메모리(102)로부터 노드(326)에 도착한다. 또한, 입력 선택부(320 0-3) 각각은 복수의 선택 라인(328)에 접속되어 복수의 선택 신호(CA0-CA3)를 수신하다. 제1 래치(330 0-3) 각각은 제어 라인(334)에 접속된다. 제2 래치(340 0-3) 각각은 제어 라인(344)에 접속된다. 제어 라인(334 및 344)은 복수의 전파 제어 신호(Q0-Q2)를 수신한다. 여기서, 모든 제어 라인(334)은 신호 Q2를 수신한다. 제2 래치(340 0-1)의 제어 라인(344)은 신호 Q0을 수신한다. 제2 래치(340 2-3)의 제어 라인(344)은 신호 Q1을 수신한다.
출력 선택부(350)는 복수의 멀티플렉서(352 0-3)를 포함한다. 각각의 멀티플렉서(352 0-3)는 노드(342 0-3) 중의 하나에 입력이 접속되며, 라인(356)을 통하여 출력 스테이지(360)에 출력이 접속되어 있다. 또한, 멀티플렉서(352 0-3)는 복수의 제어 라인(354)에 접속되어 복수의 타이밍 신호(DLL 0-3)를 수신한다.
도 3에서, 각각의 입력 선택부(320 0-3)는 라인(326)에서 4비트의 데이터(D0-D3) 중의 하나를 선택하여, 그 선택된 비트를 대응하는 라인(322 0-3) 중의 하나에 전달한다. 비트(D0-D3) 중에서 하나의 데이터 비트를 선택하는 것은, 라인(110 0-X)(도 1 참조)에 수신된 2개의 어드레스 신호 또는 어드레스 비트에 기초하여 수행된다. 라인(110-X)에 수신된 어드레스 비트는 A0, A1, A3, …, AX이다. 비트 A1 또는 A0의 논리값(논리 1 또는 논리 0)이 입력 선택부(320 0-3)에 의한 데이터 비트의 선택을 결정한다. 만약, A1 및 A0의 논리값이 0 및 0(이진수 00)이면, 입력 선택부(320 0-3)에 의한 데이터 비트의 선택은 각각 D0, D1, D2 및 D3이 된다. 즉, 만약 A1A0의 조합이 00이면, 입력 선택부(320-0)는 비트 D0; 입력 선택부(320-1)는 비트 D1; 입력 선택부(320-2)는 비트 D2; 입력 선택부(320-3)는 비트 D3을 선택한다. 만약, A1A0의 조합이 01이면, 입력 선택부(320 0-3)에 의해 선택된 데이터의 순서는 각각 D1, D2, D3 및 D0이 된다. 만약, A1A0의 조합이 10이면, 입력 선택부(320 0-3)에 의해 선택된 데이터의 순서는 각각 D2, D3, D0 및 D1이 된다. 만약, A1A0의 조합이 11이면, 입력 선택부(320 0-3)에 의해 선택된 데이터의 순서는 각각 D3, D0, D1 및 D2가 된다. 예컨대, 만약 A1A0의 조합이 00이면, 도 3에서, 입력 선택부(320 0-3)에 의해 라인(322 0-3)에 선택된 4개의 상이한 비트의 데이터는 각각 D0, D1, D2 및 D3이 된다.
래치(330 0-3 및 340 0-3)는 신호(QL0-QL2)에 의해 제어된다. 래치(330 0-3 또는 340 0-3)는, 신호(QL0-QL2)가 활성화되어 있을 때, 데이터 신호 또는 데이터 비트를 한 노드로부터 다른 노드에 전달한다. QL2가 활성화되어 있거나 또는 로우 신호 레벨(LOW)로부터 하이 신호 레벨(HIGH)로 전이하는 경우, 제1 래치(330 0-3)는 노드(322 0-3)로부터 노드(332 0-3)로 데이터를 전달한다. QL0이 활성화되어 있는 경우, 제2 래치(340 0-1)는 노드(332 0-1)로부터 노드(342 0-1)로 데이터를 전달한다. QL1이 활성화되어 있는 경우, 제2 래치(340 2-3)는 노드(332 2-3)로부터 노드(342 2-3)로 데이터를 전달한다. 상기한 예에서, QL0-QL3이 활성화된 후,비트 D0-D3이 라인(322 0-3)으로부터 노드(332 0-3)에 전달되고, 최종적으로 노드(342 0-3)에 전달된다.
출력 선택부(350)는 노드(342 0-3)의 데이터 비트를 선택하여, 이들을 순차적으로 출력 스테이지(360)에 전달한다. 타이밍 신호(DLL0-DLL3)는 순차적으로 활성화되어 노드(342 0-3)의 데이터 비트를 라인(356)을 통하여 출력 스테이지(360)에 전달한다. 출력 스테이지(360)에 순차적으로 전달된 데이터의 제1 비트는 출력 경로(310-0)의 데이터 라인(342-0)의 비트이다. 출력 스테이지(360)에 전달된 제2 비트는 출력 경로(310-2)의 데이터 라인(342-1)의 비트이다. 이와 같은 방식으로, 출력 스테이지(360)에 전달된 제3 및 제4 비트는 라인(342-2) 및 라인(342-3)으로부터 제공된다. 상기한 예에서, 출력 스테이지(360)에 전달된 데이터의 제1 비트는 D0이다. 또한, 출력 스테이지(360)에 전달된 제2, 제3 및 제4 비트는 D1, D2 및 D3이다.
출력 스테이지(360)는 라인(356)의 데이터 비트를 수신하여 이들을 순차적으로 라인(114-0)에 출력한다. 상기한 예와 마찬가지로, 라인(114-0)의 데이터 출력 비트는 D0, D1, D2 및 D3이다. 출력 스테이지(360)는 데이터 비트(D0-D3)를 트루폼(true form)으로서 출력 라인(114-0)에 출력한다. 즉, 라인(114-0)의 데이터 출력은 라인(326)의 데이터와 반대 전위를 갖는다. 상기한 예에서, 데이터 비트의 순서를 D0, D1, D2 및 D3으로 하여 설명하였다. 그러나, 데이터 비트의 순서는 전술한 바와 같이 어드레스 비트 A1 및 A0의 논리값에 따라서 임의의 순서로 될 수 있다. 예컨대, 만약 라인(342 0-3)의 데이터가 각각 D1, D2, D3 및 D0이라면, 데이터 비트는 이와 동일한 순서로 출력 스테이지(360)에 전달된다. 이 경우, 출력 스테이지(360)도 데이터 출력 비트를 라인(114-0)에 동일한 순서, 즉 D1, D2, D3 및 D0과 같이 전달한다. 요약하면, 만약 어드레스 비트 A1A0의 조합이 00이면, 라인(114-0)에서의 데이터의 출력 순서는 D0, D1, D2 및 D3이 된다. 만약 A1A0이 01이면, 출력 데이터는 D1, D2, D3 및 D0이 된다. 만약 A1A0이 10이면, 출력 데이터는 D2, D3, D0 및 D1이 된다. 만약 A1A0이 11이면, 출력 데이터는 D3, D0, D1 및 D2가 된다.
도 4는 도 3의 출력 회로에서 지연를 2로 설정한 경우의 동작 타이밍도이다. 도 4에서, CA 신호는 라인(328)에 수신된 CA0-CA3 중의 하나를 나타낸다. QL0, QL1 및 QL2 신호들은 도 3의 제1 및 제2 래치(330, 340)에서 수신된 동일한 신호들을 나타낸다. DLL0, DLL1, DLL2 및 DLL3은 출력 선택부(350)의 라인들(354) 상에서 수신된 동일한 신호들을 나타낸다. 출력 데이터 D0, D1, D2 및 D3은 라인(114-0) 상의 출력 데이터 D0-D3을 나타낸다.
도 3의 동작에 대하여 도 4와 관련하여 설명한다. 도 4를 참조하면, 시각 T0에서, READ 명령이 발행된다. 메모리 셀들(102)(도 1)로부터의 4비트의 데이터가 액세스된다. 그 후 이 4비트의 데이터는 도 3의 출력 회로(112-0)의 데이터 경로(310 0-3)로 전송된다. 데이터 경로(310 0-3)의 입력 선택들(320 0-3)은 라인들(326) 상의 4비트의 데이터 D0-D3을 수신한다. 라인들(326)에서, 4비트의 데이터는 그들의 보수 형태로 표현된다. 도 4의 시각 TA에서, 신호 CA가 HIGH로 전환하고, 이로 인해 각각의 입력 선택부(320 0-3)이 라인들(326) 상의 4비트 D0-D3 중 1비트의 데이터를 선택하게 된다. 선택된 데이터 비트들은 라인들(322 0-3)로 전달된다. 발명을 설명하기 위하여, A1A0은 00이라고 가정한다. 따라서, 라인들(322 0-3)에 전달된 4비트의 데이터는 각각 D0, D1, D2 및 D3이다. 환언하면, 라인(322-0)은 비트 D0을 반송하고, 라인(322-1)은 비트 D1을 반송하고, 라인(322-2)은 비트 D2를 반송하고, 라인(322-3)은 비트 D3을 반송한다.
지연 2에서, 신호 QL2는 항상 HIGH이다. 도 4에 도시된 바와 같이, QL2 신호는 READ 명령의 시작으로부터 모든 클럭 싸이클까지 HIGH이다. QL2가 HIGH이기 때문에, 라인들(322 0-3) 상의 D0-D3은 래치들(330 0-3)을 통하여 노드들(332 0-3)로 전달된다. 시각 TA에서, QL0 신호가 HIGH로 전환한다. 이로 인해 비트 D0 및 D1이 노드들(332 0-1)로부터 제2 래치들(340 0-1)을 통하여 노드들(342 0-1)로 전달된다. 시각 TB에서, QL1 신호가 HIGH로 전환한다. 이로 인해 비트 D2 및 D3이 노드들(332 2-3)로부터 제2 래치들(340 2-3)을 통하여 노드들(342 2-3)로 전달된다.
출력 선택부(350)에서, 멀티플렉서들(352 0-3)은 타이밍 신호들 DLL0-DLL3에 의해 제어된다. DLL0-DLL3 신호들은, 노드들(342 0-3) 상의 비트들 D0-D3이 지연 설정에 기초하여 라인(114-0)에 적절히 출력될 수 있도록, 연속하여 활성화된다. 지연 설정이 2이므로, 라인(114-0) 상의 제1 비트의 데이터는 READ 명령로부터 2 클럭 싸이클 후에 나타난다. 이 경우, 제1 비트의 데이터는 시각 T2에서 나타난다. 노드(342-0) 상의 제1 비트를 전달하기 위하여, DLL0 신호가 활성화된다. 이로 인해 비트 D0이 노드(342-0)로부터 노드(356)로 전달되고 그 후 라인(114-0)으로 전달된다. 노드(342-0)로부터 노드(114-0)까지 전파 지연이 있기 때문에, 신호 DLL0은 시각 T2 직전에 활성화되고, 따라서 비트 D0이 라인(114-0)에서 나타날 때 그것은 시각 T2에서 클럭 신호 CLK의 상승 에지와 정렬하게 된다. 도 4에서, DLL0은 시각 T2 전에 활성화되거나 또는 HIGH로 전환한다. 이로 인해 비트 D0(참 형태)이 시각 T2에서 클럭 신호 CLK의 상승 에지와 정렬할 수 있게 된다. 마찬가지로, DLL2는 시각 T3 전에 HIGH로 활성화되어 비트 D2가 시각 T2에서 CLK 신호의 상승 에지와 정렬할 수 있게 한다. 마찬가지로, 신호 DLL1 및 DLL3은 각각 시각 T2.5 및 T3.5 전에 HIGH로 활성화되어 비트 D1 및 D3이 시각 T2.5 및 T3.5에서 CLK 신호의 하강 에지와 정렬할 수 있게 한다.
도 5는 지연 3 설정을 갖는 도 3의 출력 회로(112-0)의 동작에 대한 타이밍도이다. 지연 3에서, 4비트의 출력 데이터는 READ 명령이 발행된 때로부터 3 클럭 싸이클 후에 라인(114-0) 상에 나타난다. 도 5에서, D0은 시각 T3에서 나타나고, 이 시각은 시각 T0의 READ 명령로부터 3 클럭 싸이클이 된다. 지연 3에서, 라인들(326) 상에 수신된 데이터 비트들 D0-D3은 지연 2에서와 마찬가지로 라인(114-0)에 출력된다. 지연 2와 지연 3과의 차이는 신호 CA, QL0, QL1, 및 DLL0-DLL3의 타이밍이다. 지연 3의 출력 데이터는 지연 2의 출력 데이터보다 1 클럭 싸이클 후에 라인(114-0)에서 나타나므로, 신호 CA는 거의 1 클럭 싸이클 후에 활성화된다. 도 5에서, CA 신호는 시각 TA에서 HIGH로 활성화되는데, 이 시각은 도 4의 시각 TA보다 거의 1 클럭 싸이클 후가 된다. QL2는 지연 2의 경우와 마찬가지로 판독 싸이클 동안 내내 HIGH에 머문다. 그러나, 다른 신호들은 도 5에 도시된 바와 같이 거의 1 클럭 싸이클 후에 활성화된다.
도 6은 지연 4 설정을 갖는 도 3의 출력 회로(112-0)의 동작에 대한 타이밍도이다. 지연 4에서, 4비트의 출력 데이터는 READ 명령이 발행된 때로부터 4 클럭 싸이클 후에 라인(114-0) 상에 나타난다. 도 6에서, D0은 시각 T4에서 나타나고, 이 시각은 시각 T0의 READ 명령로부터 4 클럭 싸이클이 된다. 지연 4에서, 라인들(326) 상에 수신된 데이터 비트들 D0-D3은 지연 2에서와 마찬가지로 라인(114-0)에 출력된다. 그러나, 한 그룹의 4비트 중 최종 비트와 다음 그룹의 4비트 중 제1 비트가 또한 적절히 출력될 수 있도록 확실히 하기 위하여 다른 타이밍 방식이 제공된다. 따라서, QL2 신호는 지연 2 및 3의 경우와 마찬가지로 항상 HIGH는 아니다.
도 6에서, QL0 및 QL1의 대시된 부분은 이전 판독 싸이클로부터의 신호를 나타낸다. 600 및 601에서 대시된 신호는 QL0 및 QL1 신호의 이전 전이(previous transitions)를 나타낸다. 604 및 605에서의 신호는 현재 판독 싸이클에서 QL0 및 QL1의 현재 전이(current transitions)이다. 602에서 신호는 QL2 신호의 현재 전이이다. 도 3에서, 현재 판독 싸이클의 현재 비트 D0-D3가 이전 판독 싸이클의 이전 비트 D0-D3과 확실히 섞이지 않도록 하기 위해, 노드(332 0-3) 상의 이전 비트 D0-D3는 현재 비트 D0-D3가 노드(332 0-3)에 도달하기 전에 노드(342 0-3)에 전달되어야 한다. 따라서, QL2는 QL0 신호의 전이와 QL1 신호의 전이 사이에서 활성화되어야 한다. 다시 말해, QL2는 이전 판독 싸이클의 QL0의 전이 이후 및 현재 판독 싸이클의 QL0의 전이 이전에 활성화되어야 한다.
도 6에 도시된 바와 같이, QL2는 602에서 전이가 이루어지고, 이는 600에서 QL0의 전이 이후 및 604에서 QL0의 전이 이전이다. 유사하게, 602에서 QL2 역시 601에서 QL1의 전이 이후 및 605에서 QL1의 전이 이전이다. 따라서, QL2가 602에서 전이가 이루어질 때, 라인(332 0-3) 상의 현재 비트 D0-D3은 노드(332 0-3)를 통과한다. 이때(602에서), 이전 비트 D0-D3는 600 및 601에서 QL0 및 QL1의 전이에 의해 노드(342 0-3)에 이미 전달되었다. 따라서, 지연 4에서 신호 QL0-QL3을 적절히 활성화함으로써, 출력 회로(112-0)는 전체 판독 싸이클에서 비트 D0-D3를 적절하게 처리한다.
도 7은 지연 5 설정을 갖는 도 3의 출력 회로(112-0)의 동작의 타이밍도이다. 지연 5인 경우, 출력 데이터의 제1 비트는 READ 명령이 발행되고부터 5 클럭 싸이클 후에 라인(114-0) 상에 나타난다. 도 7에서, D0는 시각 T5에서 나타나고, 이는 시각 T0에서 READ 명령로부터의 5 클럭 싸이클이다. 지연 5에서, 라인(326) 상에 수신된 데이터 비트 D0-D3는 지연 2와 동일한 방식으로 라인(114-0)에 출력된다. 지연 5에서 출력 경로(112-0)의 동작 타이밍은 지연 4와 유사하다. 도 6과 유사하게, 도 7에서 대시된 신호는 이전 판독 싸이클로부터의 신호를 나타낸다. 도 7에서, 신호 QL2는 702에서 활성화되거나 HIGH로 전이가 이루어진다. 이러한 전이는 704 및 705에서 QL0 및 QL1의 전이 이전 및 700 및 701에서 QL0 및 QL1의 전이 이후이다. 이때(702에서), 이전 비트 D0-D3는 700 및 701에서 QL0 및 QL1의 전이에 의해 노드(342 0-3)로 이미 전달되었다. 따라서, 지연 5에서 신호 QL0-QL3를 적절히 활성화함으로써, 출력 회로(112-0)는 전체 판독 싸이클에서 비트 D0-D3를 적절하게 처리한다.
도 8A-D는 도 3의 입력 선택부(320 0-3)의 개략도이다. 도 8A-D의 입력 선택부(320 0-3) 각각은 복수의 멀티플렉서(810 0-3)를 갖는다. 단순화를 위해, 서로 다른 입력 선택부(320 0-3) 사이의 멀티플렉서들의 참조 번호는 동일하게 하였다. 도 8A에서, 멀티플렉서(810 0-3) 각각은 대응 입력 라인(326) 중 하나에 접속된 입력을 갖고, 이는 데이터 D0-D3의 비트들 중 하나를 수신한다. 멀티플렉서(810 0-3) 역시 노드(812)에 접속된 복수의 출력을 갖는다. 기억 소자(814)는 노드(812)에서 멀티플렉서(810 0-3)의 출력에 접속된 제1 기억 노드와 노드(322 0-3) 중 하나에 접속된 제2 기억 노드를 갖는다. 멀티플렉서(810 0-3) 각각은 라인(328)에 수신된 신호 CA0-CA3 중 하나에 의해 제어된다.
도 8B-D에서, 입력 선택부(310 1-3)은 도 8A의 입력 선택부(310-0)과 동일한 배치를 갖는다. 그러나, 입력 선택부(310 1-3)의 입력들(326)은 서로 다른 순서로 데이터 D0-D3의 비트를 수신한다. 도 8A에서, 입력(326-0, 326-1, 326-2 및 326-3)은 각각 D0, D1, D2, D3를 이러한 순서로 수신한다. 도 8B에서, 입력(326-0, 326-1, 326-2, 326-3)에 의해 수신된 D0-D3 순서는 각각 D1, D2, D3, D0이다. 도 8C에서, 입력(326-0, 326-1, 326-2, 326-3)에 의해 수신된 신호 D0-D3의 순서는 각각 D2, D3, D1, D0이다. 도 8D에서, 입력(326-0, 326-1, 326-2, 326-3)에 의해 수신된 신호 D0-D3의 순서는 각각 D3, D0, D1, D2이다.
도 8A-D의 입력 선택부(320 0-3)의 동작은 동일하다. CA 0-3 중 하나가 활성화될 때, 활성화된 CA 신호에 의해 제어된 대응 멀티플렉서들은 노드들(326) 중하나로부터 노드(812)로 및 노드(322 0-3) 중 하나로 비트 D0-D3 중 하나를 전달한다. 예를 들어, 도 8A에서, CA0이 활성화되거나 전이 HIGH이면, 멀티플렉서(810-0)는 노드(326)에서 노드(812)로 및 노드(322-0)로 비트 D0를 전달한다. CA1이 활성화되면, 비트 D1은 노드(322-0)에 전달된다. 유사하게, CA2 또는 CA3가 활성화되면, 비트 D2 또는 D3가 노드(322-0)에 전달된다.
신호 CA 0-3 중 하나만 임의의 시간에 활성화된다. 신호 CA 0-3의 활성화 순서는 어드레스 비트 A1 및 A0의 논리값에 기초한다. A1A0가 00이면, 그 때 CA0는 활성화되고; A1A0가 01이면, 그 때 CA1이 활성화되고; A1A0가 10이면, 그 때 CA2가 활성화되고; A1A0가 11이면, 그 때 CA3는 활성화된다. 이러한 순서는 도 3의 데이터 비트 D0-D3의 선택 순서와 일관된다. 예를 들어, A1A0이 10이면, 그 때 CA2는 활성화된다. 도 8A에서 신호 CA2에 의해 제어된 멀티플렉서(810-2)는 D2를 노드(322-0)로 전달한다. 비트 D2는 순서에 있어 제1 비트이다. 도 8B에서, 신호 CA2에 의해 제어된 멀티플렉서(810-2)는 D3를 노드(322-1)로 전달한다. 비트 D3은 순서에 있어 제2 비트이다. 유사하게, 도 8C 및 8D의 멀티플렉서(810-2)는 비트 D0 및 D1을 노드(322-2) 및 (322-3)로 각각 전달한다. 따라서, A1A0가 10일 때, 신호 CA2는 활성화되고, 이는 입력 선택부(320 0-3)이 비트 D2, D3, D1 및 D0를 선택하게 한다. 이는 도 3의 입력 선택부(320 0-3)의 선택과 매치한다.
도9는 도3의 출력 경로(310-0)의 제1 래치(330-0)의 개략도이다. 래치(330-0)는 라인(916)을 경유해 기억소자(914)에 접속된 멀티플렉서(912)를 갖는다. 멀티플렉서(912)는 노드(322-0)에 접속된 입력 D와 노드(916)에 접속된 출력을 포함한다. 멀티플렉서(912)는 자신의 클럭 또는 CLK 단자에서 라인(334)에 접속되어 QL2 신호를 수신한다. 멀티플렉서(912)는 또한 라인(915)에 접속되고, 이는 인버터(917)의 출력에 접속한다. 인버터(917)는 또한 라인(334) 상의 QL2 신호를 수신하고 라인(915) 상에 보수 신호 QL2*를 생성한다. 기억 소자(914)는 노드(916)에 접속된 제1 기억 노드 Q 와 라인(332-0)에 접속된 제2 기억 노드 Q*를 갖는다. 도9는 출력 경로(310-0)의 제1 래치(330-0)만을 도시하고 있지만, 또다른 출력 경로(310 1-3)의 또다른 제1 래치(330 1-3)와 제2 래치(340 0-3)들도 도9의 래치(330-0)와 동일하다. 따라서, 도3의 또다른 제1 및 제2 래치의 동작은 도9의 래치(330-0)의 동작과 동일하다.
도9를 참조하면, 신호 QL2가 활성화되지 않았을 때, 멀티플렉서(912)는 닫히고, 라인(322)상의 데이터 또는 신호가 멀티플렉서(912)를 통과하는 것을 방지한다. 신호 QL2가 활성화되었을 때, 멀티플렉서(912)는 오픈되고, 라인(322-0)상의 데이터 또는 신호가 멀티플렉서(912)를 통해 라인(916) 및 (332-0)으로 전달되도록 한다. 신호는 하나의 신호 레벨에서 또다른 신호 레벨로 변화하였을 때 활성화된다. 이 경우에, 신호 QL2는 로우 신호 레벨(LOW)에서 하이 신호 레벨(HIGH)로 전이(또는 스위치)하였을 때 활성화된다. 따라서, 도9에서, QL2가 LOW에서 HIGH로 스위치하였을 때, 라인(322-0)상의 데이터는 라인(322-0)으로 전달된다. 유사하게, 도3에서, QL0 및 QL1이 활성화되었을 때, 라인 (332 0-3)상의 데이터는 래치(340 0-3)를 통해 라인(342 0-3)으로 전달된다.
도10은 도3의 출력 스테이지(360)의 개략도이다. 출력 스테이지(360)은 노드(356)에 접속되어 출력 선택부(350)으로부터 데이터 비트 D0-D3를 수신하는 기억소자(1002)를 포함한다. 기억 소자(1002)는 또한 노드(1008)에서 NOR 게이트(1004)의 제1 입력과 NAND 게이트(1006)의 제1 입력에 접속된다. NOR 게이트(1004)의 제2 입력은 노드(1010)에서 기억소자(1014)에 접속된다. NAND 게이트의 제2 입력은 노드(1012)에서 기억 소자(1014)에 접속한다. NOR 게이트(1004)의 출력은 인버터(1016)을 통해 p채널 트랜지스터(1020)의 게이트에 접속된다. NAND게이트(1006)의 출력은 인버터(1018)을 통해 n 채널 트랜지스터(1022)의 게이트에 접속된다. 트랜지스터(1020)는 또한 소스를 갖고, 전원과 드레인에 접속되고, 데이터 패드(114-0)에 접속된다. 트랜지스터(1022)는 또한 드레인을 갖고, 접지 및 소스에 접속하고, 데이터 패드(114-0)에 접속된다. 신호 DLL0는 노드(1026)에 접속되고, 멀티플렉서(1024)에 접속된다. 멀티플렉서(1024)는 노드(1028)에서 입력을 가져 신호 QED를 수신하고, 노드(1010)에 접속된 출력을 갖는다.
동작 중에, 기억소자(1002)는 직렬로 데이터 비트 D0-D3를 수신하고 이들을 노드(1008)로 전달하고, 이는 NOR 게이트(1004) 및 NAND 게이트(1006)의 제1 입력이 된다. 어느 시간에, 예를 들어, 도4에 도시된 시각 TB에 DLL0 는 HIGH 로 전이한다. 이는 멀티플렉서(1024)가 신호 QED를 노드 (1010 및 1012)로 전달하도록 한다. NOR 게이트(1004) 및 NAND 게이트(1006)은 트랜지스터(1020)을 턴온하거나 트랜지스터(1022)를 턴온하기 위해 노드(1010) 및 (1012)에서의 QED 신호와 노드(1008)에서의 신호의 조합을 결정한다. 만약 트랜지스터(1020)가 온이면, 노드(114-0)은 전원 전압(HIGH)으로 된다. 트랜지스터(1022)가 온이면, 노드(114-0)는 접지 전압(LOW)으로 된다. 노드(114-0)에서의 HIGH 또는 LOW 는 데이터 D0-D3중의 어느 하나를 나타내고, 이는 라인(326)로부터 수신된 상응하는 보수 데이터 비트 D0-D3 중의 하나의 역에 해당한다.
도11은 도1의 출력 제어기(117)의 블럭도이다. 출력 제어기(117)는 지연 입력 회로(1110)을 포함하는데, 이는 라인(1112-1115) 상의 다수의 지연 신호 LATE2-LATE5, 라인(1116) 상의 판독 신호 RDW, 및 라인(1118) 상의 지연 로크 루프(delay locked loop) 클럭 신호 CLKDQ 를 수신한다. 지연 입력 회로(1110)는 라인 (1120-1123)에서 다수의 출력을 가져서 다수의 신호 QED, QSP2, QSP3, 및 QSP1*을 제공한다. 출력 타이밍 인에이블 회로(1130)는 라인(1118) 및 (1123)을 통해 입력 지연(1110)에 접속되어 CLKDQ 및 QSP1*을 수신한다. 출력 타이밍 인에이블 회로(1130)은 라인 (1132) 상에 제1 인에이블 신호 CLKL을 발생시키고, 라인(1334)상에 제2 인에이블 신호 CLKH를 발생시킨다. 출력 타이밍 발생기(1150)는 라인(1132) 및 (1134)를 통해 출력 타이밍 인에이블 회로(1130)에 접속되어 신호 CLKL 및 CLKH를 수신한다. 신호 CLKL 및 CLKH는 출력 타이밍 발생기 (1150)가 라인 (1552-1155) 상에 타이밍 신호 DLL0-DLL3를 발생시키도록 한다. DLL0-DLL3는 도3에 도시된 대로 출력 선택부(350)을 제어하는 데에 사용된다. 전파 제어 신호 발생기(1170)는 라인(1121-1123)을 통해 지연 입력 회로(1110)에 접속되고 라인(1152-1155)를 통해 출력 타이밍 회로(1150)에 접속되어 QSP2, QSP3, QSP1*및DLL0-DLL3 신호를 수신한다. 전파 제어 신호 발생기(1170)는 라인 (1172-1174) 상에서 QL0-QL2 신호를 발생시킨다. QL0-QL2 신호는 도3의 제1 및 제2 래치 (330 0-3)와 (340 0-3)을 활성화시키는 데에 사용된다.
다음의 설명에서 '플립플롭'은 본 분야의 당업자에게 널리 알려진 일반적으로 사용되는 회로 소자를 의미한다. 다음의 설명에서의 플립플롭은 포지티브 에지 트리거 플립플롭이다. 그러나, 본 발명을 읽어보면, 본 분야의 당업자는 동일한 결과를 얻기 위해 네거티브 에지 트리거 플립플롭 또는 또다른 유형의 소자도 쉽게 사용될 수 있음을 알 것이다. 또한, 다음의 설명에서 '래치' 또는 '패스 스루 래치'는 일반적 회로 소자를 의미한다. 래치는 입력으로부터의 데이터 또는 신호를 출력으로 전달하는 데에 사용된다. 다음의 설명에서 기술되는 래치는 도9의 래치 (330-0)과 비슷할 수 있다.
도12는 도11의 지연 입력 회로(1110)의 개략도이다. 지연 입력 회로(1110)은 패스 스루 래치(LAT)(1210)과 다수의 플립플롭(FF)(1212-1214)를 갖고 있다. 래치(1210) 및 FF(1212-1214)는 라인(1118) 상의 CLKDQ 신호를 수신한다. 래치(1210) 및 플립플롭(1212)은 라인 (1116) 상의 신호 RDW를 수신한다. 다수의 멀티플렉서(1216-1219)는 라인 (1112-1115) 상의 LATE2-LATE5 를 수신하여 노드(1230)로 RDW 신호를 전달한다. 플립플롭(1232)은 인버터(1235)를 통해 노드(1230)에 접속되는 입력을 가진다. 플립플롭(1232)의 출력은, 신호 QSP1*을 제공하는 노드(1123)에서 래치(1234)의 입력에 접속된다. 래치(1234)는, 신호 QSP2를 제공하는 노드(1122)에서 래치(1236)의 입력에 접속된 출력을 가진다. 노드(1122)는 또한 직렬로 접속된 인버터(1242, 1244)를 통해 QED 신호를 제공한다. 래치(1236)의 출력은 인버터(1240)를 통해 노드(1121)에 접속되어 신호 QSP3을 제공한다. 플립플롭(1232) 및 래치(1234, 1236)의 클럭 입력들은 또한 신호 CLKDQ를 수신한다.
RDW는, 입력 신호들 CS*, RAS*, 및 WE*의 조합들이 유효한 경우 메모리 제어(116)에 의해 발생되는 신호이다. LATE2 ~ LATE5 신호들은 메모리 디바이스(100)에 프로그램되는, 지연(latency)에 기초하여 제어 회로(116)에 의해 발생된다. CLKDQ 신호는 메모리 디바이스(100)의 지연 동기 루프(delay locked loop)에 의해 제공된다. 본 기술분야에서의 지연 동기 루프의 다수의 널리 알려진 유형들중 하나가 사용될 수 있는, 일반적인 회로인 관계로 지연 동기 루프는 도시하지 않는다.
도 12에서, 신호 QSP1*, QSP2 및 QSP3은 래치(1210) 또는 플립플롭(1212 - 1214)중 하나를 통한 신호 RDW의 전파에 의해 발생된다. 지연 설정이 2인 경우, RDW는 래치(1216)를 통해 노드(1230)로 통과한다. 지연 설정이 3, 4 또는 5중 하나인 경우, RDW 신호는 플립플롭(1212 - 1214)중 하나, 둘, 또는 세개를 통과한다. 신호(LATE2 ~ LATE5)는 멀티플렉서(1216 - 1219)를 통한 노드(1230)로의 RDW 신호의 통과를 제어한다.
도 12의 지연 입력 회로(1110)의 동작은 도 16의 타이밍도와 함께 설명된다.본 발명의 설명을 위해, 메모리 디바이스(100)가 프로그램되어 있거나 또는 4의 지연로 설정되어 있어, 단지 신호 LATE4만이 활성화되어 있다고 가정한다. 이 경우, 데이터의 제1 비트는 판독 명령가 유효하게 된 후 4개 클럭 싸이클의 데이터 패드(114-0)에서 발생한다. 도 16에서, CLKDQ 및 CLK 신호들은 판독 동작을 예상할 경우 A 및 B에서 HIGH로 전이한다. 시간 T0에서, 판독 명령 READ는, 새로운 판독 동작의 시작을 나타내는, (C에서) HIGH로 전이한다. 이어서, D에서, 신호 RDW는 HIGH로 전환한다. 도 12에서, 신호 RDW가 플립플롭(1212, 1213)을 통해 전파된 후, LATE4 신호는 멀티플렉서(1218)를 활성화하여 신호 RDW를 도 12의 노드(1230)로 통과시킨다. RDW 신호가 HIGH이기 때문에, 노드(1230)에서의 신호도 HIGH이다. 도 16에서, 노드(1230)은 E에서 HIGH로 전환한다. 노드(1230)에서의 HIGH는 인버터(1235)의 출력을 LOW로 한다. 인버터(1235)의 출력에서의 신호는 또한 플립플롭(1232)의 입력에서의 신호이다. CLKDQ가 HIGH이기 때문에, 플립플롭(1232)은 QSP1*신호를 나타내는, 노드(1123) 상의 그 출력에서의 신호를 LOW로 한다. 도 16에서, QSP1*은 F에서 LOW로 전환한다. 이어서, 노드(1123)에서의 신호는 래치(1234)를 통해 노드(1122)로 전파한 후, 래치(1236)을 통해 노드(1121)로 전파한다. 노드(1122)에서의 신호는 신호 QSP2로 나타내고 노드(1121)에서의 신호는 신호 QSP3으로 나타낸다. 도 16에서, 신호 QSP1*이 노드(1123)에서 LOW인 경우, 신호 QSP2가 G에서 HIGH로 전환하고 신호 QSP3은 H에서 HIGH로 전환한다. 또한, 노드(1120)에서의 신호 QED는 인버터(1242, 1244)를통한 신호 QSP2를 따른다. 신호 QSP1*, QSP2, 및 QSP3은 도 11에 나타낸 바와 같이 다른 회로들로의 입력 신호들로서 사용된다. 신호 QED는 도 10에 나타낸 바와 같이 데이터를 출력하기 위한 스트로브 신호로 사용된다.
도 13은 도 11의 출력 타이밍 인에이블 회로(1130)의 개략도이다. 출력 타이밍 인에이블 회로(1130)는 라인(1123)에 접속된 펄스 회로(PULSE)(1315)를 가져서 신호 QSP1*을 수신하여 노드(1317)에서 래치 리세트 신호 LRST를 발생한다. 플립플롭(1320)은 리세트(RS) 입력, 클럭(CLK) 입력, 데이터 입력(D) 및 상보적 출력 (Q, Q*)을 포함한다. RS 입력은 노드(1317)에 접속되어 LRST 신호를 수신한다. CLK 입력은 노드(1312)에서 지연회로(delay)(1314)에 접속되어 CLKDQ 신호의 지연된 버젼을 수신한다. 입력 D 및 출력 Q*는 서로 접속된다. 출력 Q는 인버터(1316, 1318)을 통해 라인(1132) 상에 신호 CLKL을 제공한다. 직렬 접속된 래치들(1322, 1324)은 라인(1312) 상의 CLKDQ 신호의 지연된 버젼을 수신하고 라인(1134) 상에 신호 CLKH를 제공한다. 노드(1134)는 인버터(1332)를 포함하는 피드백 루프를 통해 입력 D에 접속된다. 트랜지스터(1328)는 지연회로(1330)에 접속된 게이트를 가져 LRST 신호의 지연된 버젼을 수신한다. 트랜지스터(1328)는 또한 접지에 접속된 소스, 및 래치(1324)의 리세트 RS 단자에 접속된 드레인을 가진다. LRST 신호가 활성화(HIGH)되면, 트랜지스터(1328)을 온시키고 래치(1324)를 리세트한다. 래치(1324)가 리세트되면, 신호 CLKH 노드(1134)를 LOW로 한다. LRST 신호는 또한동일한 방식으로 래치(1320)를 리세트한다. LRST 신호가 활성화(HIGH)되면, 노드(1132) 상의 신호 CLKL는 LOW가 된다.
도 13에서, CLKH 및 CLKL 신호들은 CLKDQ 신호에 기초하여 발생된다. 인에이블 신호 CLKL 및 CLKH는, 판독 동작시 데이터 패드(114 0-N)로 데이터가 전송되도록 하는, 신호(DLL0 - DLL3)을 활성화시키기 위해 사용된다. 각 판독 동작시 데이터가 적절하게 전송되었는지를 보장하기 위해, 새로운 판독 명령가 수신될 때마다 LRST 신호가 활성화된다. LRST는 데이터가 적절하게 전송되었는지를 보장하기 위해 신호 CLKH 및 CLKL을 리세트한다.
다시 도 16을 참조하면, QSP1*가 F에서 LOW로 전환되는 경우, D에서 HIGH인 RDW에 의해 표시되는 새로운 판독 동작의 결과로서, 펄스 회로는 I에서 펄스 LRST를 생성한다. 신호 LRST가 활성화되면, J 및 K에서 표시된, CLKH 및 CLKL 신호를 LOW로 리세트시킨다. J 및 K에서 LOW로 리세트한 후에, CLKH 및 CLKL 신호는 다른 리세트가 있을 때까지 오직 CLKDQ에 의해서만 영향을 받는다. 예를 들어, CLKH 신호는 L, M 및 N에서 그 정규 전이를 다시 시작하고, CLKL 신호는 O, P 및 Q에서 그 정규 전이를 다시 시작한다. 도 16에 도시된 바와 같이, CLKH 및 CLKL는 다른 위상을 갖는다. 즉, CLKH 및 CLKL은 동기되지 않는다. CLKH 및 CLKL 신호들은 도 14의 출력 타이밍 발생기(1150)를 인에이블하는데 사용된다.
도 14는 도 11의 출력 타이밍 발생기(1150)의 개략도이다. 출력 타이밍 발생기(1150)는 제1 및 제2 타이밍 회로(1410, 1420)를 갖는다. 두 회로들(1410,1420)은 동일하게 구성되고 라인(1118) 상의 동일한 CLKDQ 신호를 수신한다. 회로(1410)는 펄스 발생기(1416)를 가지며, 인버터(1411)를 통하여 CLKDQ의 역(inverse)을 수신한다. 펄스 발생기(1416)는 노드(1413)에서 출력 신호를 생성한다. 노드(1413)에서의 신호는 라인(1153 또는 1155)을 통과하여 신호 DLL3 또는 DLL1을 나타낸다. 노드(1413)로부터 라인(1153 또는 1155)까지의 경로는 멀티플렉서(1415 또는 1418)에 의해 제어된다. 멀티플렉서(1415, 1418)는 노드(1132)에서의 신호 CLKL에 의해 제어된다.
회로(1420)는 펄스 발생기(1426)를 가지며, 노드(1429)에서의 그 입력부에서 인버터(1411)를 통하여 CLKDQ를 수신한다. 펄스 발생기(1426)는 노드(1423)에서 출력 신호를 생성한다. 노드(1413)에서의 신호는 라인(1154 또는 1152)을 통과하여 신호 DLL2 또는 DLL0을 나타낸다. 노드(1423)로부터 라인(1154 또는 1152)까지의 경로는 멀티플렉서(1425 또는 1428)에 의해 제어된다. 멀티플렉서(1425 또는 1428)는 노드(1134)에서 신호 CLKH에 의해 제어된다.
일반적으로, 펄스 발생기(1416, 1426)는 CLKDQ 신호를 수신하여 노드(1413, 1423)에서 출력 신호를 생성한다. 노드(1413) 상의 신호는 멀티플렉서(1415 또는 1418)를 통과하여 신호 DLL1 또는 DLL3이 된다. 따라서, CLKL 신호의 위상에 따라, DLL1 또는 DLL3 중의 하나가 생성된다. 즉, DLL1 및 DLL3은 CLKL 신호의 교대 위상(alternate phase)에서 활성화된다. 유사하게, 노드(1423) 상의 신호는 멀티플렉서(1425 또는 1428)를 통과하여 신호 DLL0 또는 DLL2 중의 하나가 된다. 따라서, CLKH 신호의 위상에 따라, DLL0 또는 DLL2중 어느 하나가 생성된다. 즉, DLL0및 DLL2는 CLKH 신호의 교대 위상에서 활성화된다. CLKH 및 CLKL 신호들은 동일한 위상을 갖지 않는다. 이것은, 신호 DLL0-DLL3을 적절하게 활성화시켜 데이타 비트 D0-D3의 순서를 데이타 패드(114-0)로 적절하게 출력할 수 있게 한다.
도 17은 도 14의 동작의 타이밍도이다. 도 17에서, 노드(1423, 1413)에서의 신호들은 도 14의 노드(1423, 1413)에서의 펄스 발생기(1416, 1426)의 출력에서의 신호를 나타낸다. 신호 CLK, READ, LRST, CLKH 및 CLKL은 도 16과 동일한 신호들이다. CLKH 신호가 J에서 LOW이면, 멀티플렉서(1428)를 활성화시키고, 노드(1423)에서의 신호가 인버터(1429)를 통과할 수 있게 한다. 이때, 노드(1423)에서의 신호가 LOW이므로, 인버터(1429)의 출력에서의 신호, 또는 DLL0 신호는 HIGH가 된다. 도 17에서, DLL0는 S0에서 활성화(HIGH)된다. 신호 CLKH가 L에서 HIGH인 경우에는, 멀티플렉서(1425)를 활성화하여, 노드(1423)에서의 신호가 인버터(1427)를 통과할 수 있게 한다. 이때, 노드(1423)에서의 신호가 LOW이므로, 인버터(1427)의 출력에서의 신호, 또는 DLL2 신호는 HIGH가 된다. 도 17에서, DLL2는 S2에서 활성화(HIGH)된다. 요약하면, 신호 CLKH가 전이를 행할때 타이밍 신호 DLL0을 활성화시키고, 신호 CLKH가 다른 전이를 행할때 타이밍 신호 DLL2를 활성화시킨다. 예를 들어, 도 17에 있어서, 타이밍 신호 DLL0 및 DLL2는 인에이블 신호 CLKH의 다른 위상 동안에 활성화된다. DLL0는 신호 CLKH의 한 위상에서(신호 CLKH가 LOW인 경우) 활성화되고, DLL2는 신호 CLKH의 다른 위상(신호 CLKH가 HIGH인 경우)에서 활성화된다. 즉, 타이밍 신호 DLL0 및 DLL2는 인에이블 신호 CLKH의 하강 에지(falling edge) 및 상승(rising edge) 에지에 후속하여 활성화된다.
마찬가지로, CLKL 신호가 K에서 LOW이면, 멀티플렉서(1418)를 활성화시키고, 노드(1413)에서의 신호가 인버터(1419)를 통과할 수 있게 한다. 이때 노드(1413)에서의 신호가 LOW이므로, 인버터(1419)의 출력에서의 신호, 또는 DLL1 신호는 HIGH가 된다. 도 17에서, DLL1은 S1에서 활성화(HIGH) 된다. 신호 CLKL이 O에서 HIGH인 경우에는, 멀티플렉서(1415)를 활성화하여, 노드(1413)에서의 신호가 인버터(1417)를 통과할 수 있게 한다. 이때, 노드(1413)에서의 신호가 LOW이므로, 인버터(1417)의 출력에서의 신호, 또는 DLL3 신호는 HIGH가 된다. 도 17에서, DLL3은 S3에서 활성화(HIGH) 된다. 요약하면, 신호 CLKL이 전이를 행할 때 타이밍 신호 DLL1을 활성화시키고, 신호 CLKL이 다른 전이를 행할때 타이밍 신호 DLL3을 활성화시킨다. 즉, 타이밍 신호 DLL1 및 DLL3은 인에이블 신호 CLKL의 다른 위상 동안에 활성화된다. 예를 들어, 도 17에 있어서, DLL1은 신호 CLKL의 한 위상에서(신호 CLKL이 HIGH인 경우) 활성화되고, DLL3는 신호 CLKL의 다른 위상(신호 CLKL이 LOW인 경우)에서 활성화된다. 즉, 타이밍 신호 DLL1 및 DLL3은 인에이블 신호 CLKL의 하강 에지(falling edge) 및 상승(rising edge) 에지에 후속하여 활성화된다.
도 17에서, OUTPUT DATA는 데이터 패드(114-0)에서의 데이터 출력의 비트를 나타낸다. 4개의 지연에서, 데이터의 제1 비트는 시간 T4에서 나타난다. 본 발명의 설명을 위해, 데이터 패드(114-0)에서의 데이터 출력은 D0, D1, D2 및 D3의 전송 순서를 따른다고 가정한다. 따라서, D0 및 D2는 데이터의 우수 비트로서 나타내고, D1 및 D3은 데이터의 기수 비트로서 나타낸다. 일반적으로, 데이터패드(114-0)에서의 일련의 4비트의 데이터 출력에서, 데이터의 우수 비트는 제1 및 제3 비트이다. 데이터의 기수 비트는 데이터의 제2 및 제4 비트이다. 이 경우, 우수 비트 D0 및 D2는, 타이밍 신호 DLL0 및 DLL2가 활성화되거나 또는 인에이블 신호 CLKH의 다른 위상에서 전이한(HIGH) 후 출력된다. 즉, 비트 D0 및 D2가 인에이블 신호 CLKH의 교대 위상에서 출력된다. 유사하게, D1 및 D3은 타이밍 신호 DLL1 및 DLL3이 활성화되거나 또는 인에이블 신호 CLKL의 다른 위상에서 전이한(HIGH) 후에 출력된다. 즉, 비트 D1 및 D3은 인에이블 신호 CLKL의 교대 위상에서 출력된다.
도 15는 도 11의 전파 제어 신호 발생기(1170)의 개략도이다. 전파 제어 신호 발생기(1170)는 노드(1155, 1122) 상의 DLL3 및 QSP2를 수신하기 위한 NOR 트(1502)를 갖는다. NAND 게이트(1502)의 출력은 인버터(1504)에 접속되며, 이는 노드(1172)에 접속된 출력을 가지고 있어 QL0 신호를 제공한다. 유사한 구성으로, NAND 게이트(1512)는 노드(1153 및 1121)에서 DLL1 및 QSP3을 수신한다. NAND 게이트(1512)의 출력은 인버터(1514)에 접속되며, 이는 노드(1173)에 접속된 출력을 가지고 있어 QL1 신호를 제공한다. 전파 제어 신호 발생기(1170)는 또한 LATE2, LATE3, QED, QSP1*, DLL0 및 DLL3과 같은 다른 신호들을 수신하며, 이들은 상술한 바와 같이 다른 회로들에 의해 발생된다. LATE2 및 LATE3 신호는 NOR 게이트(1532)에서 결합된다. DLL0 및 DLL2 신호들은 NOR 게이트(1534)에서 결합된다. NOR 게이트(1534)의 출력은 NOR 게이트(1536)에서 신호 QED 및 QSP1*과 결합된다. NOR 게이트(1532)의 출력 신호는 멀티플렉서(1544) 및 트랜지스터(1546)의 게이트를 제어한다. 트랜지스터(1546)는, 활성화되는 경우, 노드(1174)를 전원으로 끌어올린다. 멀티플렉서(1544)는, 활성화되는 경우, NOR 게이트(1536)의 출력 신호를 노드(1174)로 통과시킨다. 노드(1174)의 신호는 QL2 신호를 나타낸다.
도 15에서, QL0은 DLL3 및 QSP2 신호 모두가 HIGH인 경우에 활성화(HIGH) 된다. 유사하게, QL1 신호는 DLL1 및 QSP3 신호 모두가 HIGH인 경우에 활성화(HIGH) 된다. 상술한 바와 같이, QL2 신호는 지연 설정이 2 또는 3이면 항상 활성화(HIGH) 된다. 도 15에서, 노드(1112 또는 1113)에서의 LATE2 또는 LATE3 신호 중 어느 하나가, 지연 설정이 2 또는 3인 것을 나타내는, HIGH이면, 노드(1540)에서의 NOR 게이트(1532)의 출력이 LOW로 된다. 이는 트랜지스터(1546)를 온시켜, 노드(1174)를 전원(HIGH)에 연결시킨다. 따라서, 노드(1174)에서의 신호 QL2는 LATE2 또는 LATE3 중 어느 하나가 HIGH이면 항상 HIGH이다. LATE2 및 LATE3 모두가, 지연 설정이 4 또는 5인 것을 나타내는, LOW이면, 노드(1540)에서의 NOR 게이트(1532)의 출력이 HIGH로 된다. 이는 트랜지스터(1546)를 오프시킨다. 따라서, 노드(1174)에서의 신호 QL2는 신호 QED, QSP1*, DLL0 및 DLL2에 의존한다.
도 17은 또한 도 15의 동작의 타이밍을 나타낸다. 도 17에서, 신호 QL0-QL2는 도 15에 도시된 바와 같이 다른 신호들과 관련하여 적절한 시간에 활성화되거나 전이(HIGH)한다. 신호 QL2의 전이는 신호 QL0의 전이 사이에 있다. 신호 QL2의 전이는 또한 신호 QL1의 전이 사이에 있다. 도 6 및 도 7의 설명에서 상술한 바와같이, QL2 신호의 전이 타이밍에 의해 신호 QL0 및 QL1이 적절하게 활성화된다. 이에 의해 판독 동작시 데이터가 정확하게 처리된다.
도 18은 본 발명에 따른 시스템을 나타낸다. 도면에서, 시스템(1800)은 메모리 디바이스(100)에 연결된 프로세서(1802)를 포함한다. 본 발명의 메모리 디바이스(100)는 도 1에 상술되어 있다. 본 발명에 따르면, 프로세서(1802)는 제어 라인(CONTROL)을 통해 제어 신호를 메모리 디바이스(100)에 제공한다. 프로세서와 메모리 사이의 데이터 통신은 데이터 라인 또는 데이터 버스(DATA)를 통해 전송되고, 어드레스 라인 또는 어드레스 버스(ADDRESS)를 통해 어드레스가 메모리에 제공된다. 일 실시예에서, 프로세서(1802) 및 메모리 디바이스(100)는 단일 칩 상에 제조된다.
본 명세서에서는 특정 실시예가 설명되었지만, 당업자들이라면 동일한 목적을 실현하기 위해 의도되는 임의의 구성이 도시된 특정 실시예에 대해 대체될 수 있음을 이해할 것이다. 본 출원은 본 발명의 임의의 개조 또는 변경을 포함하도록 의도된다. 따라서, 본 발명은 청구범위 및 그 등가물에 의해서만 제한되도록 의도된다.

Claims (43)

  1. 제1, 제2, 제3 및 제4 데이터 비트의 그룹을 수신하는 복수의 출력 경로 -상기 출력 경로 각각은 상기 데이터 비트들을 병렬로 수신함-;
    상기 출력 경로로부터 데이터 비트를 수신하도록 상기 출력 경로에 접속된 출력 선택부(output select); 및
    상기 출력 선택부로부터 전송되는 데이터 비트를 수신하고, 상기 데이터 비트를 데이터 패드에 직렬로 클럭 신호의 2 싸이클 내에 출력하는 출력 스테이지 -상기 제1 및 제3 데이터 비트는 제1 인에이블 신호의 교대 위상(alternate phases)에서 직렬로 출력되고, 상기 제2 및 제4 데이터 비트는 제2 인에이블 신호의 교대 위상에서 직렬로 출력되며, 상기 제1 및 제2 인에이블 신호는 동기화되지 않음-
    를 포함하는 집적회로.
  2. 제1항에 있어서, 상기 출력 경로 각각은
    상기 데이터 비트를 수신하는 복수의 입력 노드;
    상기 데이터 비트들로부터 선택된 데이터 비트를 제공하도록 상기 입력 노드에 접속된 입력 선택부;
    상기 선택된 데이터 비트를 수신하도록 상기 입력 선택부에 접속된 제1 래치; 및
    상기 제1 래치로부터 상기 선택된 데이터 비트를 수신하도록 상기 제1 래치에 접속된 제2 래치 -한 출력 경로로부터 선택되는 데이터 비트는 다른 출력 경로로부터 선택되는 데이터 비트와 상이함-
    를 포함하는 집적회로.
  3. 제2항에 있어서, 상기 출력 경로의 제1 래치는 제1 전파 제어 신호에 의해 제어되고, 상기 출력 경로 중 절반의 출력 경로의 제2 래치는 제2 전파 제어 신호에 의해 제어되며, 상기 출력 경로 중 다른 절반의 출력 경로의 제2 래치는 제3 전파 제어 신호에 의해 제어되고, 상기 전파 제어 신호는 상기 데이터 비트를 상기 래치에서 상기 출력 선택부로 통과시키도록 활성화되는 집적회로.
  4. 제1항에 있어서, 상기 출력 선택부에서 상기 출력 스테이지로 전송되는 데이터 비트는 복수의 타이밍 신호에 의해 제어되고, 상기 타이밍 신호는 상기 데이터 비트 그룹을 상기 출력 선택부에서 상기 출력 스테이지로 직렬로 전송하도록 순차적으로 활성화되는 집적회로.
  5. 제1항에 있어서, 상기 클럭 신호는 66 MHz 내지 300 MHz의 범위의 주파수를 갖는 집적회로.
  6. 복수의 출력 경로 -상기 출력 경로 각각은 데이터 비트들의 그룹을 수신하는 복수의 입력 노드와, 상기 데이터 비트 그룹으로부터 선택된 선택 비트를 제공하는입력 선택부와, 상기 선택 비트를 수신하도록 상기 입력 선택부에 접속된 제1 래치와, 상기 제1 래치로부터 상기 선택 비트를 수신하도록 상기 제1 래치에 접속된 제2 래치를 포함하고, 상기 출력 경로 각각으로부터의 선택 비트는 상이함-;
    상기 출력 경로 각각으로부터의 선택 비트를 수신하도록 상기 출력 경로에 접속된 출력 선택부; 및
    상기 출력 선택부에 접속되고, 상기 출력 선택부로부터 선택 비트를 직렬로 수신하여 상기 선택 비트를 데이터 패드에 2 클럭 싸이클 내에 제공하는 출력 스테이지
    를 포함하는 집적회로.
  7. 제6항에 있어서, 상기 출력 경로의 수는 4인 집적회로.
  8. 제6항에 있어서, 모든 상기 출력 경로의 제1 래치는 제1 전파 제어 신호에 의해 제어되고, 상기 출력 경로 중 절반의 출력 경로의 제2 래치는 제2 전파 제어 신호에 의해 제어되며, 상기 출력 경로 중 다른 절반의 출력 경로의 제2 래치는 제3 전파 제어 신호에 의해 제어되는 집적회로.
  9. 제6항에 있어서, 상기 출력 선택부에서 상기 출력 스테이지로 전송되는 데이터 비트는 복수의 타이밍 신호에 의해 제어되고, 상기 타이밍 신호는 상기 데이터 비트 그룹을 상기 출력 선택부에서 상기 출력 스테이지로 직렬로 전송하도록 순차적으로 활성화되는 집적회로.
  10. 데이터의 M 비트의 그룹을 병렬로 수신하는 복수의 입력 노드;
    데이터 패드; 및
    상기 입력 노드와 상기 데이터 패드 사이에 접속된 N 출력 경로
    를 포함하고,
    상기 출력 경로 각각은 상기 데이터의 M 비트의 그룹 중 상이한 비트를 전송하고, 상기 데이터의 M 비트의 그룹은 복수의 타이밍 신호를 활성화함으로써 상기 데이터 패드에 직렬로 전송되며, 상기 타이밍 신호는 제1 및 제2 인에이블 신호에 의해 상이한 시간에 활성화되고, 상기 인에이블 신호는 동기화되지 않고, 상기 M 및 N은 2보다 큰 집적회로.
  11. 제10항에 있어서, 상기 M은 N과 동일한 집적회로.
  12. 제10항에 있어서, 상기 M은 4이고, 상기 N은 4인 집적회로.
  13. 제10항에 있어서, 상기 데이터의 M 비트의 절반은 제1의 2개의 타이밍 신호를 활성화함으로써 제1 클럭 싸이클에 상기 데이터 패드로 전송되고, 상기 데이터의 M 비트의 다른 절반은 제2의 2개의 타이밍 신호를 활성화함으로써 제2 클럭 싸이클에 상기 데이터 패드로 전송되며, 상기 M은 2보다 큰 집적회로.
  14. 제13항에 있어서, 상기 제1의 2개의 타이밍 신호 중 하나는 상기 제1 인에이블 신호의 하강 에지를 따라 활성화되고, 상기 제1의 2개의 타이밍 신호 중 다른 하나는 상기 제2 인에이블 신호의 상승 에지를 따라 활성화되며, 상기 제2의 2개의 타이밍 신호 중 하나는 상기 제1 인에이블 신호의 상승 에지를 따라 활성화되고, 상기 제2의 2개의 타이밍 신호 중 다른 하나는 상기 제2 인에이블 신호의 하강 에지를 따라 활성화되는 집적회로.
  15. 복수의 데이터 비트를 저장하는 복수의 메모리 셀;
    상기 메모리 셀로부터 제1, 제2, 제3 및 제4 데이터 비트의 그룹을 수신하는 복수의 출력 경로 -상기 출력 경로 각각은 상기 데이터 비트를 병렬로 수신함-;
    상기 출력 경로로부터 데이터 비트를 수신하도록 상기 출력 경로에 접속된 출력 선택부; 및
    상기 출력 선택부로부터 전송되는 데이터 비트를 수신하여 상기 데이터 비트를 데이터 패드에 직렬로 클럭 신호의 2 싸이클 내에 출력하는 출력 스테이지 -상기 제1 및 제3 데이터 비트는 제1 인에이블 신호의 교대 위상(alternate phases)에서 직렬로 출력되고, 상기 제2 및 제4 데이터 비트는 제2 인에이블 신호의 교대 위상에서 직렬로 출력되며, 상기 제1 및 제2 인에이블 신호는 동기화되지 않음-
    를 포함하는 메모리 장치.
  16. 제15항에 있어서, 상기 출력 경로 각각은 상기 데이터 비트 그룹으로부터 데이터 비트를 선택하고, 상기 출력 경로 각각으로부터 선택된 각각의 데이터 비트는 상이한 메모리 장치.
  17. 제15항에 있어서, 상기 출력 경로 각각은 상기 메모리 장치의 어드레스 비트의 논리 값에 따라 상기 데이터 비트들로부터 데이터 비트를 선택하는 메모리 장치.
  18. 제15항에 있어서, 상기 출력 스테이지는 상기 메모리 장치의 어드레스 비트의 논리 값에 따라 상기 데이터 비트를 출력하는 메모리 장치.
  19. 복수의 데이터 비트를 저장하는 복수의 메모리 셀;
    복수의 출력 경로 -상기 출력 경로 각각은 상기 메모리 셀로부터 데이터 비트의 그룹을 수신하는 복수의 입력 노드와, 상기 데이터 비트로부터 선택된 선택 비트를 제공하는 입력 선택부와, 상기 선택 비트를 수신하도록 상기 입력 선택부에 접속된 제1 래치와, 상기 제1 래치로부터 선택 비트를 수신하도록 상기 제1 래치에 접속된 제2 래치를 포함하고, 상기 출력 경로 각각으로부터의 선택 비트는 상이함-;
    상기 출력 경로 각각으로부터 선택 비트를 수신하도록 상기 출력 경로에 접속된 출력 선택부; 및
    상기 출력 선택부에 접속되고, 상기 출력 선택부로부터 선택 비트를 직렬로 수신하여 상기 선택 비트를 데이터 패드로 2 클럭 싸이클에 제공하는 출력 스테이지
    를 포함하는 메모리 장치.
  20. 제19항에 있어서, 상기 출력 경로의 제1 래치는 제1 전파 제어 신호에 의해 제어되고, 상기 출력 경로 중 절반의 출력 경로의 제2 래치는 제2 전파 제어 신호에 의해 제어되며, 상기 출력 경로 중 다른 절반의 출력 경로의 제2 래치는 제3 전파 제어 신호에 의해 제어되고, 상기 전파 제어 신호는 상기 데이터 비트를 상기 래치에서 상기 출력 선택부로 통과시키도록 활성화되는 메모리 장치.
  21. 제20항에 있어서, 상기 제1 전파 신호는 상기 메모리 장치가 판독 명령을 수신한 후 2개의 클럭 싸이클 내에 상기 데이터 패드에서 데이터의 제1 출력 비트가 발생할 때 항상 활성화되는 메모리 장치.
  22. 제20항에 있어서, 상기 제1 전파 제어 신호는, 상기 메모리 장치가 판독 명령을 수신한 후에 3개의 클럭 싸이클내에 데이터 패드의 데이터의 제1 출력 비트가 발생할때 항상 활성화되는 메모리 장치.
  23. 제20항에 있어서, 상기 제1 전파 제어 신호는, 상기 메모리 장치가 판독 명령을 수신한 후에 4개의 클럭 싸이클내에서 데이터 패드의 데이터의 제1 출력 비트가 발생할때 제2 전파 제어 신호의 전이(transition) 사이 및 제3 전파 제어 신호의 전이 사이에서 활성되는 메모리 장치.
  24. 제20항에 있어서, 상기 제1 전파 제어 신호는, 상기 메모리 장치가 판독 명령을 수신한 후에 5개의 클럭 싸이클내에서 데이터 패드의 데이터의 제1 출력 비트가 발생할때 제2 전파 제어 신호의 전이 사이 및 제3 전파 제어 신호의 전이 사이에서 활성화되는 메모리 장치.
  25. 제20항에 있어서, 상기 제1 전파 제어 신호는, 상기 메모리 장치가 판독 명령을 수신한 후에 3개 초과의 클럭 싸이클에서 데이터 패드의 데이터의 제1 출력 비트가 발생할때 제2 전파 제어 신호의 전이 사이 및 제3 전파 제어 신호의 전이 사이에서 활성화되는 메모리 장치.
  26. 복수의 데이터 비트를 저장하는 복수의 메모리 셀;
    상기 메모리 셀로부터 데이터의 M 비트의 그룹을 병렬로 수신하는 복수의 입력 노드;
    데이터 패드; 및
    상기 입력 노드 및 상기 데이터 패드 사이에 접속되는 N 출력 경로 -상기 출력 경로의 각각은 데이터의 M 비트의 그룹의 상이한 비트를 전송하고, 데이터의 M비트의 그룹은 복수의 타이밍 신호를 활성화함으로써 직렬로 데이터 패드에 전송되고, 상기 타이밍 신호는 제1 및 제2 인에이블 신호에 의해 상이한 시간에 활성화되고, 상기 인에이블 신호는 동기화되지 않으며, M 과 N은 2보다 큼-;
    를 포함하는 메모리 장치.
  27. 제26항에 있어서, 상기 출력 경로의 수는 4인 메모리 장치.
  28. 제26항에 있어서, 상기 M은 상기 N과 동일한 메모리 장치.
  29. 제26항에 있어서, 상기 M은 4이고 상기 N은 4인 메모리 장치.
  30. 제26항에 있어서, 데이터의 M 비트의 절반은 제1의 2개의 타이밍 신호를 활성화함으로써 제1 클럭 싸이클에 데이터 패드로 전송되고, 데이터의 M 비트의 다른 절반은 제2의 2개의 타이밍 신호를 활성화함으로써 제2 클럭 싸이클에 데이터 패드로 전송되며, M은 2보다 큰 메모리 장치.
  31. 프로세서; 및
    상기 프로세서에 접속된 메모리 장치를 포함하며,
    상기 메모리 장치는,
    데이터의 복수의 비트를 저장하는 복수의 메모리 셀;
    상기 메모리 셀로부터 데이터의 M 비트의 그룹을 병렬로 수신하는 복수의 입력 노드;
    데이터 패드; 및
    상기 입력 노드와 데이터 패드 사이에 접속된 N 출력 경로 -상기 출력 경로의 각각은 데이터의 M 비트의 그룹의 상이한 비트를 전송하고, 상기 데이터의 M 비트의 그룹은 복수의 타이밍 신호를 활성화함으로써 데이터 패드에 직렬로 전송되고, 상기 타이밍 신호는 제1 및 제2 인에이블 신호에 의해 상이한 시간에 활성화되고, 상기 인에이블 신호는 동기화되지 않으며, 상기 M과 N은 2보다 큼-
    를 포함하는 시스템.
  32. 제31항에 있어서,
    상기 프로세서 및 상기 메모리 장치 사이의 데이터 통신을 위한 데이터 버스; 및
    상기 메모리 장치의 메모리 셀의 어드레스 위치를 제공하는 어드레스 버스를 더 포함하는 시스템.
  33. 메모리 장치를 동작시키는 방법에 있어서,
    메모리 셀내의 데이터의 M 비트를 액세스하는 단계 - 상기 M은 2보다 큼-;
    출력 회로에 병렬로 데이터의 M 비트를 전송하는 단계; 및
    제1 및 제2 인에이블 신호에 기초하여 클럭 신호의 2 싸이클내에서 상기 출력 회로로부터 데이터 패드로 직렬로 데이터의 M 비트를 출력하는 단계 -상기 제1 인에이블 신호는 상기 데이터 패드에 데이터의 우수 비트를 출력하도록 하고, 상기 제2 인에이블 신호는 상기 데이터 패드에 데이터의 기수 비트를 출력하도록 함-;
    를 포함하는 방법.
  34. 제33항에 있어서,
    어드레스 비트를 수신하는 단계;
    어드레스 비트의 일부의 논리값에 기초하여 전송 순서를 결정하는 단계;
    상기 전송 순서에 따라 상기 출력 회로로부터 상기 데이터 패드로 데이터의 M 비트를 전송하는 단계를 더 포함하는 방법.
  35. 제33항에 있어서, 상기 제1 및 제2 인에이블 신호에 기초하여 복수의 타이밍 신호를 활성화하는 단계를 더 포함하는 방법.
  36. 데이터를 전송하는 방법에 있어서,
    복수의 출력 경로로 데이터의 M 비트를 병렬로 판독하는 단계 -상기 M은 2보다 큼-;
    상기 출력 경로로부터 출력 선택부로 데이터의 M 비트를 전송하는 단계 -상기 출력 경로의 각각은 데이터의 상이한 비트를 전송함-;
    제1 및 제2 인에이블 신호를 활성화하는 단계;
    상기 인에이블 신호에 기초하여 복수의 타이밍 신호를 직렬로 활성화하는 단계;
    상기 타이밍 신호의 전이에 따라 출력 스테이지로 데이터의 M 비트를 직렬로 전송하는 단계; 및
    클럭 신호의 2 싸이클내에서 데이터 패드로 데이터의 M 비트를 출력하는 단계
    를 포함하는 방법.
  37. 제36항에 있어서, 상기 데이터의 M 비트를 판독하는 단계는 복수의 메모리 셀을 액세스하는 단계를 포함하는 방법.
  38. 제36항에 있어서, 상기 출력 경로로부터 상기 데이터의 M 비트를 전송하는 단계는 상기 출력 경로 각각에서 데이터의 M 비트로부터 데이터의 상이한 비트를 선택하는 단계를 포함하는 방법.
  39. 제36항에 있어서, 상기 제1 및 제2 인에이블 신호를 활성화하는 단계는 상이한 위상을 갖는 활성화 신호를 포함하는 방법.
  40. 제36항에 있어서, 상기 복수의 타이밍 신호를 활성화하는 단계는,
    상기 제1 인에이블 신호의 제1 위상에 기초하여 제1 타이밍 신호를 활성화하는 단계;
    상기 제2 인에이블 신호의 제1 위상에 기초하여 제2 타이밍 신호를 활성화하는 단계;
    상기 제1 인에이블 신호의 제2 위상에 기초하여 제3 타이밍 신호를 활성화하는 단계; 및
    상기 제2 인에이블 신호의 제2 위상에 기초하여 제4 타이밍 신호를 활성화하는 단계를 포함하는 방법.
  41. 제36항에 있어서, 상기 복수의 타이밍 신호를 활성화하는 단계는,
    상기 제1 인에이블 신호의 전이에 따라 제1 타이밍 신호를 활성화하는 단계;
    상기 제2 인에이블 신호의 전이에 따라 제2 타이밍 신호를 활성화하는 단계;
    상기 제1 인에이블 신호의 상이한 전이에 따라 제3 타이밍 신호를 활성화하는 단계; 및
    상기 제2 인에이블 신호의 상이한 전이에 따라 제4 타이밍 신호를 활성화하는 단계를 포함하고,
    상기 제1 인에이블 신호의 전이는 상기 제2 인에이블 신호의 전이 사이에 있는 방법.
  42. 제36항에 있어서, 상기 복수의 타이밍 신호를 활성화하는 단계는,
    상기 제1 인에이블 신호의 하강 에지를 따라 제1 타이밍 신호를 활성화하는단계;
    상기 제2 인에이블 신호의 하강 에지를 따라 제2 타이밍 신호를 활성화하는 단계;
    상기 제1 인에이블 신호의 상승 에지를 따라 제3 타이밍 신호를 활성화하는 단계; 및
    상기 제2 인에이블 신호의 상승 에지를 따라 제4 타이밍 신호를 활성화하는 단계를 포함하고,
    상기 제1 인에이블 신호의 상기 하강 에지는 상기 제2 인에이블 신호의 하강 및 상승 에지 사이에 있는 방법.
  43. 제36항에 있어서, 상기 데이터의 M 비트를 출력하는 단계는,
    제1 타이밍 신호의 활성화에 따라 데이터의 제1 비트를 출력하는 단계;
    제2 타이밍 신호의 활성화에 따라 데이터의 제2 비트를 출력하는 단계;
    제3 타이밍 신호의 활성화에 따라 데이터의 제3 비트를 츨력하는 단계; 및
    제4 타이밍 신호의 활성화에 따라 데이터의 제4 비트를 출력하는 단계를 포함하는 방법.
KR1020037012038A 2001-03-14 2002-03-08 다중 비트 프리페치 출력 데이터 경로 KR100568646B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/808,506 US6556494B2 (en) 2001-03-14 2001-03-14 High frequency range four bit prefetch output data path
US09/808,506 2001-03-14
PCT/US2002/007668 WO2002089141A1 (en) 2001-03-14 2002-03-08 Multiple bit prefetch output data path

Publications (2)

Publication Number Publication Date
KR20040041541A true KR20040041541A (ko) 2004-05-17
KR100568646B1 KR100568646B1 (ko) 2006-04-07

Family

ID=25198971

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037012038A KR100568646B1 (ko) 2001-03-14 2002-03-08 다중 비트 프리페치 출력 데이터 경로

Country Status (8)

Country Link
US (2) US6556494B2 (ko)
EP (1) EP1377982B1 (ko)
JP (1) JP4080892B2 (ko)
KR (1) KR100568646B1 (ko)
CN (1) CN100565698C (ko)
AT (1) ATE341082T1 (ko)
DE (1) DE60214992T2 (ko)
WO (1) WO2002089141A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200090874A (ko) * 2017-11-24 2020-07-29 프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베. 다중 입력 파이프 라인을 가진 데이터 버스

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4812976B2 (ja) * 2001-07-30 2011-11-09 エルピーダメモリ株式会社 レジスタ、メモリモジュール及びメモリシステム
JP2003044349A (ja) * 2001-07-30 2003-02-14 Elpida Memory Inc レジスタ及び信号生成方法
US7549011B2 (en) 2001-08-30 2009-06-16 Micron Technology, Inc. Bit inversion in memory devices
US6785168B2 (en) * 2002-12-27 2004-08-31 Hynix Semiconductor Inc. Semiconductor memory device having advanced prefetch block
KR100518564B1 (ko) * 2003-04-03 2005-10-04 삼성전자주식회사 이중 데이터율 동기식 메모리장치의 출력 멀티플렉싱 회로및 방법
KR100564596B1 (ko) * 2003-12-18 2006-03-28 삼성전자주식회사 멀티비트 데이터의 지연 시간 보상이 가능한 반도체메모리 장치
JP2005182939A (ja) * 2003-12-22 2005-07-07 Toshiba Corp 半導体記憶装置
US7016235B2 (en) * 2004-03-03 2006-03-21 Promos Technologies Pte. Ltd. Data sorting in memories
US7054215B2 (en) * 2004-04-02 2006-05-30 Promos Technologies Pte. Ltd. Multistage parallel-to-serial conversion of read data in memories, with the first serial bit skipping at least one stage
KR100562645B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자
US7230858B2 (en) * 2005-06-28 2007-06-12 Infineon Technologies Ag Dual frequency first-in-first-out structure
US7349289B2 (en) 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
US7358872B2 (en) * 2005-09-01 2008-04-15 Micron Technology, Inc. Method and apparatus for converting parallel data to serial data in high speed applications
US7567465B2 (en) * 2007-08-30 2009-07-28 Micron Technology, Inc. Power saving sensing scheme for solid state memory
JP2011058847A (ja) * 2009-09-07 2011-03-24 Renesas Electronics Corp 半導体集積回路装置
KR20110088947A (ko) * 2010-01-29 2011-08-04 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력 회로
TWI459401B (zh) * 2011-03-09 2014-11-01 Etron Technology Inc 應用於一記憶體電路內複數個記憶區塊的栓鎖系統
TWI490698B (zh) * 2013-05-10 2015-07-01 Integrated Circuit Solution Inc 高速資料傳輸架構
CN103413516B (zh) * 2013-08-22 2016-03-30 京东方科技集团股份有限公司 数据传输装置、数据传输方法及显示装置
US9412294B2 (en) 2013-08-22 2016-08-09 Boe Technology Group Co., Ltd. Data transmission device, data transmission method and display device
CN111208867B (zh) * 2019-12-27 2021-08-24 芯创智（北京）微电子有限公司 一种基于ddr读数据整数时钟周期的同步电路及同步方法
CN116705132B (zh) * 2022-02-24 2024-05-14 长鑫存储技术有限公司 数据传输电路、数据传输方法和存储器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10255459A (ja) 1997-03-10 1998-09-25 Mitsubishi Electric Corp ラインメモリ
JPH11176158A (ja) * 1997-12-10 1999-07-02 Fujitsu Ltd ラッチ回路、データ出力回路及びこれを有する半導体装置
TW430815B (en) * 1998-06-03 2001-04-21 Fujitsu Ltd Semiconductor integrated circuit memory and, bus control method
JP2000076853A (ja) 1998-06-17 2000-03-14 Mitsubishi Electric Corp 同期型半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200090874A (ko) * 2017-11-24 2020-07-29 프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베. 다중 입력 파이프 라인을 가진 데이터 버스

Also Published As

Publication number Publication date
ATE341082T1 (de) 2006-10-15
WO2002089141A1 (en) 2002-11-07
JP4080892B2 (ja) 2008-04-23
US20020131313A1 (en) 2002-09-19
US20020186608A1 (en) 2002-12-12
US6556494B2 (en) 2003-04-29
JP2004523056A (ja) 2004-07-29
EP1377982B1 (en) 2006-09-27
KR100568646B1 (ko) 2006-04-07
CN1543650A (zh) 2004-11-03
CN100565698C (zh) 2009-12-02
US6600691B2 (en) 2003-07-29
DE60214992T2 (de) 2007-10-18
EP1377982A1 (en) 2004-01-07
DE60214992D1 (de) 2006-11-09

Similar Documents

Publication Publication Date Title
KR100568646B1 (ko) 다중 비트 프리페치 출력 데이터 경로
US10354704B2 (en) Semiconductor memory device and memory system
US12019570B2 (en) Apparatuses and methods including memory commands for semiconductor memories
US7911862B2 (en) Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
KR100600331B1 (ko) 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ
US9281035B2 (en) Semiconductor integrated circuit capable of controlling read command
KR100417780B1 (ko) 2배 데이터 속도 메모리를 위한 데이터, 데이터 스트로브회로 및 운용 프로토콜
KR20020004859A (ko) 반도체기억장치
KR20210013647A (ko) 구성 가능한 메모리 어레이 뱅크 아키텍처를 위한 장치 및 방법
KR100362193B1 (ko) 디디알 동기식 메모리 장치의 데이터 출력 장치
US20100246279A1 (en) Pipe latch circuit and semiconductor memory device using the same
JP4439033B2 (ja) 半導体記憶装置
US20200160896A1 (en) Semiconductor devices
US10204665B2 (en) Memory device with interleaved bank access
US7835180B2 (en) Semiconductor memory device
KR102407184B1 (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
US8068383B2 (en) Semiconductor integrated circuit having address control circuit
US8107315B2 (en) Double data rate memory device having data selection circuit and data paths
JPH09180443A (ja) 半導体メモリ回路
JPH10241355A (ja) 同期型半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100323

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee