KR100414750B1 - 동기식 그래픽 램에서의 파이프 카운터 제어회로 - Google Patents

동기식 그래픽 램에서의 파이프 카운터 제어회로 Download PDF

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Abstract

본 발명은 리드 동작시 계속 동작하는 파아프 카운터를 필요한 때에만 동작하도록 제어함으로써 전류 소모를 줄인 파이프 카운터 제어 회로에 관한 것으로, 리드 명령이 입력된 후 그 클럭 사이클에서 한 클럭 및 두 클럭 지난 후 활성화되는 제1 내지 제3펄스 신호를 발생하는 펄스신호 발생수단과, 카스 신호의 잠재도에 따른 제어신호를 출력하는 잠재도신호 발생수단과, 상기 펄스신호 발생수단의 출력을 상기 잠재도신호발생수단의 출력 신호에 의해 제어출력하는 신호전달수단과, 입력 신호가 제1논리상태를 가질때 최종출력신호를 디스에이블시키는 입력수단과, 상기 입력수단과 신호전달수단의 출력신호를 논리조합하여 파이프 카운터 인에이블 신호를 출력하는 제1제어신호 발생수단과, 상기 신호전달수단의 출력신호와 상기 펄스 신호발생수단의 펄스 신호를 논리합하여, 파이프 카운터 입력신호의 생성부에서 출력인에이블시키는 제어 신호를 발생하는 제2제어신호 발생수단을 구비하는 것을 특징으로 한다.

Description

동기식 그래픽 램에서의 파이프 카운터 제어회로
본 발명은 동기식 그래픽 램(Synchronous Graphic RAM)의 파이프 카운터 제어회로에 관한 것으로, 특히 리드(READ) 동작시 계속 동작하는 파이프 카운터를 필요한 때에만 동작하도록 제어함으로써 전류 소모를 줄인 파이프 카운터 제어 회로에 관한 것이다.
도 1은 종래의 파이프 카운터 회로도로서, 입력되는 제어 신호는 카스(cas) 잠재도(latency) 1임을 나타내는 cl1 신호와 전원이 정상임을 알리는 pwrup 신호이다.
최종 출력 신호인 pipecnt0,1,2를 각각 출력하는 출력 단자에 접속된 트랜지스터 Q1 내지 Q3는 상기 cl1 신호와 pwrup 신호를 입력으로 하는 NOR 게이트의 출력이 '로우'일때에 턴-온되어 출력 신호를 '로우'로 디스에이블시키게 된다. 그러면, 도 2에 도시된 동작 타이밍도를 참고하여 상기 회로의 동작을 살펴보면, 파이프 카운터가 계속 동작하여 출력인에이블신호(outen)가 활성 상태인 '하이'로 동작할때의 파이프 카운터 입력 데이터가 파이프 카운터 출력데이터(pcnt, pull up pull down에 데이터를 전달하는 신호)로 전달된다. 여기에서 필요한 데이터는 출력인에이블신호가 '하이'로 동작했을때의 파이프 카운터 입력 데이터와 출력인에이블신호가 '하이'로 뜨기 바로 전 파이프 카운터 입력 데이터이다. 그러나 종래 기술에서는 파이프 카운터회로가 불필요하게 계속 동작하여 쓸데없는 전력 소모를 하였다. 즉, 출력 펄스의 천이는 스위칭 회로의 스위칭 동작에 의해 불필요한 전력소모를 초래하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 리드 동작시 계속 동작하는 파이프 카운터를 필요한 때에만 동작하도록 제어함으로써 전류 소모를 줄인 파이프 카운터 제어 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 파이프 카운터 제어 회로는 리드명령이 입력된 후 그 클럭 사이클에서 한 클럭 및 두 클럭 지난 후 활성화되는 제1 내지 제3펄스 신호를 발생하는 펄스신호 발생수단과, 카스 신호의 잠재도에 따른 제어신호를 출력하는 잠재도신호 발생수단과, 상기 펄스신호 발생수단의 출력을 상기 잠재도신호 발생수단의 출력 신호에 의해 제어출력하는 신호전달수단과, 입력 신호가 제1논리상태를 가질때 최종출력신호를 디스에이블시키는 입력수단과, 상기 입력수단과 신호전달수단의 출력신호를 논리조합하여 파이프 카운터 인에이블 신호를 출력하는 제1제어신호 발생수단과, 상기 신호전달수단의 출력신호와 상기 펄스신호발생수단의 펄스 신호를 논리합하여, 파이프 카운터 입력신호의 생성부에서 출력인에이블시키는 제어 신호를 발생하는 제2제어신호 발생수단을 구비하는 것을 특징으로 한다.
또한, 상기 제2제어신호 발생수단은 상기 펄스신호 발생수단의 제2펄스 신호와 상기 잠재도신호 발생수단중 한 신호를 논리곱한 신호를 상기 제2제어신호발생수단의 논리합 게이트의 출력과 다시 논리합하여 최종적인 제2제어신호로 출력하는 구성을 추가로 포함하는 것을 특징으로 한다.
이하, 본 발명의 일 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
도 3은 본 발명의 일실시예에 의한 파이프 카운터 제어 회로도이고, 도 4는 도 3에 도시된 펄스신호 발생부의 출력 파형도이고, 도 5는 본 발명의 파이프 카운터 제어 회로가 적용된 파이프 카운터 회로도이고, 도 6은 도 5의 동작 타이밍도이다.
도 3에 도시된 바와 같이, 리드 명령이 입력된 후 그 클럭 사이클에서 한 클럭 및 두 클럭 지난 후 활성화되는 제1 내지 제3펄스 신호를 발생하는 펄스신호 발생부(30)와, 카스 신호의 잠재도에 따른 제어신호를 출력하는 잠재도신호 발생부(40)와, 상기 펄스신호 발생부(30)의 출력을 상기 잠재도신호발생부(40)의 출력신호에 의해 제어출력하는 신호전달부(50)와, 입력 신호가 제1논리상태를 가질때 최종 출력신호를 디스에이블시키는 입력부(10)와, 상기 입력부(10)와 신호전달부(50)의 출력신호를 논리조합하여 파이프 카운터 인에이블 신호를 출력하는 제1제어신호 발생부(60)와, 상기 신호전달부(50)의 출력신호와 상기 펄스신호발생부(30)의 펄스신호를 논리합하여, 파이프 카운터 입력신호의 생성부에서 출력인에이블시키는 제어신호를 발생하는 제2제어신호 발생부(20)로 이루어진 구조로 되어 있다. 상기 제2제어신호 발생부(20)는 상기 펄스신호 발생부(30)의 제2펄스 신호와 상기 잠재도 신호 발생부(40) 중 한 신호를 논리곱한 신호를 상기 제2제어신호 발생부(20)의 논리합 게이트의 출력과 다시 논리합하여 최종적인 제2제어신호로 출력하는 구성을 추가로 포함한다.
도면에서 펄스신호 발생부(30)에서 출력되는 OE0,1,2 신호는 도 4에서 도시된 바와 같은 지연된 타이밍 신호이다. 또한 modereg_cl은 cas 잠재도를 결정하여 cas 잠재도(latency)별로 cl1, cl2, cl3, cl4 신호를 활성상태인 하이 상태로 출력한다. 그리고, 펄스신호 발생부(30)에서 발생된 타이밍 신호들은 전송게이트들을 통과하여 출력인에이블신호가 된다. 즉 전송게이트는 동일한 특성의 PMOS 및 NMOS가 한쌍으로 병렬 결합하여 각기 반대 극성의 제어신호에 의해 스위칭제어된다.
도면에서 이러한 3개의 전송게이트의 각각의 제어신호는 잠재도 신호 출력부에서 발생된다. 그리고, 입력부(10)의 제어 신호인 dqmb 신호가 활성상태인 '로우'로 되었을때 제1제어신호인 'outen' 신호를 디스에이블(disable) 시키게 된다.
그리고, 제2제어신호 발생부(20)는 cas 잠재도 3, 4(cl3, cl4) 별로 독출 신호(read)를 형성하여 파이프 카운터에 인가함으로서 불필요하게 전류를 소모하는 파이프 카운터 동작을 제거하는 것이다. 즉, cas 잠재도별로 데이터가 노드(Ryu)에 전달된다. cas 잠재도정보를 가지고 있는 노드(Ryn)의 데이터를 가지고 출력인에이블 신호(outen)를 생성한다. outen신호는 독출동작시에 파이프카운터의 데이터를 출력파이프 카운터(pcnt)로 전달하는 역할을 한다. 즉 입력파이프 카운터 신호(pipcount)들은 outen에 의해 전송게이트(transmission gate)를 통과하여 출력 파이프 카운터 신호(pcnt)가 되는 것이다. 이를 이용하여 cas 잠재도 별로 동작하는 신호인 독출신호(read)를 생성한다. read 신호를 생성하는데 필요한 데이터는 노드(Ryu)의 데이터와 노드(Ryu) 보다 1 싸이클 전의 데이터인 OE0신호이므로 NOR 게이트로 이 두신호를 연산한다. 또한 cas 잠재도가 4(cl4)로 동작할 경우에 read 신호가 OE1 신호를 받아 들이지 못해서 중간에 중간에 감쇄하는 현상이 발생하는 것을 방지하기 위해서 OE1 신호와 c14신호를 NAND 게이트로 연결하여 이 둘을 다시 NAND게이트 연산한다.
도 5는 도 3에 기술된 바와 같은 제어 신호인 read 신호를 이용하여 불필요한 전류소모를 줄일 수 있도록 구성한 파이프 카운터회로이다. 즉, NAND 게이트(ND1)을 부가하여 read 신호와 pwrup 신호가 모두 활성화되고, cl2 신호도 활성화되었을때에만 pipecnt0,1,2 신호가 출력될 수 있도록 구성한 것이다. 이 파이프 카운터 회로의 이러한 동작은 도 6에 도시되었으며, 도면에서 보는 바와 같이 출력인에이블신호가 활성화되지 않았을 경우에는 파이프 카운터회로가 동작하지 않아 불필요한 전류소모를 줄일 수 있음을 알 수 있다.
앞에서 설명한 바와 같이, 본 발명의 동기식 그래픽램의 파이프 카운터 제어회로에 의하면, 리드 동작시 계속 동작하는 파이프 카운터를 필요한 때에만 동작하도록 제어함으로써 전류 소모를 줄일 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 파이프 카운터 회로도.
도 2는 도 1의 동작 타이밍도.
도 3은 본 발명의 일 실시예에 의한 파이프 카운터 제어 회로도.
도 4는 도 3에 도시된 펄스신호 발생부의 출력 파형도.
도 5는 본 발명의 파이프 카운터 제어 회로가 적용된 파이프 카운터 회로도.
도 6은 도 5의 동작 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
10:입력부20:제2제어신호 발생부
30:펄스신호 발생부40:잠재도 신호 발생부
50:신호전달부60:제1제어신호 발생부

Claims (2)

  1. 동기식 그래픽램의 파이프 카운터 제어회로에 있어서,
    리드 명령이 입력된 후 그 클럭 사이클에서 한 클럭 및 두 클럭 지난 후 활성화되는 제1 내지 제3펄스 신호를 발생하는 펄스신호 발생수단과,
    카스 신호의 잠재도에 따른 제어신호를 출력하는 잠재도신호 발생수단과,
    상기 펄스신호 발생수단의 출력을 상기 잠재도신호발생수단의 출력 신호에 의해 제어출력하는 신호전달수단과,
    입력 신호가 제1논리상태를 가질때 최종출력신호를 디스에이블시키는 입력수단과,
    상기 입력수단과 신호전달수단의 출력신호를 논리조합하여 파이프 카운터 인에이블 신호를 출력하는 제1제어신호 발생수단과,
    상기 신호전달수단의 출력신호와 상기 펄스신호발생수단의 펄스 신호를 논리합하여, 파이프 카운터 입력신호의 생성부에서 출력인에이블시키는 제어 신호를 발생하는 제2제어신호 발생수단을 구비하는 것을 특징으로 하는 동기식 그래픽램의 파이프 카운터 제어 회로.
  2. 제1항에 있어서, 상기 제2제어신호 발생수단은 상기 펄스신호 발생수단의 제2펄스 신호와 상기 잠재도신호 발생수단 중 한 신호를 논리곱한 신호를 상기 제2제어신호 발생수단의 논리합 게이트의 출력과 다시 논리합하여 최종적인 제2제어신호로 출력하는 구성을 추가로 포함하는 것을 특징으로 하는 동기식 그래픽램의 파이프 카운터 제어 회로.
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* Cited by examiner, † Cited by third party
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US9240165B2 (en) 2012-09-24 2016-01-19 Samsung Electronics Co., Ltd. Display driver integrated circuit including first-in-first-out (FIFO) memories configured to receive display data from a distributor and output the display data to graphics memories a display system having the same, and a display data processing method thereof

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