KR20030002079A - 반도체 메모리 장치의 동작방식에 따라 펄스의 폭을변화시킬 수 있는 제어회로 및 이를 포함하는내부전원전압발생회로 - Google Patents

반도체 메모리 장치의 동작방식에 따라 펄스의 폭을변화시킬 수 있는 제어회로 및 이를 포함하는내부전원전압발생회로 Download PDF

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Abstract

반도체메모리장치의 동작방식에 따라 펄스의 폭을 변화시킬 수 있는 제어회로 및 이를 포함하는 내부전원전압발생회로가 개시된다. 본 발명의 제어회로는 적어도 하나의 메모리뱅크의 비트라인 센스앰프에 내부전원전압을 공급하기 위한 내부전원전압발생회로를 제어하는 제어회로에 관한 것이다. 본 발명의 제어회로는 메모리뱅크의 비트라인을 센싱하기 위한 센싱신호 및 액티브동작을 감지하는 감지신호에 응답하여, 가변펄스가 발생하는 적어도 하나의 펄스발생기; 가변펄스에 응답하여, 가변펄스의 폭 보다 확장된 확장펄스를 발생시키는 적어도 하나의 확장펄스발생기; 및 확장펄스를 논리합하여 감지신호를 발생시키며, 감지신호를 펄스발생기에 피드백하는 논리합회로를 구비한다.
본 발명의 제어회로는 연속액티브동작 또는 리프레쉬 동작과 같은 전력잡음이 큰 동작방식에서는 펄스의 폭을 증가시키고, 메모리뱅크 단독동작과 같은 전력잡음이 작은 동작방식에서는 펄스의 폭을 감소시킨다.

Description

반도체 메모리 장치의 동작방식에 따라 펄스의 폭을 변화시킬 수 있는 제어회로 및 이를 포함하는 내부전원전압발생회로{Control circuit capable of varying pulse width according to the operation mode of semiconductor memory device and internal power supply voltage generator including the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체메모리장치의 동작방식에 따라 펄스의 폭을 변화시킬 수 있는 제어회로 및 이를 포함하는 내부전원전압발생회로에 관한 것이다.
반도체 메모리 장치(예를 들면, 디램)의 액티브 동작은 다음과 같이 기술된다. 워드라인이 선택되면, 메모리셀의 전하가 비트라인의 전하와 차지 쉐어링(charge sharing)된다. 이 때, 충분한 내부전원전압(AIVC)이 비트라인 센스앰프를 통해 비트라인에 공급되면, 비트라인은 메모리셀의 데이터가 리스토어(restore)되고 출력될 수 있도록 디벨럽(develop)된다. 그런데, 내부전원전압이 충분히 공급되지 못하면, 반도체메모리장치의 메모리셀의 데이터가 리스토어되는 시간(tRAS) 또는 로우어드레스 스트로브신호에서 칼럼어드레스 스트로우브신호로 천이해가는 시간(tRCD)과 같은 교류 패러미터(parameter)에 영향을 줄 수 있다. 따라서, 내부전원전압을 순간적으로 높이기 위하여, 소정의 펄스 구간동안 외부전원전압을 인가하여 내부전압을 높이는 방식이 사용된다.
도 1은 종래의 내부전원전압발생회로를 나타내는 도면이고, 도 2는 도 1의 내부전원전압발생회로가 동작하여, 비트라인이 센싱되는 동작을 나타내는 타이밍도이다. 도 1 및 도 2를 참조하여, 내부전원전압발생회로의 동작이 기술된다. 비트라인을 센싱하기 위한 센싱신호(PS)가 "하이"레벨로 활성화되면, 펄스발생기(100)는 펄스(P1)를 발생시킨다. 펄스(P1)는 엔모스 트랜지스터(MN1)를 턴온시켜, 노드(N1)의 전압을 접지전압(VSS)으로 하강시킨다. 그러면, 피모스 트랜지스터(MP1)가 턴온되어, 펄스(P1)의 폭 동안 외부전원전압(VDD)이 내부전원전압(AIVC)으로 공급된다. 그러면, 내부전원전압(AIVC)이 비트라인 센스앰프에 공급되어, 비트라인(BL)이 디벨럽된다.
그러나, 도 1에 도시된 내부전원전압발생회로의 펄스(P1)의 폭은 거의 고정되어 있으므로, 내부전원전압을 전달하는 전원선(power line)이 각 메모리뱅크에 연결되어 있는 반도체 메모리 장치의 경우 내부전원전압이 충분히 공급될 수 없다. 즉, 메모리뱅크들이 연속적으로 동작하는 연속액티브 동작 또는 반도체 메모리 장치의 내부어드레스에 의해 수행되는 리프레쉬 동작과 같은 반도체 메모리 장치의 동작방식의 경우, 메모리뱅크들 상호간에 서로 영향을 미쳐 전력잡음(power noise)이 발생한다. 그 결과, 내부전원전압(AIVC)이 강하되어, 비트라인 센스앰프에 내부전원전압(AIVC)이 충분히 공급될 수 없다.
본 발명의 목적은 연속액티브동작과 같은 전력잡음이 큰 동작방식의 경우, 내부전원전압을 충분히 공급하기 위하여 펄스의 폭을 변화시킬 수 있는 제어회로를 제공하는 것이다.
본 발명의 다른 목적은 내부전원전압을 충분히 공급하기 위하여 상기 제어회로를 포함한 내부전원전압발생회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 내부전원전압발생회로를 나타내는 도면이다.
도 2는 도 1의 내부전원전압발생회로가 동작하여, 비트라인이 센싱되는 동작을 나타내는 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 제어회로의 구성을 나타내는 블록도이다.
도 4는 도 3의 펄스발생기를 구체적으로 나타내는 회로도이다.
도 5는 반도체 메모리 장치가 연속액티브동작을 수행할 때, 도 3의 제어회로의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 일실시예에 따른 내부전원전압발생회로를 나타내는 도면이다.
상기의 목적을 달성하기 위하여 본 발명의 제어회로는 적어도 하나의 메모리뱅크의 비트라인 센스앰프에 내부전원전압을 공급하기 위한 내부전원전압발생회로를 제어하는 제어회로에 관한 것이다. 본 발명의 제어회로는 상기 메모리뱅크의 비트라인을 센싱하기 위한 센싱신호 및 액티브동작을 감지하는 감지신호에 응답하여, 가변펄스가 발생하는 적어도 하나의 펄스발생기; 상기 가변펄스에 응답하여, 상기 가변펄스의 폭 보다 확장된 확장펄스를 발생시키는 적어도 하나의 확장펄스발생기; 및 상기 확장펄스를 논리합하여 상기 감지신호를 발생시키며, 상기 감지신호를 상기 펄스발생기에 피드백하는 논리합회로를 구비하는 것을 특징으로 한다. 액티브동작은 연속액티브동작 및 리프레쉬 동작을 포함한다.
바람직한 실시예에 따르면, 상기 가변펄스는 소정의 폭을 가지는 제1펄스 또는 상기 제1펄스의 폭보다 넓은 제2펄스이다.
상기의 다른 목적을 달성하기 위하여 본 발명의 내부전원전압발생회로는 적어도 하나의 메모리뱅크의 비트라인 센스앰프에 내부전원전압을 공급하는 내부전원전압발생회로에 관한 것이다. 본 발명의 내부전원전압발생회로는 상기 메모리뱅크의 동작방식에 따라 펄스의 폭이 가변되는 적어도 하나의 가변펄스를 발생하는 제어회로; 및 상기 가변펄스의 구간동안에 응답하여, 외부전원전압을 상기 메모리뱅크의 비트라인 센스앰프에 공급하는 적어도 하나의 드라이버를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제어회로는 상기 메모리뱅크의 비트라인을 센싱하기 위한 센싱신호 및 액티브동작을 감지하는 감지신호에 응답하여, 가변펄스가 발생하는 적어도 하나의 펄스발생기; 상기 가변펄스에 응답하여, 상기 가변펄스의 폭보다 확장된 확장펄스를 발생시키는 적어도 하나의 확장펄스발생기; 및 상기확장펄스를 논리합하여 상기 감지신호를 발생시키며, 상기 감지신호를 상기 펄스발생기에 피드백하는 논리합회로를 구비한다. 그리고 상기 가변펄스는 소정의 폭을 가지는 제1펄스 또는 상기 제1펄스의 폭보다 넓은 제2펄스이다.
전술한 본 발명의 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통해 보다 분명하게 인식될 것이다.
도 3은 본 발명의 일실시예에 따른 제어회로를 나타내는 블록도이다. 도 3을 참조하면, 본 발명의 일시예에 따른 제어회로(300)는 펄스발생기들(310, 330, 340, 350), 확장펄스발생기들(360, 370, 380, 390) 및 논리합회로(G1)를 구비한다. 펄스발생기들(310, 330, 340, 350) 및 확장펄스발생기들(360, 370, 380, 390)들은 각각 거의 동일한 구성요소를 포함한다.
펄스발생기들(310, 330, 340, 350)은 반도체메모리장치에 포함된 4개의 메모리뱅크들의 비트라인을 센싱하기 위한 센싱신호들(PS1, PS2, PS3, PS4) 및 액티브동작을 감지하는 감지신호(P3)에 응답하여, 소정의 폭을 가지는 제1펄스들(P1_1, P1_2, P1_3, P1_4) 또는 제1펄스의 폭보다 넓은 제2펄스들(P1E_1, P1E_2, P1E_3, P1E_4)을 선택적으로 발생시킨다. 제1펄스들(P1_1, P1_2, P1_3, P1_4) 또는 제2펄스들(P1E_1, P1E_2, P1E_3, P1E_4)은 각각 4개의 메모리뱅크의 내부전원전압을 공급하기 위한 드라이버들(미도시)에 인가된다.
도 4는 도 3의 펄스발생기(310)를 구체적으로 나타내는 회로도이다. 도 4를 참조하면, 펄스발생기(310)는 제1지연회로(313), 제2지연회로(317), 엔모스 트랜지스터(MN2), 반전논리곱회로(G1) 및 인버터(INV11)를 구비한다. 제1지연회로(311)는제1전송게이트(TG1), 제1래치부(INV1, INV2) 및 제1지연부(INV3, INV4)를 포함한다. 제2지연회로(317)는 제2전송게이트(TG1), 제2래치부(INV5, INV6) 및 제2지연부(INV7 ~ INV10)를 포함한다.
제1펄스(P1_1)의 발생동작이 기술된다. 감지신호(P3)가 "로우"레벨일 때, 제1전송게이트(TG1)가 턴온되고, 제2전송게이트(TG2)가 턴오프된다. 그리고, 엔모스 트랜지스터(MN2)가 턴온되어, 노드(N3)의 신호는 "로우"레벨로 된다. 제2래치부(INV5, INV6)는 노드(N3)의 신호를 래치한다. 인버터들(INV5, INV7 ~ INV10)은 상기 래치된 노드(N3)의 신호를 지연시키며 반전시킨다. 그러면, 노드(N4)의 신호는 "하이"레벨로 된다. 그 후, 센싱신호(PS1)가 "하이"레벨로 될 때, 제1래치부(INV1, INV2)는 상기 "하이"레벨인 센싱신호(PS1)를 래치한다. 그리고, 인버터들(INV1, INV3, INV4)은 상기 "하이"레벨신호를 지연시키며 반전시킨다. 그러면, 노드(N2)의 신호는 지연반전신호가 된다. 그 결과, 노드들(N2, N4)의 신호 및 센싱신호(PS1)가 논리곱(G2, INV11)되어, 소정의 폭을 가진 제1펄스(P1_1)가 발생된다.
제2펄스(P1E_1)의 발생동작이 기술된다. 감지신호(P3)가 "하이"레벨일 때, 제1전송게이트(TG1)가 턴오프되고, 제2전송게이트(TG2)가 턴온된다. 그러면, 제1센싱신호(PS1)가 "하이"레벨로 될 때, 인버터들(INV5,INV7 ~INV10)은 상기 "하이"레벨신호를 상기 제1펄스(P1_1) 발생동작의 경우 보다 더 지연시켜 노드(N4)에 반전신호를 발생시킨다. 그리고, 상기 제1펄스(P1_1)의 발생동작에서 제1래치부(INV1,INV2)에 의해 래치된 신호는 노드(N2)에 지연된 반전신호를 발생시킨다. 그러면, 상기 노드들(N2, N4)의 신호 및 센싱신호(PS1)가 논리곱(G2,INV11)되어, 제1펄스(P1_1)의 폭보다 넓은 제2펄스(P1E_1)가 발생된다.
따라서, 반도체 메모리 장치의 동작방식을 감지하는 감지신호(P3)의 상태에 따라 제1펄스(P1-1) 또는 제2펄스(P1E_1)가 선택적으로 발생된다.
다시 도 3을 참조하면, 확장펄스발생기들(360, 370, 380, 390)은 제1펄스들(P1_1, P1_2, P1_3, P1_4) 또는 제2펄스들(P1E_1, P1E_2, P1E_3, P1E_4)에 응답하여, 확장된 확장펄스들(P2_1, P2_2, P2_3, P2_4)을 발생시킨다. 상기 하나의 확장펄스의 폭은 연속액티브동작 또는 리프레쉬 동작과 같은 반도체메모리장치의 동작방식을 감지할 수 있는 최소시간으로 정해진다.
논리합회로(G1)는 확장펄스들(P2_1,P2_2,P2_3,P2_4)에 응답하여, 액티브동작을 감지하는 감지신호(P3)를 발생시킨다. 그리고, 감지신호(P3)는 펄스발생기들(310,330,340,350)에 피드백된다.
도 5는 반도체 메모리 장치가 연속액티브동작을 수행할 때, 도 3의 제어회로의 동작을 나타내는 타이밍도이다. 도 3 및 도 5를 참조하면, 제1메모리뱅크의 비트라인을 센싱하기 위한 제1센싱신호(PS1)가 "하이"레벨로 될 때, 제1펄스(P1_1)가 발생한다. 제1펄스(P1_1)는 제1메모리뱅크의 드라이버에 인가된다. 그리고, 제1펄스(P1_1)는 확장펄스발생기(360)에 인가된다. 확장펄스발생기(360)는 제1펄스(P1_1)에 응답하여, 연속액티브동작을 감지할 수 있는 최소의 시간(tRRD)을 가지는 확장펄스(P2_1)를 발생시킨다. 확장펄스(P2_1)는 논리합되어 연속액티브동작을 감지할 수 있는 감지신호(P3)를 발생시킨다. 감지신호(P3)는 펄스발생기(330)에 인가된다.
그 후, 제2메모리뱅크의 비트라인을 센싱하기 위한 제2센싱신호(PS2)가 입력되면, 제2펄스(P1E_2)가 발생된다. 그리고, 제2펄스(P1E_2)는 제2메모리뱅크의 드라이버에 인가되면, 제2메모리뱅크의 비트라인 센스앰프에 내부전압이 충분히 공급된다. 그리고, 제2펄스(P1E_2)는 확장펄스발생기(370)에 인가되어 확장펄스(P2_2)를 발생시킨다. 확장펄스(P2_2)는 감지신호(P3)를 "하이"레벨로 계속하여 활성화시킨다.
제3메모리뱅크 및 제4메모리뱅크의 비트라인 센스앰프에 공급되는 내부전압을 제어하기 위한 펄스들의 동작은 제1메모리뱅크 및 제2메모리뱅크의 비트라인에 공급되는 내부전압을 제어하는 펄스들의 동작과 거의 동일하므로, 도 5에서 생략된다. 따라서, 반도체메모리장치가 연속액티브동작을 수행할 때, 본 발명의 제어회로는 펄스의 폭을 증가시킬 수 있다.
한편, 도 5에서 본 발명의 일실시예에 따른 펄스폭 가변회로가 연속 액티브 동작에 적용되는 경우가 설명되었지만, 리프레쉬 동작 또는 하나의 메모리뱅크만 동작하는 경우에도 적용될 수 있다는 것은 당업자에게는 자명한 사실이다. 하나의 메모리뱅크만 동작하는 경우에는 제1펄스만 발생한다.
도 6은 본 발명의 일실시예에 따른 내부전원전압발생회로를 나타내는 도면이다. 도 6를 참조하면, 본 발명의 일실시예에 따른 내부전원전압발생회로는 제어회로(300) 및 4개의 드라이버들(600)을 구비한다. 드라이버들(600)은 4개의 메모리뱅크들의 비트라인 센스앰프에 각각 내부전원전압(AIVC)을 공급한다.
제어회로(300)는 반도체 메모리장치의 동작방식에 따라 제1펄스들(P1_1,P1_2,P1_3,P1_4) 또는 제2펄스들(P1E_1,P1E_2,P1E_3,P1E_4)을 선택적으로 발생시킨다. 제1펄스들(P1_1,P1_2,P1_3,P1_4) 또는 제2펄스들(P1E_1,P1E_2,P1E_3,P1E_4)은 각 드라이버(600)에 인가된다.
제1펄스(P1_1) 또는 제2펄스(P1E_1)가 "하이"레벨로 활성화되면, 엔모스 트랜지스터(MN3)를 턴온시킨다. 그러면, 노드(N5)의 전위가 접지전압(VSS)으로 하강하여, 피모스 트랜지스터(MP2)가 턴온된다. 그래서, 외부전원전압(VDD)이 제1펄스(P1_1) 또는 제2펄스(P1E_1)가 "하이"레벨로 활성화되는 구간동안 제1메모리뱅크의 비트라인 센스앰프에 공급된다. 그리고, 제2펄스(P1E_1)은 제1펄스(P1_1)보다 비트라인 센스앰프에 더 많은 전력이 공급되도록 제어한다.
나머지 다른 제1펄스들(P1_2, P1_3, P1_4) 또는 제2펄스들(P1E_2, P1E_3, P1E_4)에 의해 제어되는 드라이버들(600)의 동작은 제1펄스(P1_1) 또는 제2펄스(P1E_1)에 의해 제어되는 드라이버(600)의 동작과 동일하므로, 생략된다.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
본 발명의 제어회로는 연속액티브동작 또는 리프레쉬 동작과 같은 전력잡음이 큰 동작방식에서는 펄스의 폭을 증가시키고, 메모리뱅크 단독동작과 같은 전력잡음이 작은 동작방식에서는 펄스의 폭을 감소시킨다.
본 발명의 내부전압발생회로는 상기 제어회로를 포함하므로, 전력잡음이 큰 동작방식에서는 전력공급을 증가시킬 수 있고, 전력잡음이 작은 동작방식에서는 전력공급을 감소시킬 수 있다. 따라서, 반도체 메모리 장치에 전력이 효율적으로 공급될 수 있으며, 불필요한 전력소모를 감소시킬 수 있다.

Claims (11)

  1. 적어도 하나의 메모리뱅크의 비트라인 센스앰프에 내부전원전압을 공급하기 위한 내부전원전압발생회로를 제어하는 제어회로에 있어서,
    상기 메모리뱅크의 비트라인을 센싱하기 위한 센싱신호 및 액티브동작을 감지하는 감지신호에 응답하여, 가변펄스를 발생하는 적어도 하나의 펄스발생기;
    상기 가변펄스에 응답하여, 상기 가변펄스의 폭보다 확장된 확장펄스를 발생시키는 적어도 하나의 확장펄스발생기; 및
    상기 확장펄스를 논리합하여 상기 감지신호를 발생시키며, 상기 감지신호를 상기 펄스발생기에 피드백시키는 논리합회로를 구비하는 것을 특징으로 하는 제어회로.
  2. 제1항에 있어서, 상기 가변펄스는
    소정의 폭을 가지는 제1펄스 또는 상기 제1펄스의 폭보다 넓은 제2펄스인 것을 특징으로 하는 제어회로.
  3. 제2항에 있어서, 상기 펄스발생기는
    상기 센싱신호 및 상기 감지신호에 응답하여, 상기 센싱신호를 지연반전시키는 제1지연회로;
    상기 센싱신호 및 상기 감지신호에 응답하여, 상기 센싱신호를 상기 제1지연회로보다 더 지연반전시키는 제2지연회로; 및
    상기 제1지연회로의 출력 및 상기 센싱신호 및 상기 제2지연회로의 출력에 응답하여, 상기 제1펄스 또는 상기 제2펄스를 선택적으로 발생시키는 논리곱회로를 구비하는 것을 특징으로 하는 제어회로.
  4. 제3항에 있어서, 상기 제1지연회로는
    상기 감지신호에 응답하여, 상기 센싱신호를 전송하는 제1전송게이트;
    상기 제1전송게이트의 일측단자에 연결되어, 상기 제1전송게이트에 의해 전송된 센싱신호를 래치하는 제1래치부;
    상기 제1래치부에 의해 래치된 센싱신호를 지연반전시키는 제1인버터; 및
    상기 제1인버터에 의해 지연반전된 센싱신호를 지연반전시키는 제2인버터를 구비하는 것을 특징으로 하는 제어회로.
  5. 제3항 또는 제4항에 있어서, 상기 제2지연회로는
    상기 감지신호에 응답하여, 상기 센싱신호를 전송하는 제2전송게이트;
    상기 제2전송게이트의 일측단자에 연결되어, 상기 제2전송게이트에 의해 전송된 센싱신호를 래치하는 제2래치부;
    상기 제2래치부에 의해 래치된 센싱신호를 반전지연시키는 제3인버터;
    상기 제3인버터에 의해 반전지연된 센싱신호를 반전지연시키는 제4인버터;
    상기 제4인버터에 의해 반전지연된 센싱신호를 반전지연시키는 제5인버터; 및
    상기 제5인버터에 의해 반전지연된 센싱신호를 반전지연시키는 제6인버터를 구비하는 것을 특징으로 하는 제어회로.
  6. 적어도 하나의 메모리뱅크의 비트라인 센스앰프에 내부전원전압을 공급하는 내부전원전압발생회로에 있어서,
    상기 메모리뱅크의 동작방식에 따라 펄스의 폭이 가변되는 적어도 하나의 가변펄스를 발생하는 제어회로; 및
    상기 가변펄스의 구간동안에 응답하여, 외부전원전압을 상기 메모리뱅크의 비트라인 센스앰프에 공급하는 적어도 하나의 드라이버를 구비하는 것을 특징으로 하는 내부전원전압발생회로.
  7. 제6항에 있어서, 상기 제어회로는
    상기 메모리뱅크의 비트라인을 센싱하기 위한 센싱신호 및 액티브동작을 감지하는 감지신호에 응답하여, 가변펄스가 발생하는 적어도 하나의 펄스발생기;
    상기 가변펄스에 응답하여, 상기 가변펄스의 폭보다 확장된 확장펄스를 발생시키는 적어도 하나의 확장펄스발생기; 및
    상기 확장펄스를 논리합하여 상기 감지신호를 발생시키며, 상기 감지신호를 상기 펄스발생기에 피드백하는 논리합회로를 구비하는 것을 특징으로 하는 내부전원전압발생회로.
  8. 제7항에 있어서, 상기 가변펄스는
    소정의 폭을 가지는 제1펄스 또는 상기 제1펄스의 폭보다 넓은 제2펄스인 것을 특징으로 하는 내부전원전압발생회로.
  9. 제8항에 있어서, 상기 펄스발생기는
    상기 센싱신호 및 상기 감지신호에 응답하여, 상기 센싱신호를 지연반전시키는 제1지연회로;
    상기 센싱신호 및 상기 감지신호에 응답하여, 상기 센싱신호를 상기 제1지연회로보다 더 지연반전시키는 제2지연회로; 및
    상기 제1지연회로의 출력 및 상기 센싱신호 및 상기 제2지연회로의 출력에 응답하여, 상기 제1펄스 또는 상기 제2펄스를 선택적으로 발생시키는 논리곱회로를 구비하는 것을 특징으로 하는 내부전원전압발생회로.
  10. 제6항 내지 제9항에 있어서, 상기 드라이버는
    게이트전압에 응답하여, 상기 비트라인 센스앰프에 외부전원전압을 공급하는풀업 트랜지스터; 및
    상기 가변펄스에 응답하여, 상기 풀업트랜지스터의 게이트전압을 접지전압으로 하강시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 내부전원전압발생회로.
  11. 제10항에 있어서,
    상기 풀업 트랜지스터는 피모스 트랜지스터이고, 상기 풀다운 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 내부전원전압발생회로.
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