KR100200767B1 - 동기식 반도체 장치의 칼럼 어드레스 버퍼 제어회로 - Google Patents

동기식 반도체 장치의 칼럼 어드레스 버퍼 제어회로 Download PDF

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Abstract

2-비트 프리 패치 방식을 사용하는 동기식 반도체 메모리 장치에 있어서, 2-비트 프리 패치 동작 감지 회로, 칼럼 어드레스 카운터, 내부 칼럼 어드레스 발생기, 및 내부 칼럼 어드레스 버퍼 제어 회로를 구비하는 내부 칼럼 어드레스 버퍼 제어 회로가 개시되어 있다. 2-비트 프리 패치 동작 감지 회로는 2-비트 프리 패치 동작을 감지하여 2-비트 프리 패치 신호를 출력한다. 칼럼 어드레스 카운터는 한 번의 입출력 명령이 있을 때마다, 버스트 길이만큼 내부 클럭 신호를 카운팅하고 다시 리셋되는 신호를 출력한다. 내부 칼럼 어드레스 발생기는 칼럼 어드레스 카운터로부터 출력되는 신호에 따라, 엑세스 되는 데이터의 개시 어드레스를 입력하여 한 번의 입출력 명령에 대하여 발생되어야 하는 일련의 내부 칼럼 어드레스를 발생한다. 내부 칼럼 어드레스 버퍼 제어 회로는 2-비트 프리 패치 신호에 의해서 제어되며, 내부 칼럼 어드레스 발생기로부터 출력되는 내부 칼럼 어드레스를 입력하여, 2-비트 프리 패치 동작에 대해서는 2 클럭 단위로 변화하는 내부 칼럼 어드레스를 2 클럭 사이클 주기로 출력한다. 본 발명에 의하면, 2-비트 프리 패치 동작을 가지는 동기식 반도체 메모리 장치에 있어서, 2-비트 프리 패치 방식에 적합하게 칼럼 어드레스 버퍼를 제어함으로써 고 속도의 동기식 반도체 메모리 장치를 구현할 수 있는 효과를 가진다.

Description

동기식 반도체 장치의 칼럼 어드레스 버퍼 제어 회로
본 발명은 칼럼(Column) 어드레스(Address) 버퍼(Buffer) 제어(Control) 회로에 관한 것으로서, 특히 2-비트(Bit) 프리 패치(Prefetch) 기능을 가지는 동기식 반도체 메모리 장치에 있어서 2-비트 프리 패치 기능에 부합하는 칼럼 어드레스 버퍼 제어 회로에 관한 것이다.
동기식 메모리 장치는 일정한 주기를 가지고 동작하는 외부 시스템 클럭에 동기 되어 동작하는 반도체 메모리 장치의 한 종류이다. 동기식 메모리 장치는 주변 장치의 전반적인 성능 향상에 따라 고 속도, 고 주파수의 동작능력을 요구하고 있다.
동기식 메모리 장치의 동작이 고 속도화됨에 따라 종래의 파이프라인(Pipeline) 방식으로 동작하는 내부 회로의 동작이 주파수의 제약을 받게 되었다. 따라서, 2-비트 프리 패치라는 개념에 의한 내부 회로 동작 기능이 도입되고 있다.
2-비트 프리 패치 개념에 의한 내부 회로 동작의 기능은, 동기식 반도체 메모리 장치의 동작 속도의 향상을 위해서, 외부 명령이 인가되면 동기식 메모리 장치의 내부 회로들의 동작을 2 클럭 주기로 활성화시키는 기능이다. 따라서 내부 회로 동작에 있어서, 1 클럭 주기로 활성화되는 것에 비해 시간적 여유가 생기게 되어 외부 클럭 주파수에 의한 제약을 받지 않게 된다. 다시 말하면, 2-비트 프리 패치 방식을 사용하게 되면 대부분의 내부 회로들을 2 클럭 단위로 동작시키게 되고, 데이터 입출력 동작은 외부 클럭에 동기 되어 1 클럭 단위로 수행되어 진다. 그러므로 내부 회로의 동작은 2 클럭 단위로 동작하게 됨에 따른 시간적 여유가 생기게 되면서 데이터 입출력은 1 클럭 단위로 수행됨으로 인해, 외부 장치들 간의 인터페이스(Interface) 관점에서 데이터 입출력 속도가 외부 클럭 속도에 대응될 수 있으므로 동기식 메모리 장치의 동작 성능을 향상시킬 수 있게 된다.
2-비트 프리 패치 방식으로는 2N 룰(Rule)이 사용되고 있다. 2N 룰의 개념을 동기식 메모리 장치의 동작에 대해서 설명을 하면 다음과 같다.
동기식 메모리 장치는 기본적으로 버스트 길이(BL: Burst Length)를 가지고 있다. 즉 한 번의 입출력 명령에 의해 한 번의 입출력 동작 신호가 입력되게 되면 이에 따른 데이터 입출력은 버스트 길이(BL) 만큼 수행되게 된다. 예를 들면, 버스트 길이(BL)가 4인 동기식 메모리 장치에 있어서는 한 번의 입출력 명령에 의해 한 번의 입출력 동작 신호가 입력되게 되면, 4개의 데이터가 외부 클럭에 동기 되어 순차적으로 입출력되게 된다. 이 때, 칼럼 어드레스의 개시 어드레스는 입출력 동작 명령이 입력되는 시점에 인가되어 지며, 인가된 칼럼 어드레스를 개시 어드레스로 하여 외부 클럭에 동기 되어 내부적으로 칼럼 어드레스를 순차적으로 증가시켜 해당되는 메모리 셀의 데이터를 입출력시키게 된다. 이러한 입출력 동작 하에서의 칼럼 어드레스의 증가를 이용한 것이 2N 룰이다. 즉 입출력 동작 명령과 함께 인가된 칼럼 어드레스를 Ai(n)이라고 하면 내부 칼럼 어드레스 버퍼에 의하여 CAi(n)이 발생하게 되고, 다음 클럭에 발생하게 되는 내부 칼럼 어드레스는 칼럼 어드레스 증가에 의해 CAi(n+1)가 됨을 알 수 있다 따라서, 입출력 동작 명령이 입력되는 시점에 인가되는 어드레스 CAi(n)과 CAi(n+1)에 해당하는 칼럼 어드레스를 동시에 활성화시킴으로써 다음 클럭에 실행되어야 할 내부 회로의 동작을 1 클럭 앞당겨 실행시킬 수 있게 된다. 그리고 입출력 동작 명령이 인가된 시점에서 2 클럭 후에는 CAi(n+2)와 CAi(n+3)에 해당하는 내부 회로의 동작을 동시에 수행할 수 있게 되므로 인해 실제 내부 회로의 동작은 1 클럭 주기에서 2 클럭 주기로 시간적인 여유가 생기게 되는 것이다.
이러한 2N 룰을 적용하는 2-비트 프리 패치 기능을 가지는 동기식 메모리 장치는 2-비트 프리 패치 기능에 대응할 수 있는 칼럼 어드레스 버퍼 제어 회로를 가져야 한다.
도 1은 종래의 동기식 메모리 장치에 있어서, 칼럼 어드레스 버퍼 제어 회로의 회로도를 나타내고 있다.
도 1 을 참조하면, 종래의 동기식 메모리 장치에 있어서, 칼럼 어드레스 버퍼 제어 회로는 내부 클럭 발생 회로(100), 데이터 입출력 명령 감지 회로(110), 스위칭 수단(SW), 칼럼 어드레스 카운터(120), 내부 칼럼 어드레스 발생기(130), 및 칼럼 어드레스 버퍼(140)를 구비한다.
내부 클럭 발생 회로(100)는 외부 클럭(CLK)에 동기 하는 내부 클럭 신호(PCLK)를 발생한다.
데이터 입출력 명령 감지 회로(110)는 칼럼 어드레스 스트로우브 신호(CASB)와 칩(Chip) 선택 신호(CSB)를 입력하여 칼럼 어드레스 스트로우브 신호(CASB)에 따라 입력되는 데이터 입출력 명령을 감지하여 데이터 입출력 명령이 있을 때마다 데이터 입출력 신호(DIO)를 출력한다. 여기서 데이터 입출력 명령이 일어나지 않을 경우에는 칩(Chip) 선택 신호(CSB)에 의해 데이터 입출력 명령 감지 회로(110)가 디스에이블(Disable) 되고 따라서 도 1의 칼럼 어드레스 버퍼 제어 회로 전체의 동작이 디스에이블 된다.
스위칭 수단(SW)은 내부 클럭 발생 회로(100)로부터 출력되는 내부 클럭 신호(PCLK)와 데이터 입출력 명령 감지 회로(110)로부터 출력되는 데이터 입출력 신호(DIO)를 입력하여, 데이터 입출력 명령이 있을 때마다 내부 클럭 신호(PCLK)에 동기 하는 내부 칼럼 어드레스 제어 신호(PCA)를 출력한다. 내부 칼럼 어드레스 제어 신호(PCA)는 칼럼 어드레스 버퍼(140)를 제어하기 위한 신호이다.
칼럼 어드레스 카운터(120)는 내부 칼럼 어드레스 제어 신호(PCA)와 내부 클럭 신호(PCLK)를 입력하여, 칼럼 어드레스 카운팅 신호(COSCNTi)를 출력한다. 칼럼 어드레스 카운팅 신호(COSCNTi)는 데이터 입출력 명령이 있을 때마다 리셋(Reset) 되고 내부 클럭 신호(PCLK)를 카운팅 하여 버스트 길이(BL)를 완료한 다음 다시 리셋되는 신호이다.
내부 칼럼 어드레스 발생기(130)는 칼럼 어드레스 카운팅 신호(COSCNTi)와 칼럼 어드레스 버퍼(140)로부터 출력되는 칼럼 어드레스(CAi)를 입력하여 칼럼 어드레스 카운팅 신호(COSCNTi)가 내부 클럭 신호(PCLK)를 카운팅 하는 동안 내부 클럭 신호(PCLK)에 동기 하여 다음 클럭에 발생되는 칼럼 어드레스를 내부 칼럼 어드레스(PCAiB)로서 출력한다.
칼럼 어드레스 버퍼(140)는 스위칭 수단(SW1), 스위칭 수단(SW2), 및, 래치 및 구동부(141)로써 구성되어 있다.
스위칭 수단(SW1)은 내부 칼럼 어드레스 제어 신호(PCA)에 의해서 제어되는 데, 데이터 입출력 명령이 있을 때 입력되는 데이터 어드레스(Ai)를 입력하여 내부 칼럼 어드레스 제어 신호(PCA)가 활성화될 때 데이터 어드레스(Ai)를 스위칭 하여 래치 및 구동부(141)로 입력시킨다.
스위칭 수단(SW2)은 내부 칼럼 어드레스 제어 신호(PCA)와 내부 클럭 신호(PCLK)에 의해서 제어되는 데, 내부 칼럼 어드레스 제어 신호(PCA)가 로우('L') 레벨에 있을 때, 내부 칼럼 어드레스 발생기(130)로부터 입력되는 내부 칼럼 어드레스(PCAiB)를 버스트 길이(BL)에 해당되는 내부 클럭 신호(PCLK) 수만큼의 시간동안 내부 클럭 신호(PCLK)의 매 사이클마다 스위칭 하여 래치 및 구동부(141)로 입력시킨다.
래치 및 구동부(141)는 스위칭 수단(SW1)과 스위칭 수단(SW2)으로부터 데이터 어드레스(Ai) 및 내부 칼럼 어드레스(PCAiB)를 입력하여 순차적으로 내부 클럭 신호(PCLK)의 매 사이클마다 연속적인 칼럼 어드레스(CAi)를 출력한다.
도 2는 도 1에 있어서, 칼럼 어드레스 버퍼(140)의 상세한 회로를 나타내는 회로도이다.
도 2를 참조하면, 칼럼 어드레스 버퍼(140)는 트랜스미션(Transmission) 게이트(Gate)들(TG1,TG2,TG3,TG4)과 래치(Latch) 회로들(L1,L2,L3)로써 구성되어 있다.
칼럼 어드레스 버퍼(140)는 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)에 의해서 제어되고, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)와 내부 칼럼 어드레스 발생기(130)로부터 출력되는 내부 칼럼 어드레스(PCAiB)를 입력하여 이들을 경우에 따라 스위칭 하여 칼럼 어드레스(CAi)로서 출력한다. 즉, 내부 칼럼 어드레스 제어 신호(PCA)의 제어 하에, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)를 개시 칼럼 어드레스로서 출력하고, 데이터 어드레스(Ai)를 개시 칼럼 어드레스로 하여 연속적으로 증가하는 칼럼 어드레스를 내부 칼럼 어드레스 발생기(130)로부터 입력하여 이를 내부 클럭 신호(PCLK)의 매 주기마다 칼럼 어드레스(CAi)로서 출력한다.
래치회로들(L1,L3)은 각각 트랜스미션 게이트들(TG1,TG3)로부터 스위칭 되는 신호들을 한 내부 클럭 신호(PCLK) 주기동안 래치하고, 래치 회로(L2)는 트랜스미션 게이트(TG2)와 트랜스미션 게이트(TG4)로부터 스위칭 되는 신호를 한 내부 클럭 신호(PCLK)주기동안 래치 한다.
트랜스미션 게이트(TG1)는 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)를 입력하여, 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨일 경우에만 입력된 데이터 어드레스(Ai)를 전송시키기 위하여 출력한다.
트랜스미션 게이트(TG2)는 트랜스미션 게이트(TG1)로부터 출력되고 래치 회로(L1)에 의해서 래치 되어 있는 데이터 어드레스(Ai)를 입력하여, 내부 칼럼 어드레스 제어 신호(PCA)가 하이('H') 레벨에 있을 경우에만 입력된 데이터 어드레스(Ai)를 출력한다. 여기서 출력되는 데이터 어드레스(Ai)는 래치 회로(L2)에서 래치 되어 칼럼 어드레스(CAi)로서 출력된다. 트랜스미션 게이트(TG2)는 내부 칼럼 어드레스 제어 신호(PCA)가 액티브 하이('H')일 경우에만 턴 온 되어 외부에서 입력되는 데이터 어드레스(Ai)를 개시 어드레스로서 전송시키고, 내부 칼럼 어드레스 제어 신호(PCA)가 로우('L') 레벨에 있는 동안에는 턴 오프 되어 외부로부터의 데이터 어드레스가 전송되는 것을 차단시키는 역할을 한다.
트랜스미션 게이트(TG3)는 내부 칼럼 어드레스 발생기(130)로부터 출력되는 내부 칼럼 어드레스(PCAiB)를 입력하여, 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨일 경우에만 입력된 데이터 어드레스(Ai)를 출력한다.
트랜스미션 게이트(TG4)는 트랜스미션 게이트(TG3)로부터 출력되어 래치 회로(L3)에 의해 래치 되어 있는 내부 칼럼 어드레스(PCAiB)를 입력하여 내부 클럭 신호(PCLK)가 하이('H') 레벨에 있고 내부 칼럼 어드레스 제어 신호(PCA)가 로우('L') 레벨에 있을 경우에만 입력된 내부 칼럼 어드레스(PCAiB)를 출력한다. 여기서 출력되는 내부 칼럼 어드레스(PCAiB)는 래치 회로(L2)에 의해서 래치 되어 칼럼 어드레스(CAi)로서 출력된다. 트랜스미션 게이트(TG4)는 내부 칼럼 어드레스 제어 신호(PCA)가 액티브 하이('H')일 경우에는, 즉 트랜스미션 게이트(TG2)에 의해서 외부에서 입력되는 데이터 어드레스(Ai)를 개시 어드레스로서 전송시키는 동안은 턴 오프 되어있고, 내부 칼럼 어드레스 제어 신호(PCA)가 로우('L') 레벨에 있는 동안에는 턴 온되어 내부 칼럼 어드레스 발생기로부터 발생되는 내부 칼럼 어드레스를 전송하는 역할을 한다.
이상의 설명에서 알 수 있는 바와 같이, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)는 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨에 있을 때 입력된다. 그리고, 내부 클럭 신호(PCLK)에 동기되어 데이터 입출력 명령이 있을 때에만 하이('H') 레벨로 되는 내부 칼럼 어드레스 제어 신호(PCA)의 라이징 에지(Rising Edge)에 따라, 데이터 어드레스(Ai)는 내부 클럭 신호(PCLK) 주기 동안 개시 칼럼 어드레스로서 출력된다, 또한 내부 칼럼 어드레스 발생기(130)로부터 출력되는 내부 칼럼 어드레스(PCAiB)는 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PAC)가 동시에 로우('L') 레벨에 있을 때 입력되어, 내부 칼럼 어드레스 제어 신호(PCA)가 로우('L') 레벨에 있고 내부 클럭 신호(PCLK)가 하이('H') 레벨에 있을 경우에만 칼럼 어드레스(CAi)로서 출력된다. 여기서 내부 칼럼 어드레스(PCAiB)의 출력은 개시 칼럼 어드레스가 출력되고 난 다음의 내부 클럭 신호(PCLK)의 주기부터 이루어진다.
도 3은 도 1의 종래의 칼럼 어드레스 버퍼 제어 회로의 동작을 설명하기 위하여 각 신호들의 타이밍도를 나타내고 있다. 여기서 나타내는 타이밍도는 데이터 출력 명령에 대한 것이다, 그리고, Ai(n), CSLi, 및 Dout은 각각 데이터 출력 명령과 함께 입력되는 데이터 어드레스, 칼럼 선택 라인의 신호, 및 출력되는 데이터의 신호들을 나타내고 있다. 그리고 또한 여기서는 버스트 길이(BL)가 4인 경우를 고려하고 있다.
도 3을 참조하면, 데이터 출력 명령이 입력되면, 데이터 출력 명령과 함께 입력되는 데이터 어드레스(Ai(n))는 내부 칼럼 어드레스 제어 신호(PCA)의 라이징 에지에 따라 개시 칼럼 어드레스, CAi(n)으로서 출력된다, 그런 다음, 내부 클럭 신호(PCLK)의 라이징 에지에 따라 칼럼 어드레스 CAi(n+1), CAi(n+2), 및 CAi(n+3)이 연속적으로 주어진 칼럼 어드레스 출력 단자로부터 출력된다. 이에 따라 칼럼 선택 라인들, CSL(n), CSL(n+1), CSL(n+2), 및 CSL(n+3)이 연속적으로 인에이블 된다. 그리고, 각 칼럼 어드레스들, CAi(n), CAi(n+1), CAi(n+2), 및 CAi(n+3)에 해당되는 데이터들, Dout(n), Dout(n+1), Dout(n+2), 및 Dout(n+3)이 주어진 데이터 출력 단자로부터 출력된다.
이와 같은 종래의 칼럼 어드레스 버퍼 제어 회로는 위에서 언급한 2-비트 프리 패치 방식을 적용하는 동기식 메모리 장치에는 적합하지가 못하다. 즉, 내부 클럭 신호의 매 2 사이클마다 내부 클럭 신호의 2 사이클에 해당하는 칼럼 어드레스를 동시에 활성화시킴으로써 다음 클럭에 실행되어야 할 내부 회로의 동작을 1 클럭 앞당겨 실행시키기 위해서는, 내부 클럭 신호의 매 사이클마다 칼럼 어드레스를 순차적으로 활성화시키는 종래의 칼럼 어드레스 버퍼 제어 회로를 적용할 수가 없다.
따라서, 본 발명의 목적은 2-비트 프리 패치 방식을 적용하는 동기식 메모리 장치에 있어서, 2-비트 프리 패치 방식에 적합하게 동작하는 칼럼 어드레스 버퍼 제어 회로를 제공하는 데 있다.
도 1은 종래의 칼럼 어드레스 버퍼 제어 회로의 회로도이다.
도 2는 도 1에 있어서, 칼럼 어드레스 버퍼의 회로도이다.
도 3은 도 1의 칼럼 어드레스 버퍼 제어 회로의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 4는 본 발명의 실시예에 따른 칼럼 어드레스 버퍼 제어 회로의 회로도이다.
도 5는 도 4에 있어서, 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로의 블록도이다.
도 6은도 4에 있어서, 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로의 회로도이다.
도 7은 도 4에 있어서, 내부 칼럼 어드레스 버퍼 제어 회로의 블록도이다.
도 8은 도 4의 칼럼 어드레스 카운터와 도 7의 딜레이 수단의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 9는 도 4에 있어서, 내부 칼럼 어드레스 버퍼 제어 회로의 회로도이다.
도 10은 도 4에 있어서, 칼럼 어드레스 버퍼 제어 회로의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도면의 주요 부호에 대한 설명
CLK: 클럭 신호, PCLK: 내부 클럭 신호,
CSB: 칩 선택 신호, CASB: 칼럼 어드레스 스트로우브 신호,
PCA: 칼럼 어드레스 제어 신호, DIO: 데이터 입출력 신호,
COSCNTi: 칼럼 어드레스 카운팅 신호, PCAiB: 내부 칼럼 어드레스,
Ai: 데이터 어드레스, CAi: 칼럼 어드레스,
SW,SW1,SW2,SW3,SW4: 스위칭 수단들, VCCHB: 전원 단자,
TG1, 내지 TG4: 전송 게이트, CSL: 칼럼 선택 라인,
Dout: 출력 데이터, PCA0B: 내부 칼럼 어드레스의 최하위 비트,
CA0: 칼럼 어드레스의 최하위 비트, P2N: 2-비트 프리 패치 제어 신호.
상기 목적을 달성하기 위하여, 본 발명의 칼럼 어드레스 버퍼 제어 회로는 2-비트 프리 패치 동작 감지 회로, 칼럼 어드레스 카운터, 내부 칼럼 어드레스 발생기, 및 2-비트 프리 패치 내부 칼럼 어드레스 버퍼 제어 회로를 구비하는 것을 특징으로 한다.
2-비트 프리 패치 동작 감지 회로는 2-비트 프리 패치 동작을 감지하여 2-비트 프리 패치 신호를 출력한다.
칼럼 어드레스 카운터는 버스트 길이에 따라, 한 번의 입출력 명령에 대하여 발생되어야 하는 칼럼 어드레스의 수를 제어하기 위한 카운팅 제어 신호를 출력한다.
내부 칼럼 어드레스 발생기는 카운팅 제어 신호에 따라, 엑세스 되는 데이터의 개시 어드레스를 입력하여 한 번의 입출력 명령에 대하여 발생되어야 하는 일련의 내부 칼럼 어드레스를 발생한다.
2-비트 프리 패치 내부 칼럼 어드레스 버퍼 제어 회로는 2-비트 프리 패치 신호에 의해서 제어되며, 내부 칼럼 어드레스 발생기로부터 출력되는 내부 칼럼 어드레스를 입력하여, 2-비트 프리 패치 동작에 대해서는 2 클럭 단위로 변화하는 내부 칼럼 어드레스를 2 클럭 사이클 주기로 출력한다.
이어서 첨부한 도면을 참조하여 본 발명에 대해서 상세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 칼럼 어드레스 버퍼 제어 회로의 블록도이다.
도 4에 대해서 자세히 설명하기 전에, 설명의 이해를 돕기 위하여, 종래 방식과 본 발명의 방식에 따라 발생되는 시이퀀셜(Sequential) 어드레스 증가(Increment)에 따른 칼럼 어드레스의 변화를 아래의 표에 나타내었다. 여기서, 버스트 길이를 8이라 가정하고 사용되는 칼럼 어드레스의 비트가 CA5 내지 CA0라고 가정한다. 또한 여기서, 데이터 입출력 명령이 입력될 때 인가되는 어드레스, 즉 개시 어드레스가 110011(CA5~CA0)라고 가정하였다.
전송 순서 종래 기술(Pipeline 방식) 본 발명(2-비트 프리 패치 방식)
CA5-CA3 CA2-CA0 CA5-CA3 CA2-CA0
1 110 11 110 11
2 110 100
3 110 101 110 101
4 110 110
5 110 111 110 111
6 110 0
7 110 1 110 1
8 110 110
위의 표에서 알 수 있듯이, 버스트 길이(BL)가 8인 경우는 시이퀀셜(Sequential) 어드레스 증가(Increment)에 따른 칼럼 어드레스의 변화에 있어서, CA2~CA0에 해당하는 어드레스만 바뀌게 된다. 따라서, 종래의 파이프라인(Pipeline) 방식은 CA2~CA0에 해당하는 어드레스가 내부 클럭 신호의 매 사이클마다 변화하게 되고, 2-비트 프리 패치 방식을 사용할 경우는 CA2~CA0에 해당하는 어드레스가 내부 클럭 신호의 2 클럭 사이클 단위로 변화하게 된다. 따라서 2-비트 프리 패치 방식에 있어서는, 발생되는 내부 칼럼 어드레스의 최하위 비트는 변화하지 않는다.
이러한 칼럼 어드레스를 발생시키기 위하여, 본 발명의 실시예에 따른 칼럼 어드레스 버퍼 제어 회로는 도 4에 나타나 있는 바와 같이, 2-비트 프리 패치 동작 감지 회로(300), 내부 클럭 발생 회로(310), 데이터 입출력 명령 감지 회로(320), 스위칭 수단(SW), 칼럼 어드레스 카운터(330), 내부 칼럼 어드레스 발생기(340), 및 2-비트 프리 패치 칼럼 어드레스 버퍼 제어 회로(370)를 구비한다.
2-비트 프리 패치 동작 감지 회로(300)는 2-비트 프리 패치 동작을 감지하여 2-비트 프리 패치 신호(P2N)를 출력한다.
내부 클럭 발생 회로(310)는 외부 클럭(CLK)에 동기 하는 내부 클럭 신호(PCLK)를 발생한다.
데이터 입출력 명령 감지 회로(320)는 칼럼 어드레스 스트로우브 신호(CASB)와 칩(Chip) 선택 신호(CSB)를 입력하여 칼럼 어드레스 스트로우브 신호(CASB)에 따라 입력되는 데이터 입출력 명령을 감지하여 데이터 입출력 명령이 있을 때마다 데이터 입출력 신호(DIO)를 출력한다. 여기서 데이터 입출력 명령이 일어나지 않을 경우에는 칩(Chip) 선택 신호(CSB)에 의해 데이터 입출력 명령 감지 회로(320)가 디스에이블(Disable) 되고 따라서 도 4의 칼럼 어드레스 버퍼 제어 회로 전체의 동작이 디스에이블 된다.
스위칭 수단(SW)은 내부 클럭 발생 회로(310)로부터 출력되는 내부 클럭 신호(PCLK)와 데이터 입출력 명령 감지 회로(320)로부터 출력되는 데이터 입출력 신호(DIO)를 입력하여, 데이터 입출력 명령이 있을 때마다 내부 클럭 신호(PCLK)에 동기 하는 내부 칼럼 어드레스 제어 신호(PCA)를 출력한다.
내부 칼럼 어드레스 제어 신호(PCA)와 2-비트 프리 패치 신호(P2N)는 2-비트 프리 패치 칼럼 어드레스 버퍼(370)를 제어하기 위한 신호들이다.
칼럼 어드레스 카운터(330)는 내부 칼럼 어드레스 제어 신호(PCA)와 내부 클럭 신호(PCLK)를 입력하여, 칼럼 어드레스 카운팅 신호(COSCNTi)를 출력한다. 칼럼 어드레스 카운팅 신호(COSCNTi)는 데이터 입출력 명령이 있을 때마다 리셋(Reset) 되고 내부 클럭 신호(PCLK)를 카운팅 하여 버스트 길이(BL)를 완료한 다음 다시 리셋되는 신호이다.
내부 칼럼 어드레스 발생기(340)는 칼럼 어드레스 카운팅 신호(COSCNTi)와 2-비트 프리 패치 칼럼 어드레스 버퍼(370)로부터 출력되는 칼럼 어드레스(CA0,CAi)를 입력하여 칼럼 어드레스 카운팅 신호(COSCNTi)가 내부 클럭 신호(PCLK)를 카운팅 하는 동안 내부 클럭 신호(PCLK)에 동기 하여 다음 클럭에 발생되는 칼럼 어드레스를 내부 칼럼 어드레스(PCAiB)로서 출력한다.
2-비트 프리 패치 칼럼 어드레스 버퍼 제어 회로(370)는 다시, 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로(350)와 내부 칼럼 어드레스 버퍼 제어 회로(360)로 구성되어 있다.
도 5는 도 4에 있어서, 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로(350)의 블록도를 나타내고 있다.
도 5를 참조하면, 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로(350)는 스위칭 수단(SW1), 스위칭 수단(SW2), 스위칭 수단 제어 신호 발생기(351), 및 래치 및 구동부(352)로써 구성되어 있다.
스위칭 수단(SW1)은 내부 칼럼 어드레스 제어 신호(PCA)에 의해서 제어되는 데, 데이터 입출력 명령이 있을 때 입력되는 데이터 어드레스의 최하위 비트(A0)를 입력하여 내부 칼럼 어드레스 제어 신호(PCA)가 활성화될 때 데이터 어드레스의 최하위 비트(A0)를 스위칭 하여 래치 및 구동부(352)로 입력시킨다.
스위칭 수단 제어 신호 발생기(351)는 내부 칼럼 어드레스 제어 신호(PCA), 2-비트 프리 패치 신호(P2N), 및 내부 클럭 신호(PCLK)를 입력하여, 스위칭 제어 신호(CSW2)를 출력한다. 스위칭 제어 신호(CSW2)는 2-비트 프리 패치 신호(P2N)가 하이('H') 레벨인 경우에는 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)의 상태를 무시하고 항상 로우('L')레벨이 되는 신호이다.
스위칭 수단(SW2)은 스위칭 제어 신호(CSW2)에 의해서 제어되어, 도 4의 내부 칼럼 어드레스 발생기(340)로부터 출력되는 내부 칼럼 어드레스의 최하위 비트를 스위칭 한다. 위의 표에서 알 수 있듯이 2-비트 프리 패치 방식에 있어서, 칼럼 어드레스는 내부 클럭 신호(PCLK)의 매 2 클럭 주기마다 내부 클럭 신호(PCLK)의 2 클럭 주기만큼 변화하기 때문에, 변화되는 칼럼 어드레스의 최하위 비트(CA0)의 상태(Status)는 데이터 어드레스, 즉 개시 칼럼 어드레스의 최하위 비트(A0)와 동일하다. 따라서, 2-비트 프리 패치 신호(P2N)가 활성화되면, 제 2 스위칭 수단(SW2)은 내부 칼럼 어드레스 발생기(340)로부터 입력되는 내부 칼럼 어드레스의 최하위 비트(PCA0B)가 래치 및 구동부(352)로 전달되지 않도록 한다.
래치 및 구동부(352)는 스위칭 수단(SW1)과 스위칭 수단(SW2)으로부터 데이터 어드레스의 최하위 비트(A0) 및 내부 칼럼 어드레스의 최하위 비트(PCA0B)를 입력하여, 2-비트 프리 패치 동작에 대해서는 데이터 어드레스의 최하위 비트(A0)를 칼럼 어드레스의 최하위 비트(CA0)로서 내부 클럭 신호(PCLK)의 매 사이클마다 출력한다.
도 6은 도 5의 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로(350)의 상세한 회로도이다.
도 6을 참조하면, 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로(350)는 트랜스미션 게이트들(410,420,430,440)과 래치 회로들(450,460,470)로써 구성되어 있다. 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로(350)는 내부 클럭 신호(PCLK), 2-비트 프리 패치 신호(P2N), 및 내부 칼럼 어드레스 제어 신호(PCA)에 의해서 제어되고, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스의 최하위 비트(A0)와 내부 칼럼 어드레스 발생기(340)로부터 출력되는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 입력하여 이들을 경우에 따라 스위칭 하여 칼럼 어드레스(CAi)의 최하위 비트(CA0)로서 출력한다. 즉, 내부 칼럼 어드레스 제어 신호(PCA)와 2-비트 프리 패치 신호(P2N)의 제어 하에, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)의 최하위 비트(A0)를 개시 칼럼 어드레스의 최하위 비트(CA0)로서 출력하고, 또한 이를 내부 클럭 신호(PCLK)의 매 2 사이클 주기마다 출력되는 내부 클럭 신호(PCLK)의 2 사이클 주기로 변화하는 칼럼 어드레스(CAi)의 최하위 비트(CA0)로 출력한다.
래치회로들(450,470)은 각각 트랜스미션 게이트들(410,430)로부터 스위칭 되는 신호들을 한 내부 클럭 신호(PCLK) 주기동안 래치하고, 래치 회로(460)는 트랜스미션 게이트(420)와 트랜스미션 게이트(440)로부터 스위칭 되는 신호를 한 내부 클럭 신호(PCLK)주기동안 래치 한다.
트랜스미션 게이트(410)는 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)의 최하위 비트(A0)를 입력하여, 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨일 경우에, 입력된 데이터 어드레스(Ai)의 최하위 비트(A0)를 출력한다.
트랜스미션 게이트(420)는 트랜스미션 게이트(410)로부터 출력되고 래치 회로(450)에 의해서 래치 되어 있는 데이터 어드레스(Ai)의 최하위 비트(A0)를 입력하여, 내부 칼럼 어드레스 제어 신호(PCA)가 하이('H') 레벨에 있을 경우에만 입력된 데이터 어드레스(Ai)의 최하위 비트(A0)를 출력한다. 여기서 출력되는 데이터 어드레스(Ai)의 최하위 비트(A0)는 래치 회로(460)에서 래치 되어 칼럼 어드레스(CAi)의 최하위 비트(CA0)로서 출력된다.
트랜스미션 게이트(430)는 내부 칼럼 어드레스 발생기(340)로부터 출력되는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 입력하여, 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨일 경우에만 입력된 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 출력한다.
트랜스미션 게이트(440)는 트랜스미션 게이트(430)로부터 출력되어 래치 회로(470)에 의해 래치 되어 있는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 입력한다. 트랜스미션 게이트(440)는 2-비트 프리 패치 신호(P2N)가 하이('H') 레벨인 경우에는 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)의 상태를 무시하고 항상 턴 오프(Turn Off)된다. 따라서, 2-비트 프리 패치 신호(P2N)에 의해서, 내부 칼럼 어드레스 발생기(340)로부터 입력되는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)가 칼럼 어드레스(CAi)의 최하위 비트(CA0)로서 출력되는 것을 방지할 수 있다.
도 7은 도 4에 있어서, 내부 칼럼 어드레스 버퍼 제어 회로(360)의 블록도를 나타내고 있다.
내부 칼럼 어드레스 버퍼 제어 회로(360)는 내부 칼럼 어드레스의 최하위 비트(CA0)를 제외한 나머지 비트들(CAi)(i=1~i)을 발생시키기 위한 회로이다.
도 7을 참조하면, 내부 칼럼 어드레스 버퍼 제어 회로(360)는 스위칭 수단(SW3), 딜레이 수단(361), 스위칭 수당 제어 신호 발생기(362), 스위칭 수단(SW4), 및 래치 및 구동부(363)로써 구성되어 있다.
스위칭 수단(SW3)은 내부 칼럼 어드레스 제어 신호(PCA)에 의해서 제어되는 데, 데이터 입출력 명령이 있을 때 입력되는 데이터 어드레스의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)을 입력하여 내부 칼럼 어드레스 제어 신호(PCA)가 활성화될 때 데이터 어드레스의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)을 스위칭 하여 래치 및 구동부(363)로 입력시킨다.
딜레이 수단(361)은 스위칭 수단(SW4)을 제어하여, 스위칭 수단(SW4)이 내부 클럭 신호(PCLK)의 매 2 사이클 주기마다 내부 칼럼 어드레스 발생기(340)에서 발생하는 내부 칼럼 어드레스의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 출력하도록 하기 위한 것이다.
딜레이 수단(361)은 칼럼 어드레스 카운터(330)의 출력인 칼럼 어드레스 카운팅 신호(COSCNTi)의 최하위 비트(COSCNT0)를 입력하여 이를 지연시켜 얻어지는 딜레이 신호(COSCNT0D)를 출력한다.
스위칭 수단 제어 신호 발생기(362)는 내부 칼럼 어드레스 제어 신호(PCA), 2-비트 프리 패치 신호(P2N), 딜레이 신호(COSCNT0D), 및 내부 클럭 신호(PCLK)를 입력하여, 스위칭 제어 신호(CSW4)를 출력한다. 스위칭 제어 신호(CSW4)는 2-비트 프리 패치 신호(P2N)가 하이('H') 레벨이고 내부 칼럼 어드레스 제어 신호(PCA)가 로우('L') 레벨인 경우에, 내부 클럭 신호(PCLK)와 딜레이 신호(COSCNT0D)가 동시에 하이('H') 레벨인 경우에만 하이('H') 레벨이 되는 신호이다.
스위칭 수단(SW4)은 스위칭 제어 신호(CSW4)에 의해서 제어된다. 위의 표에서 알 수 있듯이 2-비트 프리 패치 방식에 있어서, 칼럼 어드레스는 내부 클럭 신호(PCLK)의 매 2 클럭 주기마다 내부 클럭 신호(PCLK)의 2 클럭 주기만큼 변화한다. 따라서, 2-비트 프리 패치 신호(P2N)가 활성화되면, 스위칭 수단(SW4)은 내부 칼럼 어드레스 발생기(340)로부터 입력되는 내부 칼럼 어드레스의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을, 딜레이 수단(362)에서 발생되는 딜레이 신호(COSCNT0D)의 제어 하에 내부 클럭 신호(PCLK)의 매 2 사이클 주기로 래치 및 구동부(361)로 전달한다.
래치 및 구동부(363)는 스위칭 수단(SW3)과 스위칭 수단(SW4)으로부터 데이터 어드레스의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i) 및 내부 칼럼 어드레스의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 입력한다. 입력된 데이터 어드레스의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)을 개시 칼럼 어드레스로 하고, 내부 클럭 신호(PCLK)의 2 사이클 단위로 내부 칼럼 어드레스의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 내부 클럭 신호(PCLK)의 매 2 사이클 주기로 출력한다.
도 8은 칼럼 어드레스 카운터(330)의 동작에 있어서, 칼럼 어드레스 카운팅 신호(COSCNTi)의 타이밍도와 칼럼 어드레스 카운팅 신호(COSCNTi)의 최하위 비트(COSCNT0)의 딜레이 신호(COSCNT0D)의 타이밍도를 도시하고 있다. 여기서, COSCNT0 내지 COSCNTi는 칼럼 어드레스 카운팅 신호(COSCNTi)의 각 비트들의 신호들이고, COSCNT0D는 칼럼 어드레스 카운팅 신호(COSCNTi)의 최하위 비트(COSCNT0)의 딜레이 신호(COSCNT0D)를 나타낸다. 도 8에서 알 수 있는 바와 같이, 칼럼 어드레스 카운팅 신호(COSCNTi)의 최하위 비트(COSCNT0)의 딜레이 신호(COSCNT0D)는 데이터 입출력 명령이 입력된 후 내부 클럭 신호(PCLK)의 매 2 사이클 주기로 액티브 되는 신호이다.
도 9는 도 4에 있어서 내부 칼럼 어드레스 버퍼 제어 회로(360)의 상세한 내부 회로도를 나타내고 있다.
도 9를 참조하면, 내부 칼럼 어드레스 버퍼 제어 회로(360)는 트랜스미션 게이트들(510,520,530,540)과 래치 회로들(550,560,570)로써 구성되어 있다. 내부 칼럼 어드레스 버퍼 제어 회로(360)는 내부 클럭 신호(PCLK), 2-비트 프리 패치 신호(P2N), 딜레이 수단(361)에서 발생되는 딜레이 신호(COSCNT0D), 및 내부 칼럼 어드레스 제어 신호(PCA)에 의해서 제어된다. 데이터 입출력 명령과 함께 입력되는 데이터 어드레스의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)과 내부 칼럼 어드레스 발생기(340)로부터 출력되는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 입력하여 이들을 경우에 따라 스위칭 하여 칼럼 어드레스(CAi)의 최하위 비트(CA0)를 제외한 나머지 비트들(CAi)(i=1~i)로서 출력한다. 즉, 내부 칼럼 어드레스 제어 신호(PCA)와 2-비트 프리 패치 신호(P2N)의 제어 하에, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)을 개시 칼럼 어드레스의 최하위 비트(CA0)를 제외한 나머지 비트들(CAi)(i=1~i)로서 출력한다. 그리고 나서, 2-비트 프리 패치 신호(P2N)의 제어 하에, 즉 2-비트 프리 패치 신호(P2N)가 하이('H') 레벨인 경우, 내부 칼럼 어드레스 발생기(340)로부터 출력되는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 딜레이 신호(COSCNT0D)의 사이클 주기마다, 내부 클럭 신호(PCLK)의 2 사이클 주기로 변화하는 칼럼 어드레스(CAi)의 최하위 비트(CA0)를 제외한 나머지 비트들(CAi)(i=1~i)로서 출력한다.
래치회로들(550,570)은 각각 트랜스미션 게이트들(510,530)로부터 스위칭 되는 신호들을 한 내부 클럭 신호(PCLK) 주기동안 래치하고, 래치 회로(560)는 트랜스미션 게이트(520)와 트랜스미션 게이트(540)로부터 스위칭 되는 신호를 한 내부 클럭 신호(PCLK)주기동안 래치 한다.
트랜스미션 게이트(510)는 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)을 입력하여, 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨일 경우에, 입력된 데이터 어드레스(Ai)의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)을 출력한다.
트랜스미션 게이트(520)는 트랜스미션 게이트(510)로부터 출력되고 래치 회로(550)에 의해서 래치 되어 있는 데이터 어드레스(Ai)의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)을 입력하여, 내부 칼럼 어드레스 제어 신호(PCA)가 하이('H') 레벨에 있을 경우에만 입력된 데이터 어드레스(Ai)의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)을 출력한다. 여기서 출력되는 데이터 어드레스(Ai)의 최하위 비트(A0)를 제외한 나머지 비트들(Ai)(i=1~i)은 래치 회로(560)에서 래치 되어 칼럼 어드레스(CAi)의 최하위 비트(CA0)를 제외한 나머지 비트들(CAi)(i=1~i)로서 출력된다.
트랜스미션 게이트(530)는 내부 칼럼 어드레스 발생기(340)로부터 출력되는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 입력하여, 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨일 경우에만 입력된 부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 출력한다.
트랜스미션 게이트(540)는 트랜스미션 게이트(530)로부터 출력되어 래치 회로(570)에 의해 래치 되어 있는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 입력한다. 트랜스미션 게이트(540)는 2-비트 프리 패치 신호(P2N)가 하이('H') 레벨이고 내부 칼럼 어드레스 제어 신호(PCA)가 로우('L') 레벨인 경우에는, 내부 클럭 신호(PCLK)와 딜레이 신호(COSCNT0D)가 동시에 하이('H') 레벨인 경우에만 턴 온(Turn On)된다. 따라서, 2-비트 프리 패치 신호(P2N)에 의해서, 내부 칼럼 어드레스 발생기(340)로부터 입력되는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)은 딜레이 신호(COSCNT0D)에 의해서 내부 클럭 신호(PCLK)의 매 2 사이클 주기마다 내부 클럭 신호(PCLK)의 2 사이클 주기만큼 변화하는 내부 칼럼 어드레스(PCAiB)의 최하위 비트(PCA0B)를 제외한 나머지 비트들(PCAiB)(i=1~i)을 칼럼 어드레스(CAi)의 최하위 비트(CA0)를 제외한 나머지 비트들(CAi)(i=1~i)로서 출력된다.
이와 같이, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(Ai)는 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨에 있을 때 입력되어, 내부 클럭 신호(PCLK)에 동기 되어 데이터 입출력 명령이 있을 때에만 하이('H') 레벨로 되는 내부 칼럼 어드레스 제어 신호(PCA)의 라이징 에지(Rising Edge)에 따라 내부 클럭 신호(PCLK) 주기 동안 개시 칼럼 어드레스로서 출력된다, 또한 내부 칼럼 어드레스 발생기(340)로부터 출력되는 내부 칼럼 어드레스(PCAiB)는 내부 클럭 신호(PCLK)와 내부 칼럼 어드레스 제어 신호(PCA)가 동시에 로우('L') 레벨에 있을 때 입력되어, 내부 칼럼 어드레스 제어 신호(PCA)가 로우('L') 레벨에 있고 2-비트 프리 패치 신호(P2N)가 하이('H') 레벨에 있을 때, 그리고 내부 클럭 신호(PCLK)와 딜레이 신호(COSCNT0D)가 동시에 하이('H') 레벨에 있을 경우에만 칼럼 어드레스(CAi)로서 출력된다. 여기서 내부 칼럼 어드레스(PCAiB)는 개시 칼럼 어드레스가 출력되고 난 다음, 내부 클럭 신호(PCLK)의 매 2 클럭 사이클마다 내부 클럭 신호(PCLK)의 2 클럭 사이클 단위로 변화 되여 출력된다.
도 10은 도 4의 본 발명의 실시예에 따른 칼럼 어드레스 버퍼 제어 회로의 동작을 나타내기 위한 여러 신호들의 타이밍도이다. 여기서 나타내는 타이밍도는 데이터 출력 명령에 대한 것이고, Ai(n), CSLi, 및 Dout은 각각 데이터 출력 명령과 함께 입력되는 데이터 어드레스, 칼럼 선택 라인의 신호, 및 출력되는 데이터의 신호를 나타내고 있다. 그리고 또한 여기서 버스트 길이(BL)가 4인 경우를 고려하고 있다.
도 10을 참조하면, 데이터 출력 명령이 입력되면, 데이터 출력 명령과 함께 입력되는 데이터 어드레스(Ai(n))를 개시 칼럼 어드레스로 하여 내부 칼럼 어드레스 제어 신호(PCA)의 라이징 에지에 따라 칼럼 어드레스 CAi(n)과 CAi(n+1)이 동시에 활성화된다. 그리고, 내부 클럭 신호(PCLK)의 2 클럭 사이클 주기로 내부 클럭 신호(PCLK)의 라이징 에지에 따라 칼럼 어드레스 CAi(n+2)와 CAi(n+3)이 동시에 연속적으로 활성화된다. 이에 따라 칼럼 선택 라인들, CSL(n)과 CSL(n+1), 그리고 CSL(n+2)와 CSL(n+3)이 내부 클럭 신호(PCLK)의 2 클럭 사이클 주기로 연속적으로 각각 동시에 인에이블 된다. 그리고 각 칼럼 어드레스들, CAi(n), CAi(n+1), CAi(n+2), 및 CAi(n+3)에 해당되는 데이터들, Dout(n), Dout(n+1), Dout(n+2), 및 Dout(n+3)이 내부 클럭 신호(PCLK) 의 매 클럭 사이클마다 연속적으로 주어진 데이터 출력 단자로부터 출력된다.
이와 같은 본 발명의 실시예에 따른 칼럼 어드레스 버퍼 제어 회로는 2-비트 프리 패치 방식을 적용하는 동기식 메모리 장치에 적합하다. 즉, 내부 클럭 신호의 매 2 사이클마다 내부 클럭 신호의 2 사이클에 해당하는 칼럼 어드레스를 동시에 활성화시킴으로써 다음 클럭에 실행되어야 할 내부 회로의 동작을 1 클럭 앞당겨 실행시킬 수 있는 효과를 가진다.
본 발명의 칼럼 어드레스 버퍼 제어 회로는 2-비트 프리 패치 신호의 제어 하에 내부 클럭 신호의 매 2 사이클 주기마다 내부 칼럼 어드레스를 발생시킬 수 있으므로 2-비트 프리 패치 기능을 가지는 동기식 다이나믹 렌덤 엑세스 메모리 시스템에 유용한 효과를 가진다. 즉 내부 클럭 신호의 매 2 사이클마다 내부 클럭 신호의 2 사이클에 해당하는 칼럼 어드레스를 동시에 활성화시킴으로써 다음 클럭에 실행되어야 할 내부 회로의 동작을 1 클럭 앞당겨 실행시킬 수 있으므로, 동기식 메모리 시스템의 동작 속도가 외부 클럭의 속도에 의해 제약을 받지 않게 되는 효과를 가진다.

Claims (6)

  1. 2-비트 프리 패치 방식을 사용하는 동기식 반도체 메모리 장치에 있어서,
    2-비트 프리 패치 동작을 감지하여, 칩 회로의 동작이 2-비트 프리 패치 모드에 있을 때마다 2-비트 프리 패치 신호를 출력하는 2-비트 프리 패치 동작 감지 회로;
    버스트 길이에 따라 한 번의 입출력 명령에 대하여 발생되어야 하는 내부 칼럼 어드레스의 수를 제어하기 위하여, 입출력 명령이 인가되는 시점부터 버스트 길이에 해당되는 수만큼 내부 클럭 신호를 카운팅하고 다시 리셋되는 신호를 출력하는 칼럼 어드레스 카운터;
    상기 칼럼 어드레스 카운터로부터 출력되는 신호와 엑세스 되는 데이터의 개시 어드레스를 입력하여 상기 칼럼 어드레스 카운터로부터 출력되는 신호가 다시 리셋될 때까지의 기간 동안, 한 번의 입출력 명령에 대하여 발생되어야 하는 일련의 상기 내부 칼럼 어드레스들을 내부 클럭 신호의 매 사이클마다 하나씩 발생하는 내부 칼럼 어드레스 발생기; 및
    상기 2-비트 프리 패치 신호에 의해서 제어되며, 내부 칼럼 어드레스 발생기로부터 출력되는 내부 칼럼 어드레스를 입력하여, 2-비트 프리 패치 동작에 대해서는 2 클럭 단위로 변화하는 내부 칼럼 어드레스를 2 클럭 사이클 주기로 출력하는 2-비트 프리 패치 내부 칼럼 어드레스 버퍼 제어 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 칼럼 어드레스 버퍼 제어 회로.
  2. 제1항에 있어서,
    클럭 신호에 동기 하는 내부 클럭 신호를 발생하는 내부 클럭 발생 회로;
    칼럼 어드레스 스트로우브 신호에 따라 데이터 입출력 명령이 입력되는 것을 감지하여 데이터 입출력 신호를 출력하는 데이터 입출력 명령 감지 회로; 및,
    상기 데이터 입출력 신호를 입력하여 데이터 입출력 명령이 있을 때마다 상기 내부 클럭 신호를 칼럼 어드레스 제어 신호로서 스위칭 시키는 스위칭 수단을 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 칼럼 어드레스 버퍼 제어 회로.
  3. 제1항에 있어서, 상기 2-비트 프리 패치 내부 칼럼 어드레스 버퍼 제어 회로는,
    상기 2-비트 프리 패치 신호에 의해서 제어되며, 엑세스 되는 데이터의 개시 어드레스의 최하위 비트와 상기 내부 칼럼 어드레스 발생기로부터 출력되는 내부 칼럼 어드레스들의 최하위 비트를 입력하여, 2-비트 프리 패치 동작에 대해서는 상기 내부 칼럼 어드레스의 최하위 비트를 출력하지 않고 개시 어드레스의 최하위 비트를 그대로 2 클럭 사이클 주기로 출력하는 최하위 비트 내부 칼럼 어드레스 버퍼제어 회로; 및
    상기 2-비트 프리 패치 신호에 의해서 제어되며, 상기 내부 칼럼 어드레스 발생기로부터 출력되는 내부 칼럼 어드레스의 최하위 비트를 제외한 나머지 비트들을 입력하여, 2-비트 프리 패치 동작에 대해서는 상기 내부 칼럼 어드레스의 최하위 비트를 제외한 나머지 비트들을 매 2 클럭 사이클 주기로 출력하는 내부 칼럼 어드레스 버퍼 제어 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 칼럼 어드레스 버퍼 제어 회로.
  4. 제3항에 있어서, 상기 최하위 비트 내부 칼럼 어드레스 버퍼 제어 회로는,
    데이터 입출력 명령이 있을 때마다 이를 인지하여 엑세스 되는 데이터의 개시 어드레스의 최하위 비트를 스위칭 하여 출력하는 제 1 스위칭 수단;
    상기 내부 클럭 신호, 데이터 입출력 신호, 및 2-비트 프리 패치 신호를 입력하여 상기 2-비트 프리 패치 신호가 액티베이션되는 경우에만 액티브 신호를 출력하는 스위칭 수단 제어 신호 발생기;
    상기 스위칭 수단 제어 신호 발생기의 출력 신호에 의해서 제어되어, 2-비트 프리 패치 동작에 대해서는 디스에이블 되어, 상기 내부 칼럼 어드레스 발생기로부터 출력되는 내부 칼럼 어드레스의 최하위 비트가 스위칭 되어 출력되지 않도록 하는 제 2 스위칭 수단; 및
    상기 제 1 스위칭 수단과 상기 제 2 스위칭 수단으로부터의 출력들을 입력하고 이들을 상기 내부 클럭 신호의 한 사이클동안 래치 하여 출력하는 래치 및 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 칼럼 어드레스 버퍼 제어 회로.
  5. 제3항에 있어서, 상기 내부 칼럼 어드레스 버퍼 제어 회로는,
    데이터 입출력 명령이 있을 때마다 이를 인지하여 엑세스 되는 데이터의 개시 어드레스의 최하위 비트를 제외한 나머지 비트들을 스위칭 하여 출력하는 제 1 스위칭 수단;
    상기 칼럼 어드레스 카운터의 출력 신호와 내부 클럭 신호를 이용하여 내부 클럭 신호의 2 사이클 주기를 가지는 딜레이 신호를 출력하는 딜레이 수단;
    상기 내부 클럭 신호, 데이터 입출력 신호, 2-비트 프리 패치 신호, 및 상기 딜레이 신호를 입력하여 상기 2-비트 프리 패치 신호가 액티베이션되는 경우에만 상기 내부 클럭 신호의 2 사이클 주기로 액티브 신호를 출력하는 스위칭 수단 제어 신호 발생기;
    상기 스위칭 수단 제어 신호 발생기의 출력 신호에 의해서 제어되어, 2-비트 프리 패치 동작에 대해서는 상기 내부 칼럼 어드레스 발생기로부터 출력되는 내부 칼럼 어드레스의 최하위 비트를 제외한 나머지 비트들을 상기 내부 클럭 신호의 2 사이클 주기로 스위칭 하여 출력하는 제 2 스위칭 수단;
    상기 제 1 스위칭 수단과 상기 제 2 스위칭 수단으로부터의 출력들을 입력하고 이들을 상기 내부 클럭 신호의 한 사이클동안 래치 하여 출력하는 래치 및 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 칼럼 어드레스 버퍼 제어 회로.
  6. 제1항에 있어서, 2-비트 프리 패치 동작 모드에서는 2-비트 프리 패치 방식으로 동작하고 파이프라인 동작 모드에서는 파이프라인 방식으로 동작하는 것이 2-비트 프리 패치 제어 신호에 의해서 제어되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 칼럼 어드레스 버퍼 제어 회로.
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