KR100190301B1 - 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로 - Google Patents

Abstract

본 발명은 파이프라인 출력(PIPELINED OUTPUT) 기능을 갖는 동기식 기억소자(SYNCHRONOUS MEMORY DEVICE)의 출력 회로에 관한 것으로, 센스 증폭기의 출력을 다음 데이타가 오버라이트 되기 전까지 래치하는 제1래치부, 상기 제1래치부의 데이타를 전달하는 전달부, 클럭에 의해 만들어지는 K_펄스가 인가되면, 상기 전달부를 제어하는 K_트랜스 신호를 만드는 펄스 제너레이터, 상기 전달부를 통해 전달되는 데이타를 다음 데이타가 오버라이트 되기전까지 래치하는 제2래치부, 및 상기 제2래치부의 데이타를 외부로 내보내는 출력버퍼를 포함하여 이루어지는 것을 특징으로 한다.

Description

파이프라인 출력 기능을 가지는 동기식 기억소자의 출력 회로

제1도는 본 발명에 따른 출력 회로의 일실시 회로도.

제2도는 사이클 타임이 클 때 본 발명에 따른 상기 제1도의 출력 회로의 신호 파형도.

제3도는 사이클 타임이 작을 때 본 발명에 따른 상기 제1도의 출력 회로의 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

10, 20 : 래치부 30 : 펄스 제너레이터

31 : 지연부 32, 41 : 인버터

40 : 전달 게이트 50 : 출력 버퍼

본 발명은 파이프라인 출력(Pipelined Output) 기능을 가지는 동기식 기억소자(Synchronous Memory Device)의 출력 회로에 관한 것이다.

일반적으로, 동기식 메모리에서는 사이클 타임(cycle time)을 빠르게 하는 등과 같은 조정이 불가능하다. 또한, 동기식 스태틱 램의 특성에 대응되도록 데이터 억세스 속도를 빠르게 하지 못하며, 만일 속도를 빠르게 하기 위해서는 회로 구성의 복잡해지는 등의 문제점을 안고 있다.

상기와 같은 문제점을 해결하기 위하여 본 발명은, 간단한 회로구성으로 데이터의 출력을 제어하는 신호의 지연시간을 조절함으로써 소자가 동작하는 사이클 타임을 줄일 수 있는 파이프라인 출력 기능을 가지는 동기식 기억소자의 출력 회로를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 센스 증폭기로부터 출력되는 데이터를 입력받아 래치하는 제1 래치 수단, 클럭 신호에 응답하여 구동되는 제1 제어 신호를 입력받아 소자의 사이클 타임에 따라 일정 시간만큼 지연하는 지연 수단, 상기 제1 제어 신호 및 상기 지연 수단으로부터의 지연된 제1 제어 신호를 입력받아 부정논리곱하여 제2 제어 신호를 출력하는 부정논리곱 수단, 상기 제어 신호 발생 수단으로부터 출력되는 상기 제2 제어 신호에 응답하여 상기 제1 래치 수단에 래치된 데이터를 전달하는 전달 수단, 및 상기 전달 수단으로부터 출력되는 데이터를 입력받아 래치하는 제2 래치 수단을 포함하여 이루어진다.

이하, 첨부된 도면 제1도 내지 제3도를 참조하여 본 발명의 일실시예를 설명한다.

제1도는 본 발명에 따른 출력 회로의 일실시예 회로로서, 센스 증폭기(sense amplifier)로부터 출력되는 데이터(SOUT)를 다음 데이터가 오버라이트(overwrite)되기 전까지 래치하는 래치부(10)와, 외부로부터 인가되는 K_펄스에 응답하여 제어 신호(K_트랜스)를 생성하는 펄스 제너레이터(30)와, 상기 제어 신호(K_트랜스)에 응답하여 상기 래치부(10)로부터 출력되는 데이터를 전달하는 전달 게이트(40)와, 상기 전달 게이트(40)로부터 전달된 데이터를 다음 데이터가 오버라이트 되기 전까지 래치하는 래치부(20)와, 상기 래치부(20)로부터 출력되는 데이터를 버퍼링하여 외부를 출력하는 출력 버퍼(50)로 이루어진다. 여기서, 래치부(10, 20) 각각은, 입력과 출력이 서로 맞물려 구성된 2개의 인버터로 이루어지고, K_펄스는 클럭 신호에 응답하여 일정 펄스폭을 가지며 입력되는 신호로서, 제2도 및 제3도에 그 파형이 도시되어 있다.

전달 게이트(40)는 소오스와 드레인이 각각 서로 맞물려 구성되고, 펄스 제너레이터(30)로부터 출력되는 제어 신호(K_트랜스)와 반전된 제어 신호(K_트랜스)를 게이트로 입력받는 PMOS 트랜지스터(PMOS3) 및 NMOS 트랜지스터(NMOS3)로 이루어진다.

펄스 제너레이터(30)는 K_펄스 신호를 입력받아 일정 시간 지연하는 지연부(31)와, 상기 지연부(31)로부터 출력되는 신호를 반전하는 인버터(32)와, 전원전압단과 출력단 사이에 병렬 연결되며, 게이트로 K_펄스 신호와 상기 인버터(32)로부터 출력되는 반전 지연된 K_펄스 신호를 입력받는 2개의 PMOS 트랜지스터(PMOS1, PMOS2)와, 출력단과 접지전원 사이에 직렬 연결되며, 게이트는 K_펄스 신호와 인버터(32)로부터 출력되는 반전 지연된 K_펄스 신호를 입력받는 2개의 NMOS 트랜지스터(NMOS1, NMOS2)로 이루어진다.

제2도는 사이클 타임이 클 때 본 발명에 따른 상기 제1도의 출력 회로의 신호 파형도로서, SOUT는 센스 증폭기로부터 출력하는 데이터를, LTCHB는 래치부(10)로부터 출력되는 데이터를, 출력은 래치부(20)로부터 출력되는 출력 데이터를 각각 나타낸다.

도시된 바와 같이 클럭이 하이가 될 때 일정 펄스폭을 가지는 K_펄스 신호가 외부로부터 입력되고, 상기 K_펄스 신호가 인에이블되면 제어 신호(K_트랜스)가 인에이블된다. 그리고, K_펄스 신호가 디스에이블되면 상기 지연부(31)를 통해 지연되는 시간만큼 지연된 후에 제어 신호(K_트랜스)가 디스에이블된다.

①제1영역(R1)

제어 신호(K_트랜스)가 하이일 때 SOUT는 사이클 1의 데이터인 S1, LTCHB는 S1의 반전된 신호 /S1, 출력 데이터는 그 전 사이클인 사이클 0의 데이터인 00을 가지고 있다. 그리고, K_펄스 신호가 하이가 되면 제어 신호(K_트랜스)는 로우가 되어 전달 게이트(40)가 턴 온된다. 따라서, 래치(10)에 래치된 데이터(/S1)가 래치(20)에 전달되어 저장된다.

SOUT = S1

LTCHB = /S1

출력 = 00 → 01

② 제2 영역(R2)

K_펄스가 하이에서 로우로 천이되면, 지연부(31)를 통해 지연되는 시간만큼의 시간이 경과된 후에 제어 신호(K_트랜스)가 하이로 천이되어 전달 게이트(40)가 턴 오프된다. 따라서, LTCHB의 데이터가 바뀌더라도 래치(20)의 데이터는 변하지 않는다.

SOUT = S1

LTCHB = /S1

출력 = 01

③ 제3영역(R3)

제어 신호(K_트랜스)가 하이 상태를 유지하는 동안 사이클 3이 되기 전에 SOUT의 데이터(S1)가 S2로 바뀌고, LTCHB의 데이터가 /S2로 바뀐다. 그 다음, 사이클 3이 되어 클럭이 다시 하이가 되면, 제1 영역과 제2 영역의 동작이 반복된다.

SOUT =S1 → S2

LTCHB = /S1 → /S2

출력 = 01

결과적으로, 제2도에서 클럭이 하이가 되기 전에 SOUT의 데이터가 이미 바뀌어 있으므로, 클럭이 하이가 되어 제어 신호(K_트랜스)가 로우로 되면 SOUT의 데이터가 LTCHB거쳐 래치(20)에 저장된다. 이때 출력 데이터는 제어신호(K_트랜스)가 로우로 되는 동시에 바뀌게 된다.

제3도는 사이클 타임이 작을 때 본 발명에 따른 상기 제1도의 출력 회로의 신호 파형도로서, SOUT는 센스 증폭기로부터 출력되는 데이터를, LTCHB는 래치부(10)로부터 출력되는 데이터를, 출력은 래치부(20)로부터 출력되는 출력 데이터를 각각 나타낸다. 어드레스가 입력되고 나서 SOUT까지 데이터가 나오는 시간은 항상 일정하므로, 사이클 타임을 줄이면 다음 사이클의 클럭이 하이가 된후에 SOUT의 데이터가 바뀌게 된다.

이때 제어 신호(K_트랜스)가 하이가 되기 전에 SOUT의 데이터가 LTCHB에 저장되면, 전달 게이트(40)가 턴 온되어 있으므로 상기 데이터가 래치(20)에 저장된다. 즉, 출력 데이터에 원하는 데이터가 나오게 된다. 따라서, 제어 신호(K_트랜스)의 지연시간이 줄일 수 있는 사이클 타임의 한계를 결정한다. 이 지연 시간을 늘려주면(즉, K_트랜스가 인에이블되어 있는 펄스폭을 늘리면) 그 늘인 만큼 사이클 타임을 더 줄일 수 있게 된다. 따라서, 본 발명은 사이클 타임을 제어신호(K_트랜스)의 펄스폭만큼 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 동기식 기억소자에서의 파이프라인 동작이 가능하며, 데이터의 출력을 제어하는 신호의 지연시간을 조절함으로써 소자가 동작하는 사이클 타임을 줄일 수 있는 탁월한 효과가 있다.

Claims (3)

1. 센스 증폭기로부터 출력되는 데이터를 입력받아 래치하는 제1 래치 수단, 클럭 신호에 응답하여 구동되는 제1 제어 신호를 입력받아 소자의 사이클 타임에 따라 일정 시간만큼 지연하는 지연 수단, 상기 제1 제어 신호 및 상기 지연 수단으로부터의 지연된 제1 제어 신호를 입력받아 부정논리곱하여 제2 제어 신호를 출력하는 부정논리곱 수단, 상기 제어 신호 발생 수단으로부터 출력되기 상기 제2 제어 신호에 응답하여 상기 제1 래치 수단에 래치된 데이터를 전달하는 전달 수단, 및 상기 전달 수단으로부터 출력되는 데이터를 입력받아 래치하는 제2 래치 수단을 포함하여 이루어지는 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로.
2. 제1항에 있어서, 상기 제1 제어 신호는, 상기 클럭 신호가 하이로 천이할 때 일정 펄스폭을 가지며 인에이블되는 것을 특징으로 하는 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로.
3. 제1항에 또는 제2항에 있어서, 상기 지연 수단은, 상기 사이클 타임을 줄이기 위해 상기 제1 제어 신호의 지연 시간을 늘이는 것을 특징으로 하는 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로.