KR0167063B1 - 동기 메모리장치의 내부전원공급장치 - Google Patents

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Abstract

본 발명은 메모리장치의 파워-다운 모드의 동작 중에 제공되는 정보를 이용하여 상기 메모리장치의 전류소모를 줄일수 있도록 제어되는 내부전원공급회로에 관한 것으로, 그 구성은 반도체칩의 외부에서 공급되는 클럭인에이블신호(CKE)와 반도체의 외부에서 제공되는 행 어드레스 스트로브신호(/RAS)를 입력하여 반도체칩에서 사용되는 내부클럭인에이블신호(PCKE)와 액티브 내부전압변환기인에이블신호(PAIVCE)를 발생하는 제어용 인에이블신호출력수단(30)과; 상기 인에이블신호(PCKE, PAIVCE)의 논리연산에 의해서 제어신호(PAIVCPED)를 출력하는 논리수단(40) 및; 상기 반도체칩의 외부전원(VEXT)을 입력하고 그리고 상기 제어신호에 의해서 소정 내부전압(IVC)으로 변환하여 출력하는 액티브 내부전압변환수단(50)을 포함한다. 따라서, 동기 DRAM에 적용되는 본 발명에 의한 내부전원공급장치는 파워-다운 모드중에는 그의 동작이 정지된다. 즉, 행어드레스스트로브신호(/RAS)와 클럭인에이블신호에 의해서 파워-다운 모드 중에는 상기 내부전압변환기의 동작에 소모되는 전류도 줄일 수 있는 효과가 있다.

Description

동기 메모리장치의 내부전원공급장치
제1도는 종래의 내부전원공급장치인 내부전압변환기(an internal voltage converter)의 회로도.
제2도는 제1도에 도시된 내부전압변환기의 작동제어용 신호들의 타이밍도.
제3a도는 본 발명의 실시예에 따른 내부전원공급장치의 구성을 보여주는 개략적 블럭도.
제3b도는 제3a도에 도시된 내부전압변환기의 제어용 인에이블신호출력수단의 구성을 보여주는 회로도.
제4도는 제3도에 도시된 내부전원공급장치의 상세회로도.
제5도는 본 발명의 내부전원공급장치의 작동제어용 신호들의 타임도.
* 도면의 주요부분에 대한 부호의 설명
30 : 인에이블신호출력부 40 : 논리부
41 : 낸드게이트 50 : 액티브 내부전압변환기
본 발명은 동기 메모리장치(a synchronous momory device)의 칩내부에 설치되어 있는 내부전원공급장치에 관한 것으로서, 구체적으로는 동기 메모리장치의 파워-다운 모드(power-down mode)의 동작 중에 제공되는 정보를 이용하여 상기 메모리장치의 전류소모를 줄일수 있도록 제어되는 내부전원공급회로에 관한 것이다.
제1도는 통상적인 DRAM의 칩내에 구현되는 액티브 내부전압변환기(an active internal voltage converter)의 회로도이다. 이러한 액티브 내부 전압변환기는 전력소모를 줄이기 위하여 칩외부에서 제공되는 전압(VEXT), 예를 들어 Vcc레벨의 전압을 소정전압으로 강하하여서 사용하기 위한 회로이다.
제1도를 참고하여, 입력단(10)을 통하여 액티브내부전압변환기를 제어하기 위한 하이레벨의 인에이블신호(PAIVCE)가 입력되면 NMOS트랜지스터(18)가 턴온(turn-on)되어서 상기 내부전압변환기가 동작된다. 상기 NMOS트랜지스터(18)의 드레인에는 차동증폭기를 구성하는 NMOS트랜지스터(16, 17)의 소오스에 공통적으로 접속되어 있다. 즉, 상기 트랜지스터(18)의 드레인에는 기준전압(VREEP)이 게이트를 통하여 인가되는 NMOS트랜지스터(16)와 출력단(19)이 게이트에 접속된 NMOS트랜지스터(17)의 소오스에 공통적으로 접속되어 있어서, 상기 NMOS트랜지스터(18)의 턴온 또는 턴오프에 따라 상기 NMOS트랜지스터(16, 17)의 동작이 제어되어 출력단(19)을 통하여 상기 강하된 내부전압이 공급 및 차단되는 것이다.
또한, 상기 외부전압(VEXT)을 소오스를 통하여 공통적으로 인가하는 PMOS트랜지스터(11-14) 중 PMOS트랜지스터(13, 14)의 드레인사이에는 상기 인에이블신호(PAIVCE)를 게이트로 통하여 인가하는 PMOS트랜지스터(15)가 결합되어 있고, 상기 PMOS트랜지스터(11, 13)의 드레인은 상기 PMOS트랜지스터(12)의 게이트에 인가되도록 결합되어 있으며, 그리고 상기 PMOS트랜지스터(13, 14)의 게이트는 상기 PMOS트랜지스터(14)의 드레인에 결합되어 있다.
이러한 구성에서, 상기 내부전압(IVC)이 상기 기준전압(VREFP)보다 낮으면, 상기 PMOS트랜지스터(15)의 소오스/드레인간의 전압차가 발생하고, 그 전압차에 의해서 상기 PMOS트랜지스터(13, 14)가 턴오프됨과 동시에 상기 PMOS트랜지스터(11)의 드레인의 상대적으로 낮은 전압에 의해서 상기 PMOS트랜지스터(12)가 턴온된다. 따라서, 상기 출력단(19)에 나타나는 내부전압(IVC)은 상승하게 된다. 이와 같은 동작은 내부전압(IVC)이 상기 기준전압(VREFP)의 레벨에 도달하게 될 때까지 계속해서 진행된다. 그러므로, 제1도에 도시된 내부전압변환기는 상기 기준전압에 대응하는 내부전압이 항상 출력된다.
한편, 상기 내부전압(IVC)이 상기 기준전압(VREFP)보다 높게 되면, 상기 PMOS트랜지스터(15)이 소오스/드레인간의 전압차가 발생하고, 그 전압차에 의해서 상기 PMOS트랜지스터(13, 14)가 턴온됨과 동시에 상기 PMOS트랜지스터(11)의 드레인의 상대적으로 높은 전압에 의해서 상기 PMOS트랜지스터(12)가 턴오프된다. 따라서, 상기 출력단(19)에 나타나는 내부전압(IVC)은 상기 외부전압(VEXT)과 끊어지게 된다. 이와 같은 동작은 상기 내부전압(IVC)이 상기 기준전압(VREFP)의 레벨에 도달하게 될 때까지 계속해서 진행된다. 이러한 인에이블신호(PAIVCE)는 상기 내부전압변환기의 입력버퍼단(미도시됨)에서 얻어진다.
상술한 구성을 갖는 내부전압변환기의 입력단(10)에 인가되는 인에이블신호(PAIVCE)는, 제2도의 타이밍도에 도시되어 있는 바와 같이, 반도체칩의 외부로부터 제공되는 행어드레스, 스트로브신호(row address signal:/RAS)가 로우레벨로 변할 때 하이레벨로 변하는 마스터 클럭신호(PR)에 응답하여서 발생된다.
상술한 액티브 내부전압변환기는 일반적으로 동기 DRAM(dynamic random access memory)에서는 구현되어 있지 않다. 그리고 통상적인 DRAM에서는 상술한 액티브 내부전압변환기가 구현되거 있지만 전류소모를 감소시키기 위한 동작모드인 소위 파워-다운 모드의 동작이 실행되지 않는다. 따라서, 통상적인 DRAM의 액티브 내부전압변환기는 외부회로에서 제공되는 행 어드레스 스트로브신호인 /RAS에 응답하여서 작동된다. 이와 같이, 종래의 동기 DRAM에서는 액티브 내부전압변환기가 구현되어 있지 않을 뿐만 아니라 전력소모를 줄이는 기능인 파워-다운 모드의 동작을 수행하지 않고, 또한 외부에서 인가되는 전원에 의해 구동되기 때문에 전력소모가 많은 문제점을 야기한다.
본 발명은 액티브 내부전압변환기가 구현되어서 전력소모가 적은 동기 메모리 장치의 내부전원공급장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 액티브 내부전압변환기가 구현되고 그리고 파워-다운 모드의 동작에 따라 상기 액티브 내부전압변환기가 동작될 수 있도록 하여 전력소모를 줄일 수 있는 동기 메모리장치의 내부전원공급장치를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일특징에 의하면, 동기 메모리 칩내에 제공되어 있는 내부전원공급장치는, 상기 반도체칩의 외부에서 공급되는 클럭인에이블신호와 반도체의 외부에서 제공되는 행 어드레스 스트로브신호를 입력하여 반도체칩에서 사용되는 내부클럭인에이블신호와 액티브 내부전압변환기인에이블신호를 발생하는 제어용 인에이블신호출력수단과; 상기 인에이블신호의 논리연산에 의해서 제어신호를 출력하는 논리수단 및; 상기 반도체칩의 외부전원을 입력하고 그리고 상기 제어신호에 의해서 소정 내부전압으로 변환하여 출력하는 액티브 내부전압변환수단을 포함한다.
이 장치에 있어서, 상기 인에이블심호출력수단은 반도체칩의 외부에서 공급되는 클럭인에이블신호를 입력하여 반도체칩에서 사용되는 내부클럭인에이블신호를 발생하는 제1인에이블신호발생수단과, 상기 반도체칩의 외부에서 공급되는 행 어드레스 스트로브신호를 입력하여 반도체칩에서 사용되는 액티브 내부전압변환기인에이블신호를 발생하는 제2인에이블신호발생수단을 포함한다.
이 장치에 있어서, 상기 제1인에이블신호발생수단은 직렬로 접속된 두 개 또는 적어도 두 개 이상의 짝수로 이루어진 복수의 인버터 게이트를 포함하고, 그리고 상기 제2인에이블신호발생수단은 하나 또는 적어도 하나이상의 홀수개로 이루어진 인버터게이트를 포함한다.
이 장치에 있어서, 상기 논리부는 상기 내부클럭인에이블신호와 액티브 내부전압변환기인에이블신호를 입력하는 낸드게이트와, 이 낸드게이트의 출력을 입력하여 그 위상을 반전시키는 인버터를 포함한다.
이 장치에 있어서, 상기 내부전압변환수단은 기준전압과 출력전압인 내부전압의 전압차에 따라 상기 내부전압이 상기 기준전압의 레벨이 되기 까지 차동증폭동작을 계속해서 진행하는 차동증폭기와, 상기 차동증폭기의 전위차를 검출하는 PMOS트랜지스터와, 상기 논리수단에서 제공되는 제어신호에 의해 상기 차동증폭동작을 제어하는 NMOS 트랜지스터 및, 상기 내부 전압이 상기 기준전압과 동일하게 될 때까지 등화(equalizing)동작을 계속해서 진행하는 복수의 PMOS트랜지스터를 포함한다.
이 장치에 있어서, 상기 차동증폭기와 상기 차동증폭동작을 제어하는 NMOS트랜지스터는 전류원으로 작동한다.
이 장치에 있어서, 상기 차동증폭기는 서로 병렬접속된 제1 NMOS트랜지스터와 제2 NMOS트랜지스터로 구성되어 있다.
이 장치에 있어서, 상기 전류원은 상기 차동증폭기의 제1 NMOS트랜지스터는 상기 차동증폭동작제어용 NMOS트랜지스터와 직렬로 접속되어 있고, 그리고 상기 차동증폭기의 제2 NMOS트랜지스터는 상기 차동증폭동작제어용 NMOS트랜지스터와 직렬로 접속되어 있다.
상술한 바와 같이, 동기 메모리칩에 적용되는 본 발명에 의한 내부전원 공급장치는 파워-다운 모드 중에는 그의 동작이 정지되어서, 상기 내부전압 변환기의 동작에 소모되는 전류도 줄일 수 있는 효과가 있다.
이하, 본 발명의 실시예를 첨부도면 제3도 내지 제5도에 의거하여 상세히 설명한다.
제3a도를 참조하면, 본 발명의 신규한 동기 메모리장치의 내부전원공급장치는 반도체칩의 외부에서 공급되는 클럭인에이블신호(CKE)와 반도체의 외부에서 제공되는 행 어드레스 스트로브신호(/RAS)를 입력하여 반도체칩에서 사용되는 내부클럭인에이블신호(PCKE)와 액티브 내부전압변환기 인에이블신호(PAIVCE)를 발생하는 제어용 인에이블신호출력수단(30)과, 상기 인에이블신호(PCKE, PAIVCE)의 논리연산에 의해서 제어신호(PAIVCPED)를 출력하는 논리부(40) 및, 상기 반도체칩의 외부전원(VEXT)을 입력하고 그리고 상기 제어신호에 의해서 소정 내부전압(IVC)으로 변환하여 출력하는 액티브 내부전압변환기(50)를 구비한다.
상기 인에이블신호출력수단(30)은 반도체칩의 외부에서 공급되는 클럭 인에이블신호(CKE)를 입력하여 반도체칩에서 사용되는 내부클럭인에이블신호(PCKE)를 발생하는 제1인에이블신호발생수단(31)과 상기 반도체칩의 외부에서 공급되는 행 어드레스 스트로브신호(/RAS)를 입력하여 반도체칩에서 사용되는 액티브 내부전압변환기인에이블신호(PAIVCE)를 발생하는 제2인에이블신호발생수단(32)을 구비하고 있다.
제3b도에 도시되어 있는 바와 같이, 상기 제1인에이블신호발생수단(31)은 직렬로 접속된 두 개 또는 적어도 두 개 이상의 짝수개로 이루어진 복수의 인버터 게이트를 구비하고 있고, 그리고 상기 제2인에이블신호발생수단(32)은 하나 또는 적어도 하나이상의 홀수개로 이루어진 인버터게이트를 구비하고 있다.
상기 논리부(40)는, 제3a도에 도시되어 있는 바와 같이, 상기 내부클럭 인에이블신호(PCKE)와 액티브 내부전압변환기인에이블신호(PAIVCE)를 입력하는 낸드게이트(41)와 이 낸드게이트(42)의 출력을 입력하여 반전시키는 인버터(42)로 구성되어 있다. 상기 액티브 내부전압변환기(50)는 제1도에 도시된 종래의 액티브 내부전압변환기와 동일한 구성을 갖는다. 그리고, 제1도의 종래의 액티브 내부전압변환기와 구성부품과 동일한 기능을 갖는 제4도의 구성부품에 대해서는 동일한 참조번호를 병기하고 그의 설명은 생략한다.
제4도와 제5도를 참고하여 본 발명의 내부전원전압장치의 동작을 설명한다.
먼저, 제4도를 참조하면, 반도체칩의 외부에서 공급되는 클럭인에이블신호(CKE : 제5도의 CKE의 파형을 참조)와 반도체칩의 외부에서 제공되는 행어드레스 스트로브신호(/RAS : 제5도의 /RAS의 파형을 참조)는 제어용 인에이블신호출력수단(30)내에 있는 제1 및 제2인에이블신호발생수단(31, 32)에 각각 입력된다. 이때, 상기 제1인에이블신호발생수단(31)에서는 상기 클럭인에이블신호(CKE)가 제5도의 CKE의 파형과 같이 하이레벨에서 로우레벨로 떨어지는 것에 응답하여서 제5도의 PCKE의 파형과 같이 반도체칩에서 사용되는 내부클럭인에이블신호(PCKE)로 로우레벨로 떨어진다. 또한, 상기 제2인에이블신호발생수단(32)에 있어서는, 상기 행 어드레스 스트로브신호(/RAS)가 제5도의 /RAS의 파형과 같이 로우레벨로 떨어지는 것에 응답하여서 제5도의 PAIVCE의 파형과 같이 반도체칩내에서 사용되는 액티브 내부전압변환가인에이블신호(PAIVCE)는 하이레벨로 변한다.
상기 논리부(40)내의 낸드게이트(41)에서는 상기 두 개의 인에이블신호(PCKE, PCKE)를 입력하고 그리고 그의 출력을 상기 인버터(42)에 의해서 반전시킴으로써, 상기 논리부(40)에서는 상기 액티브 내부전압변환기(50)의 작동을 제어하는 제어신호(PAIVCPED)를 출력한다. 이 제어신호(PAIVCPED)는 상기 논리부(40)의 논리동작에 의해 상기 인에이블신호(PAIVCE)가 하이레벨로 변할 때 하이레벨로 변하고, 그리고 상기 인에이블신호(PAIVCE)가 로우레벨로 변할 때 로우레벨로 변하는 신호이다.
이러한 제어신호를 입력하는 상기 액티브 내부전압변환기(50)는 상기 제어신호가 로우레벨을 유지하는 동안, 파워-다운 모드의 동작중에는 작동되지 않기 때문에, 내부전압(IVC)이 반도체칩내부로 공급되지 않아 전력소모를 줄일 수 있다.
상기 액티브 내부전압변환기(50)의 구체적인 동작은 다음과 같다.
제4도와 제5도를 참조하면, 입력단(10)을 통하여 액티브내부전압변환기를 제어하기 위한 하이레벨의 인에이블신호(PAIVCE)가 입력되면 NMOS트랜지스터(18)가 턴온되어서 상기 내부전압변환기가 동작된다. 상기 NMOS트랜지스터(18)의드레인에는 기준전압(VREFP)이 게이트를 통하여 인가되는 NMOS트랜지스터(16)와 출력단(19)이 게이트에 접속된 NMOS트랜지스터(17)의 소오스에 공통적으로 접속되어 있어서, 상기 NMOS트랜지스터(18)의 턴온 또는 턴오프에 따라 상기 NMOS트랜지스터(16, 17)의 동작이 제어되어 출력단(19)을 통하여 상기 강하된 내부전압이 공급 및 차단되는 것이다. 상기 NMOS트랜지스터(16, 17)는 차동증폭기를 구성한다.
또한, 상기 외부전압(VEXT)을 소오스를 통하여 공통적으로 인가하는 PMOS트랜지스터(11-14)중 PMOS트랜지스터(13, 14)의 드레인사이에는 상기 인에이블신호(PAIVCE)를 게이트로 통하여 인가하는 PMOS트랜지스터(15)가 결합되어 있고, 상기 PMOS트랜지스터(11, 13)의 드레인은 상기 PMOS트랜지스터(12)의 게이트에 인가되도록 결합되어 있으며, 그리고 상기 PMOS트랜지스터(13, 14)의 게이트는 상기 PMOS트랜지스터(14)의 드레인에 결합되어 있다.
이러한 구성에서, 상기 내부전압(IVC)이 상기 기준전압(VREFP)보다 낮으면, 상기 PMOS트랜지스터(15)의 소오스/드레인간의 전압차가 발생하고, 그 전압차에 의해서 상기 PMOS트랜지스터(13, 14)가 턴오프됨과 동시에 상기 PMOS트랜지스터(11)의 드레인의 상대적으로 낮은 전압에 의해서 상기 PMOS트랜지스터(12)가 턴온된다. 따라서, 상기 출력단(19)에 나타나는 내부전압(IVC)은 상승하게 된다. 이와 같은 동작은 상기 내부전압(IVC)이 상기 기준전압(VREFP)의 레벨에 도달하게 될 때까지 계속해서 진행된다.
한편, 상기 내부전압(IVC)이 상기 기준전압(VREFP)보다 높게 되면, 상기 PMOS트랜지스터(15)의 소오스/드레인간의 전압차가 발생하고, 그 전압차에 의해서 상기 PMOS트랜지스터(13, 14)가 턴온됨과 동시에 상기 PMOS트랜지스터(11)의 드레인의 상대적으로 높은 전압에 의해서 상기 PMOS트랜지스터(12)가 턴오프된다. 따라서, 상기 출력단(19)에 나타나는 내부전압(IVC)은 상기 외부전압(VEXT)와 끊어지게 된다. 이와 같은 동작은 상기 내부전압(IVC)이 상기 기준전압(VREFP)의 레벨에 도달하게 될 때까지 계속해서 진행된다.
따라서, 동기 DRAM에 적용되는 본 발명에 의한 내부전원공급장치는 파워-다운 모드 중에는 그의 동작이 정지된다. 즉, 행어드레스스트로브신호(/RAS)와 클럭인에이블신호에 의해서 파워-다운 모드 중에는 상기 내부전압변환기의 동작에 소모되는 전류도 줄일 수 있는 효과가 있다.

Claims (8)

  1. 동기 메모리 칩내에 제공되어 있는 내부전원공급장치에 있어서, 상기 반도체칩의 외부에서 공급되는 클럭인에이블신호(CKE)와 반도체의 외부에서 제공되는 행 어드레스 스트로브신호(/RAS)를 입력하여 반도체칩에서 사용되는 내부클럭인에이블신호(PCKE)와 액티브 내부전압변환기인에이블신호(PAIVCE)를 발생하는 제어용 인에이블신호출력수단(30)과; 상기 인에이블신호(PCKE, PAIVCE)의 논리연산에 의해서 제어신호(PAIVCPED)를 출력하는 논리수단(40) 및; 상기 반도체칩의 외부전원(VEXT)을 입력하고 그리고 상기 제어신호에 의해서 소정 내부전압(IVC)으로 변환하여 출력하는 액티브 내부전압변환수단(50)을 포함하는 것을 특징으로 하는 동기 반도체 장치의 내부전원공급장치.
  2. 제1항에 있어서, 상기 인에이블신호출력수단(30)은 반도체칩의 외부에서 공급되는 클럭인에이블신호(CKE)를 입력하여 반도체칩에서 사용되는 내부틀럭인에이블신호(PCKE)를 발생하는 제1인에이블신호발생수단(31)과, 상기 반도체칩의 외부에서 공급되는 행 어드레스 스트로브신호(/RAS)를 입력하여 반도체칩에서 사용되는 액티브 내부전압변환기인에이블신호(PAIVCE)를 발생하는 제2인에이블신호발생수단(32)을 포함하는 것을 특징으로 하는 동기 반도체장치의 내부전원공급장치.
  3. 제2항에 있어서, 상기 제1인에이블신호발생수단(31)은 직렬로 접속된 두 개 또는 적어도 두 개 이상의 짝수개로 이루어진 복수의 인버터 게이트를 포함하고, 그리고 상기 제2인에이블신호발생수단(32)은 하나 또는 적어도 하나 이상의 홀수개로 이루어진 인버터게이트를 포함하는 것을 특징으로 하는 동기 반도체장치의 내부전원공급장치.
  4. 제1항에 있어서, 상기 논리부(40)는 상기 내부 클럭인에이블신호(PCKE)와 액티브 내부전압변환기인에이블신호(PAIVCE)를 입력하는 낸드게이트(41)와, 이 낸드게이트(42)의 출력을 입력하여 그 위상을 반전시키는 인버터(42)를 포함하는 것을 특징으로 하는 동기 반도체장치의 내부전원공급장치.
  5. 제1항에 있어서, 상기 내부전압변환수단(50)은 기준전압(VREFP)과 출력전압인 내부전압(IVC)의 전압차에 따라 상기 내부전압이 상기 기준전압의 레벨이 되기까지 차동증폭동작을 계속해서 진행하는 차동증폭기(16, 17)와, 상기 차동증폭기의 전위차를 검출하는 PMOS 트랜지스터(15)와, 상기 논리수단(40)에서 제공되는 제어신호에 의해 상기 차동증폭동작을 제어하는 NMOS 트랜지스터(18) 및 상기 내부전압이 상기 기준전압과 동일하게 될 때까지의 등화동작을 계속해서 진행하는 복수의 PMOS 트랜지스터(11-14)를 포함하는 것을 특징으로 하는 동기 반도체장치의 내부전원공급장치.
  6. 제5항에 있어서, 상기 차동증폭기와 상기 NMOS 트랜지스터(18)는 전류원으로 작동하는 하는 것을 특징으로 하는 동기 반도체장치의 내부전원공급장치.
  7. 제5항 또는 제6항에 있어서, 상기 차동증폭기는 서로 병렬접속된 제1 NMOS 트랜지스터(16)와 제2 NMOS 트랜지스터(17)로 구성되어 있는 것을 특징으로 하는 동기 반도체장치의 내부전원공급장치.
  8. 제6항에 있어서, 상기 전류원은 차동증폭기의 제1 NMOS 트랜지스터(16)는 상기 NMOS트랜지스터(18)와 직렬로 접속되어 있고, 그리고 상기차동증폭기의 NMOS 트랜지스터(17)는 상기 NMOS 트랜지스터(18)와 직렬로 접속되어 있는 것을 포함하는 것을 특징으로 하는 동기 반도체장치의 내부전원공급장치.
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