KR100211121B1 - 싱크로너스 d램 장치의 입력 버퍼 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 외부 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM 장치(Synchronous Dynamic Random Access Memory device)의 입력 버퍼 회로에 관한 것으로서, 외부 시스템 클럭을 기준으로 설정 시간과 유지 시간으로 나눠지는 TTL 레벨의 입력 신호를 상기 외부 시스템 클럭에 동기되어 입력받아, 이를 CMOS 레벨의 신호로 변환하여 출력하는 싱크로너스 DRAM 장치의 입력 버퍼 회로에 있어서, 제 1 신호와 제 2 신호에 응답하여, 이를 비교하여 미리 예정된 지연시간 동안만 일정 폭을 갖는 제 3 신호를 출력하되, 제 1 레벨에서 제 2 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 설정 시간에 비해 빠르고 제 2 레벨에서 제 1 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 유지 시간에 비해 느린 상기 제 3 신호를 출력하는 펄스 발생부와; 상기 펄스 발생부로부터 출력된 상기 제 3 신호에 응답하여, TTL 레벨의 상기 입력 신호를 상기 제 1 신호와 비교하여 CMOS 레벨의 신호로 변환한 후 출력하되, 상기 제 3 신호가 제 1 레벨일 경우 비 활성화되고 제 2 레벨일 경우 활성화되는 입력 버퍼부로 구성되어 있다.

Description

싱크로너스 D램 장치의 입력 버퍼 회로.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 외부 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM 장치(Synchronous Dynamic Random Access Memory device)의 입력 버퍼 회로에 관한 것이다.
외부의 시스템 클럭에 동기되어 동작되는 싱크로너스 D램(Synchronous DRAM)은 외부 신호의 입력에 대하여 항상 시스템 클럭을 기준으로 외부 입력 신호를 받아들여 동작하게 된다. 따라서, 싱크로너스 DRAM은 항상 어떤 명령(command)이 주어질 경우(예를들면, RAS 액티브, Read/Write 명령 등) 외부 시스템 클럭을 기준으로 대응되는 명령에 맞는 입력 신호를 가해주게 되어있다. 즉, 시스템 클럭을 기준으로 최소한 얼마 이상은 입력 신호가 발생하여야 하며, 상기 시스템 클럭을 기준으로 최소한 얼마 이상은 입력 신호가 유지되어야 한다. 상술한 전자는 설정 시간(setup time)에 해당하며, 후자는 유지 시간(hold time)에 해당한다. 다시말해서, 모든 싱크로너스 DRAM으로 입력되는 외부 TTL 레벨의 입력 신호는 시스템 클럭을 기준으로 설정 시간과 유지 시간만 보장해주면 된다. 따라서, TTL 레벨의 입력 신호에 대하여 설정 시간과 유지 시간 동안에만 TTL 레벨의 입력 신호에 대하여 싱크로너스 DRAM의 내부 입력 버퍼 회로가 동작하기만 하면 입력 신호를 인식할 수 있게 된다.
도 1에는 종래 기술에 따른 싱크로너스 DRAM 장치의 입력 버퍼 회로를 보여주는 회로도가 도시되어 있다. 싱크로너스 D램(Synchronous DRAM) 장치의 입력/출력 인터페이스는 TTL 레벨로 신호가 전달되기 때문에 싱크로너스 DRAM 장치 내부의 CMOS 레벨과는 차이가 있다. 이와같이, TTL 레벨의 입력 신호를 CMOS 레벨의 신호로 전환하기 위해 싱크로너스 DRAM 장치의 내부에서는 입력/출력 버퍼가 사용된다. 도 1에 도시된 싱크로너스 DRAM 장치의 입력 버퍼 회로 역시 상기한 목적으로 사용된다. 이러한 목적으로 사용되는 입력/출력 버퍼 회로로는 차동 증폭기(differential amplifier)가 대표적으로 사용되고 있다.
도 1에 도시된 싱크로너스 DRAM 장치의 입력 버퍼 회로는, 외부로부터 인가되는 제어 신호(PBPU)에 제어되는 PMOS 트랜지스터(10)와 외부로부터 인가되는 기준전압(VREF)과 TTL 레벨의 입력 신호(INPUT)에 각각 제어되는 PMOS 트랜지스터들(11, 12), 그리고 전류 미러(current mirror)로 동작하는 NMOS 트랜지스터들(13, 14)로 이루어졌다. 상기 제어신호(PBPU)에 제어되는 PMOS 트랜지스터(10)는 제 1 전원전압이 인가되는 제 1 전원단자(1)와 노드 1 사이에 채널이 연결되며, 상기 제어신호(PBPU)가 인가되는 입력단자(3)에 게이트 단자가 연결되어 있다.
상기 기준전압(VREF)에 제어되는 PMOS 트랜지스터(11)는 상기 노드 1과 노드 2 사이에 채널이 연결되며, 상기 기준전압(VREF)이 인가되는 입력단자(4)에 게이트 단자가 연결되어 있다. 그리고, 상기 TTL 레벨의 입력 신호(INPUT)에 제어되는 PMOS 트랜지스터(12)는 상기 노드 1과 노드 3 사이에 채널이 연결되며, 상기 입력 신호(INPUT)가 인가되는 입력단자(4)에 게이트 단자가 연결되어 있다. 그리고, 상기 노드 2와 상기 노드 3으로 각각 동일한 양의 전류가 흐르도록 하기 위한 전류 미러로써 동작하는 상기 NMOS 트랜지스터들(13, 14)은 각 게이트 단자가 상기 노드 2에 연결되며, 상기 노드 2 및 상기 노드 3와 제 2 전원전압이 인가되는 제 2 전원단자(2) 사이에 각각 채널이 연결되어 있다. 그리고, 입력 버퍼 회로의 출력(OUT)은 상기 노드 3에 입력단자가 연결된 인버터(15)를 통해 반전된 신호가 출력된다.
도 1에 도시된 입력 버퍼 회로의 일 단자로 인가되는 기준전압(VREF)은 타 단자로 인가되는 입력 신호(INPUT)의 TTL 레벨의 중간 값(예를 들면, 1.4볼트)으로 설정된다. TTL 레벨의 입력 신호(INPUT)가 상기 기준전압(VREF)에 비해 높은 전압레벨일 경우, 입력 버퍼 회로는 상기 입력 신호(INPUT)를 논리 '하이' 상태로 인식하게 된다. 그리고, TTL 레벨의 상기 입력 신호(INPUT)가 상기 기준전압(VREF)에 비해 낮은 전압레벨일 경우 논리 '로우' 상태로 인식하여 TTL 레벨의 신호를 CMOS 레벨의 신호로 변환 출력한다. 일반적으로, 차동 증폭기는 노이즈(noise)에 강하고 입력 신호에 대한 감도(sensitivity)가 좋아 입력 버퍼 회로로써 널리 사용되고 있다.
그러나, 상술한 바와같은 종래 싱크로너스 DRAM 장치의 입력 버퍼 회로에 의하면, 기준전압(VREF)에 제어되는 PMOS 트랜지스터(11)를 통해 흐르는 전류는, 도 1에 도시된 바와같이, TTL 레벨의 입력 신호(INPUT)에 관계없이 일정한 전류가 흐름을 알 수 있다. 입력 버퍼 회로를 활성화시키는 제어 신호(PUPB)가, 도 2에 도시된 바와같이, 논리 '로우' 상태로 항상 인가되기 때문에 입력 버퍼 회로는 항상 동작하게 된다. 이로인해, 동작 주파수에 상관없이 입력 버퍼 회로에서의 평균 전류는 항상 일정하게 존재한다. 따라서, 항상 일정 전류가 존재하는 입력 버퍼 회로가 수 십개가 존재할 경우 상당한 양의 전류가 소모되는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 입력 신호를 인식하는 동안 소모되는 전류를 줄일 수 있는 싱크로너스 DRAM 장치의 입력 버퍼 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 싱크로너스 DRAM 장치의 입력 버퍼 회로를 보여주는 회로도;
도 2는 종래 기술에 따른 동작 타이밍도;
도 3은 본 발명에 따른 이상적인 싱크로너스 DRAM 장치의 입력 버퍼 회로의 구성을 보여주는 블록도;
도 4A 내지 도 4B는 이상적인 입력 버퍼 회로 및 본 발명에 따른 동작 타이밍도,
* 도면의 주요부분에 대한 부호의 설명
100 : 펄스신호 발생부 120 : 비교 수단
140 : 지연 수단 160 : 엔코딩 수단
200 : 입력 버퍼부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 시스템 클럭을 기준으로 설정 시간과 유지 시간으로 나눠지는 TTL 레벨의 입력 신호를 상기 외부 시스템 클럭에 동기되어 입력받아, 이를 CMOS 레벨의 신호로 변환하여 출력하는 싱크로너스 DRAM 장치의 입력 버퍼 회로에 있어서, 제 1 신호와 제 2 신호에 응답하여, 이를 비교하여 미리 예정된 지연시간 동안만 일정 폭을 갖는 제 3 신호를 출력하되, 제 1 레벨에서 제 2 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 설정 시간에 비해 빠르고 제 2 레벨에서 제 1 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 유지 시간에 비해 느린 상기 제 3 신호를 출력하는 펄스 발생부와; 상기 펄스 발생부로부터 출력된 상기 제 3 신호에 응답하여, TTL 레벨의 상기 입력 신호를 상기 제 1 신호와 비교하여 CMOS 레벨의 신호로 변환한 후 출력하되, 상기 제 3 신호가 제 1 레벨일 경우 비 활성화되고 제 2 레벨일 경우 활성화되는 입력 버퍼부를 포함한다.
이 실시예에 있어서, 상기 펄스 발생부는, 상기 제 1 신호와 상기 제 2 신호를 입력받아, 이를 비교하여 제 4 신호를 출력하는 비교 수단과; 상기 제 4 신호에 응답하여, 미리 예정된 지연시간 동안만 소정 폭을 갖는 제 5 신호를 출력하되, 제 1 레벨에서 제 2 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 설정 시간에 비해 빠르고 제 2 레벨에서 제 1 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 유지 시간에 비해 느린 상기 제 5 신호를 출력하는 지연 수단과; 상기 제 5 신호와 제 2 레벨로 유지되는 외부 신호를 각각 입력받아, 이에 응답하여 상기 제 3 신호를 출력하는 엔코딩 수단으로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비교 수단은, 증가형 p채널 MOS 트랜지스터들, 증가형 n채널 MOS 트랜지스터들, 그리고 인버터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 지연 수단은, 복수개의 인버터들과 NAND 게이트로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 엔코딩 수단은, NOR 게이트와 인버터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 입력 버퍼부는, 증가형 p채널 MOS 트랜지스터들, 증가형 n채널 MOS 트랜지스터들, 그리고 인버터로 구성되는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 외부 시스템 클럭을 기준으로 설정 시간과 유지 시간으로 나눠지는 TTL 레벨의 입력 신호를 상기 외부 시스템 클럭에 동기되어 입력받아, 이를 CMOS 레벨의 신호로 변환하여 출력하는 싱크로너스 DRAM 장치의 입력 버퍼 회로에 있어서, 기준전압과 외부 시스템 클럭 신호를 입력받아, 상기 두 신호를 비교하여 소정 레벨의 비교신호를 출력하는 비교 수단과; 상기 비교 수단으로부터 출력된 상기 비교 신호를 입력받아 미리 예정된 지연시간 동안만 소정 폭을 갖는 펄스 신호를 출력하되, 제 1 레벨에서 제 2 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 설정 시간에 비해 빠르고 제 2 레벨에서 제 1 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 유지 시간에 비해 느린 상기 펄스 신호를 출력하는 지연 수단과; 상기 펄스 신호와 제 2 레벨로 유지되는 외부 신호를 입력받아, 이에 응답하여 제어 신호를 출력하는 엔코딩 수단과; 상기 제어 신호에 응답하여, 외부로부터 인가되는 TTL 레벨의 입력 신호를 상기 기준전압과 비교하여 CMOS 레벨의 신호로 변환한 후 출력하는 입력 버퍼부를 포함한다.
이 실시예에 있어서, 상기 비교 수단은, 증가형 p채널 MOS 트랜지스터들, 증가형 n채널 MOS 트랜지스터들, 그리고 인버터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 지연 수단은, 복수개의 인버터들과 NAND 게이트로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 엔코딩 수단은, NOR 게이트와 인버터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 입력 버퍼부는, 증가형 p채널 MOS 트랜지스터들, 증가형 n채널 MOS 트랜지스터들, 그리고 인버터로 구성되는 것을 특징으로 한다.
이와같은 회로에 의해서, 입력 버퍼 회로로 인가되는 입력 신호의 설정 시간(setup time)과 유지 시간(hold)을 보장할 수 있는 제어신호를 발생하여, 상기 입력 버퍼 회로의 불필요한 동작을 차단함으로써 전체적인 펑균 전류를 줄일 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.
도 3 내지 도 4에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 3에는 본 발명의 바람직한 실시예에 따른 싱크로너스 DRAM 장치의 입력 버퍼 회로의 구성을 보여주는 블록도가 도시되어 있다.
도 3에 도시된 본 발명에 따른 싱크로너스 DRAM 장치의 입력 버퍼 회로는 비교 수단(120), 지연 수단(140), 그리고 엔코딩 수단(160)으로 이루어진 펄스 발생부(100)와 입력 버퍼부(200)로 구성되어 있다. 상기 비교 수단(120)은 기준전압(VREF)과 외부 시스템 클럭 신호(CLOCK)를 입력받아, 상기 두 신호(VREF, CLOCK)를 비교하여 소정 레벨의 비교신호(S_COMP)를 출력한다. 상기 비교 수단(120)은, 증가형 p채널 MOS 트랜지스터들(16 - 18), 증가형 n채널 MOS 트랜지스터들(19, 20), 그리고 인버터(21)로 이루어졌다.
그리고, 상기 지연 수단(140)은 상기 비교 수단(120)으로부터 출력된 상기 비교 신호(S_COMP)를 입력받아 미리 예정된 지연시간 동안만 소정 폭을 갖는 펄스 신호(PCLK)를 출력한다. 즉, 하이 레벨에서 로우 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호(INPUT)의 설정 시간(tSS)에 비해 빠르고 로우 레벨에서 하이 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호(INPUT)의 유지 시간(tSH)에 비해 느린 상기 펄스 신호(PCLK)를 출력한다. 상기 지연 수단(140)은, 복수개의 인버터들(22, 23, 24, 26)과 NAND 게이트(25)로 이루어졌다.
상기 엔코딩 수단(160)은 상기 펄스 신호(PCLK)와 로우 레벨로 유지되는 외부 신호(S_A)를 입력받아, 이에 응답하여 제어 신호(PBPU)를 출력한다. 상기 엔코딩 수단(160)은, NOR 게이트(27)와 인버터(28)로 이루어졌다. 즉, 상기 엔코딩 수단(160)으로 인가되는 상기 외부 신호(S_A)가 항상 로우 레벨로 인가되기 때문에 상기 펄스 신호(PCLK)와 동일하게 천이되는 상기 제어 신호(PBPU)가 출력된다. 상기 입력 버퍼부(200)는 상기 제어 신호(PBPU)에 응답하여, 외부로부터 인가되는 TTL 레벨의 입력 신호(INPUT)를 상기 기준전압(VREF)과 비교하여 CMOS 레벨의 신호로 변환한 후 출력한다. 상기 입력 버퍼 수단(200)은, 증가형 p채널 MOS 트랜지스터들(10 - 12), 증가형 n채널 MOS 트랜지스터들(13, 14), 그리고 인버터(15)로 이루어졌다.
도 4A 내지 도 4B에는 이상적인 입력 버퍼 회로 및 본 발명에 따른 동작 타이밍도가 도시되어 있다. 도 4A를 참조하면, 설정 시간(setup time)은 외부 시스템 클럭보다 입력 신호가 빨리 존재함을 의미함으로 이러한 입력 신호가 설정 시간을 만족시키고 발생하였을 경우 시스템 클럭과 설정 시간보다 빠른 정보를 만들어 상기 입력 신호가 전달될 수 있도록 입력 버퍼 회로를 동작시키면 된다. 그러나, 시스템 클럭보다 빠른 정보를 만들 수는 있지만 정보를 만드는데 소모되는 전류도 상당히 크기 때문에 현실적으로 불가능하다고 볼 수 있다. 따라서, 본 발명에 따른 입력 버퍼 회로에 따른 동작 타이밍도 도 4B와 입력 버퍼 회로를 보여주는 도 3를 참조하면서, 본 발명에 따른 입력 버퍼 회로의 동작을 설명하면 다음과 같다.
싱크로너스 DRAM 장치에 있어서, 외부로부터 인가되는 입력 신호(INPUT)는 시스템 클럭을 기준으로 설정 시간(setup time, tSS)과 유지 시간(hold time, tSH)만 보장해주면 입력 버퍼 회로가 TTL 레벨의 입력 신호(INPUT)를 입력받아 이를 CMOS 레벨의 신호로 변환하여 출력게 된다. 그리고, 설정 시간(tSS)과 유지 시간(tSH)을 제외한 나머지 시간 동안 버퍼 회로의 동작을 차단함으로써 소모되는 전류의 양을 줄일 수 있게 된다. 따라서, 본 발명은, 상술한 바와같이, 설정 시간(tSS)과 유지 시간(tSH) 동안만 버퍼 회로를 동작시킬 수 있는 펄스 신호(PCLK)를 생성하기 위한 것이다.
도 3에 도시된 바와같이, 본 발명에 따른 펄스 신호(PCLK)를 발생하기 위해 외부 시스템 클럭(CLOCK)과 기준전압(VREF)을 비교하고 이를 이용한 지연수단(140)을 통해 미리 예정된 시간동안만 즉, 설정 시간(tSS)과 유지 시간(tSH)을 보장할 수 있는 시간 동안 하이 레벨(high level)로 유지되는 클럭 신호(PCLK)를 발생할 수 있다. 상기 펄스 신호(PCLK)는 외부 시스템 클럭(CLOCK)으로부터 생성된 싱크로너스 DRAM 장치의 내부 클럭을 의미하며, 이의 펄스 폭은 일정하다. 상기 펄스 신호(PCLK)는, 도 4B에 도시된 바와같이, 논리 '하이' 상태가 입력 신호(INPUT)의 유지 시간(tSH)보다는 느리고, 논리 '로우' 상태가 입력 신호의 설정 시간(tSS)보다는 빠르도록 펄스신호 발생부(100)의 지연수단(140)을 통해 일정한 폭을 갖도록 설정하게 된다.
따라서, 상기 펄스 신호(PCLK)의 논리 '하이' 상태인 펄스 폭 동안 이에 제어되는 PMOS 트랜지스터(10)를 턴-오프시킴으로써 입력 버퍼 회로의 동작을 차단할 수 있다. 상기 펄스 신호(PCLK)의 논리 '하이' 상태가 유지되는 펄스 폭은 최대 동작 주파수에서 설정 및 유지 시간 동안만 입력 버퍼 회로가 동작하도록 도 3의 펄스신호 발생부(100)를 통해 지연 시간이 설정된다. 예를들면, 최대 동작 주파수가 100MHz이고, 설정 및 유지 시간이 4nS라고 하면 펄스 신호의 논리 '하이'인 펄스 폭을 최대 6nS로 만들어 이 기간 동안 입력 버퍼 회로의 동작을 차단시킴으로써 전류 소모를 줄일 수 있다.
상기한 바와같이, 펄스 발생부를 통해 입력 신호의 설정 시간(setup time)과 유지 시간(hold time)을 보장할 수 있는 펄스 신호를 생성할 수 있다. 따라서, 상기 펄스 신호에 따라 제어되는 입력 버퍼부는 상기 펄스 신호가 하이 레벨로 인가되는 구간에서는 비활성화되고, 로우 레벨로 인가되는 구간에서는 활성화되어 TTL 레벨의 입력 신호를 CMOS 레벨의 신호로 변환하여 출력할 수 있게 되었다. 이로써, 펄스 신호에 따라 입력 버퍼 회로를 활성화시키고 비 활성화시킴으로써 전체적인 평균 전류를 줄일 수 있다.

Claims (11)

  1. 외부 시스템 클럭을 기준으로 설정 시간과 유지 시간으로 나눠지는 TTL 레벨의 입력 신호를 상기 외부 시스템 클럭에 동기되어 입력받아, 이를 CMOS 레벨의 신호로 변환하여 출력하는 싱크로너스 DRAM 장치의 입력 버퍼 회로에 있어서,
    제 1 신호(VREF)와 제 2 신호(CLOCK)에 응답하여, 이를 비교하여 미리 예정된 지연시간 동안만 일정 폭을 갖는 제 3 신호(PBPU)를 출력하되, 제 1 레벨에서 제 2 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 설정 시간에 비해 빠르고 제 2 레벨에서 제 1 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 유지 시간에 비해 느린 상기 제 3 신호(PBPU)를 출력하는 펄스 발생부(100)와;
    상기 펄스 발생부(100)로부터 출력된 상기 제 3 신호(PBPU)에 응답하여, TTL 레벨의 상기 입력 신호(CLOCK)를 상기 제 1 신호(VREF)와 비교하여 CMOS 레벨의 신호로 변환한 후 출력하되, 상기 제 3 신호(PBPU)가 제 1 레벨일 경우 비 활성화되고 제 2 레벨일 경우 활성화되는 입력 버퍼부(200)를 포함하는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 펄스 발생부(100)는;
    상기 제 1 신호(VREF)와 상기 제 2 신호(CLOCK)를 입력받아, 이를 비교하여 제 4 신호(S_COMP)를 출력하는 비교 수단(120)과,
    상기 제 4 신호(S_COMP)에 응답하여 미리 예정된 지연시간 동안만 소정 폭을 갖는 제 5 신호(PCLK)를 출력하되, 제 1 레벨에서 제 2 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 설정 시간에 비해 빠르고 제 2 레벨에서 제 1 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 유지 시간에 비해 느린 상기 제 5 신호(PCLK)를 출력하는 지연 수단(140)과,
    상기 제 5 신호(PCLK)와 제 2 레벨로 유지되는 외부 신호(S_A)를 각각 입력받아, 이에 응답하여 상기 제 3 신호(PBPU)를 출력하는 엔코딩 수단(160)으로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 비교 수단(120)은;
    증가형 p채널 MOS 트랜지스터들(16 - 18), 증가형 n채널 MOS 트랜지스터들(19, 20), 그리고 인버터(21)로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  4. 제 2 항에 있어서,
    상기 지연 수단(140)은;
    복수개의 인버터들(22, 23, 24, 26)과 NAND 게이트(25)로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  5. 제 2 항에 있어서,
    상기 엔코딩 수단(160)은;
    NOR 게이트(27)와 인버터(28)로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  6. 제 1 항에 있어서,
    상기 입력 버퍼부(200)는;
    증가형 p채널 MOS 트랜지스터들(10 - 12), 증가형 n채널 MOS 트랜지스터들(13, 14), 그리고 인버터(15)로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  7. 외부 시스템 클럭을 기준으로 설정 시간과 유지 시간으로 나눠지는 TTL 레벨의 입력 신호를 상기 외부 시스템 클럭에 동기되어 입력받아, 이를 CMOS 레벨의 신호로 변환하여 출력하는 싱크로너스 DRAM 장치의 입력 버퍼 회로에 있어서,
    기준전압(VREF)과 외부 시스템 클럭 신호(CLOCK)를 입력받아, 상기 두 신호(VREF, CLOCK)를 비교하여 소정 레벨의 비교신호(S_COMP)를 출력하는 비교 수단(120)과;
    상기 비교 수단(120)으로부터 출력된 상기 비교 신호(S_COMP)를 입력받아 미리 예정된 지연시간 동안만 소정 폭을 갖는 펄스 신호(PCLK)를 출력하되,
    제 1 레벨에서 제 2 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 설정 시간에 비해 빠르고 제 2 레벨에서 제 1 레벨로 천이되는 시점이 상기 TTL 레벨의 입력 신호의 유지 시간에 비해 느린 상기 펄스 신호(PCLK)를 출력하는 지연 수단(140)과;
    상기 펄스 신호(PCLK)와 제 2 레벨로 유지되는 외부 신호(S_A)를 입력받아, 이에 응답하여 제어 신호(PBPU)를 출력하는 엔코딩 수단(160)과;
    상기 제어 신호(PBPU)에 응답하여, 외부로부터 인가되는 TTL 레벨의 입력 신호를 상기 기준전압(VREF)과 비교하여 CMOS 레벨의 신호로 변환한 후 출력하는 입력 버퍼부(200)를 포함하는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  8. 제 7 항에 있어서,
    상기 비교 수단(120)은;
    증가형 p채널 MOS 트랜지스터들(16 - 18), 증가형 n채널 MOS 트랜지스터들(19, 20), 그리고 인버터(21)로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  9. 제 7 항에 있어서,
    상기 지연 수단(140)은;
    복수개의 인버터들(22, 23, 24, 26)과 NAND 게이트(25)로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  10. 제 7 항에 있어서,
    상기 엔코딩 수단(160)은;
    NOR 게이트(27)와 인버터(28)로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
  11. 제 7 항에 있어서,
    상기 입력 버퍼부(200)는;
    증가형 p채널 MOS 트랜지스터들(10 - 12), 증가형 n채널 MOS 트랜지스터들(13, 14), 그리고 인버터(15)로 구성되는 것을 특징으로 하는 싱크로너스 DRAM 장치의 입력 버퍼 회로.
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