KR100593271B1

KR100593271B1 - 반도체 집적 회로 장치

Info

Publication number: KR100593271B1
Application number: KR1019990053399A
Authority: KR
Inventors: 사토야스하루; 가와사키겐이치
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-11-30
Filing date: 1999-11-29
Publication date: 2006-06-26
Also published as: KR20000035757A; US6594770B1; JP3549751B2; JP2000163967A

Abstract

본 발명은 복수의 입력 회로에서의 불필요한 전력 소비를 방지하여 소비 전력을 저감하는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.

외부로부터의 파워 다운을 지시하는 신호에 기초하여 파워 다운 제어 신호를 발생하는 파워 다운 발생 회로(38)와, 외부 클록을 수신하여 내부 클록을 발생하고 파워 다운 제어 신호에 기초하여 비활성화되는 클록 발생 회로(36)와, 외부로부터의 칩 선택 신호에 기초하여 입력 인에이블 신호를 발생하며 파워 다운 제어 신호에 기초하여 비활성화되는 칩 선택 회로(40)와, 입력 인에이블 신호와 파워 다운 제어 신호에 기초하여 외부로부터의 입력 신호를 내부 클록에 동기하여 수신하는 입력 회로(44)를 구비한다. 이와 같은 구성에 의해, 파워 다운 제어 신호가 파워 온을 지시하는 기간에 있어서도 입력 인에이블 신호에 의해 입력 회로를 비활성화하여 전력 소비를 저감할 수 있다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

도 1은 종래의 반도체 집적 회로 장치의 일례의 블록도.

도 2는 종래의 반도체 집적 회로 장치의 다른 일례의 블록도.

도 3은 종래의 장치에 있어서의 독출 동작시의 신호 타이밍 차트.

도 4는 종래의 장치에 있어서의 기록 동작시의 신호 타이밍 차트.

도 5는 본 발명의 반도체 집적 회로 장치의 제1 실시예의 블록도.

도 6은 본 발명의 장치에 있어서의 독출 동작시의 신호 타이밍 차트.

도 7은 본 발명의 장치에 있어서의 기록 동작시의 신호 타이밍 차트.

도 8은 본 발명의 반도체 집적 회로 장치의 제2 실시예의 블록도.

도 9는 본 발명의 장치에 있어서의 독출 동작시의 신호 타이밍 차트.

도 10은 본 발명의 장치에 있어서의 기록 동작시의 신호 타이밍 차트.

도 11은 내부 클록의 발생 방법을 설명하기 위한 신호 파형도.

도 12는 파워 다운 회로(38) 및 칩 선택 회로(40)의 블록도.

도 13은 도 12의 동작을 설명하기 위한 신호 타이밍 차트.

도 14는 동기형 입력 버퍼의 제1 실시예의 회로도.

도 15의 (a) 및 (b)는 입력 버퍼의 각 실시예의 회로도 및 블록도.

도 16은 지연 제어 회로의 다른 구성예를 도시하는 블록도.

도 17은 본 발명의 반도체 집적 회로 장치의 제3 실시예의 블록도.

〈도면의 주요 부분에 대한 부호의 설명〉

36 : 클록 발생 회로

38 : 파워 다운 회로

40 : 칩 선택 회로

44 : 입력 회로

45, 46, 54 : 동기형 입력 버퍼

51 : 타이밍 조정부

56, 62 : 비동기형 입력 버퍼

58 : 파워 다운 제어부

60 : 인버터

66 : 입력 회로 제어부

본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 입력 회로의 저소비 전력화를 행하는 반도체 집적 회로 장치에 관한 것이다.

최근, CPU의 고속화에 수반하여 데이터 전송 속도는 해마다 향상되고 있고, 이에 대응하기 위해서 데이터 버스 폭이 넓어지는 경향이 있으며, 입력 회로의 수가 증가하고 있다. 이 때문에, 저소비 전력화를 행하기 위해서는 동작이 불필요한 입력 회로는 가능한 한 전력을 소비하지 않도록 할 필요가 있다.

도 1 및 도 2는 종래의 반도체 집적 회로 장치의 각 예의 블록도를 나타낸다. 이들 회로는 싱크로너스 DRAM의 입력부를 나타내고 있다. 도 1에 있어서, 외부 단자로부터 클록(CLK), 클록 인에이블(/CKE), 칩 선택(/CE)의 각 신호가 클록 발생 회로(10), 입력 버퍼(12, 14)의 각각에 공급되고, 외부 단자로부터 커맨드, 어드레스, 데이터의 각 신호가 입력 회로(16, 18, 20)의 각각에 공급된다. 클록 인에이블(/CKE)을 로우 레벨로 하면, 클록 발생 회로(10)가 클록(CLK)을 수신하여 여기서 발생된 내부 클록(CLK)이 입력 버퍼(14), 입력 회로(16, 18, 20)의 각각에 공급되며, 이것에 의해 각 회로가 활성화된다.

클록 발생 회로(10) 내의 타이밍 조정부는 예컨대 DLL(Delay Locked Loop) 회로이다. 또한, 입력 회로(16)로부터 출력되는 커맨드가 커맨드 디코더(22)에 공급된다.

도 2의 (a)에 있어서, 입력 버퍼(14) 및 입력 회로(16, 18, 20) 각각을 구성하는 입력 버퍼가 도 2의 (b)에 도시된 바와 같이 입력 인터페이스부(22)와 동기부(23)로 구성되고, 이 입력 인터페이스부(22)에 입력 버퍼(12)로부터 클록 인에이블(/CKE)을 공급하여 활성화의 제어를 행하고 있다.

상기 종래의 장치에 있어서의 독출 동작시의 신호 타이밍 차트를 도 3에 도시하고, 기록 동작시의 신호 타이밍 차트를 도 4에 도시한다.

종래의 장치에서, 도 3 및 도 4의 클록 인에이블(/CKE)이 로우 레벨인 기간 에 입력 회로(16, 18, 20)가 활성화되고, 실제로는 칩 선택(/CS)이 로우 레벨의 기간만큼 입력 회로(16, 18, 20)를 활성화하면 되지만, 활성화 기간이 길어지고 입력 회로(16, 18, 20)에서 불필요한 전력이 소모되는 문제가 있었다.

또한, 종래의 장치에서는 입력 회로(16, 18, 20)의 활성화와 클록 발생 회로(10)의 활성화를 동시에 행하고 있다. 출력 회로를 활성화하는 등을 위해 클록 발생 회로(10)를 활성화시킬 필요가 있는 경우에 커맨드, 어드레스, 데이터의 각 입력 신호를 수신하지 않는 경우에도 클록 발생 회로(10)를 활성화시킬 필요가 있고, 이러한 경우 입력 회로(16, 18, 20)도 활성화되기 때문에 입력 회로(16, 18, 20)에서 불필요한 전력이 소모되는 문제가 있었다.

본 발명은 상기한 점을 감안하여 이루어진 것으로, 복수의 입력 회로에서의 불필요한 전력 소모를 방지하여 소모 전력을 저감하는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.

청구 범위 제1항에 기재한 발명은 외부로부터의 파워 다운을 지시하는 신호에 기초하여 파워 다운 제어 신호를 발생시키는 파워 다운 발생 회로와,

외부 클록을 수신하여 내부 클록을 발생하고, 상기 파워 다운 제어 신호에 기초하여 비활성화되는 클록 발생 회로와,

외부로부터의 칩 선택 신호에 기초하여 상기 내부 클록의 상승 에지 및 하강 에지 중 다른쪽 에지로부터 한쪽 에지 사이에서 전환하는 입력 인에이블 신호를 발생하고, 상기 파워 다운 제어 신호에 기초하여 비활성화되는 칩 선택 회로와,

상기 입력 인에이블 신호와 파워 다운 제어 신호에 기초하고, 상기 내부 클록의 상승 에지 및 하강 에지 중 한쪽 에지에 동기하여 외부로부터의 입력 신호를 상기 내부 클록에 동기하여 수신하는 입력 회로를 구비한다.

이와 같이, 입력 인에이블 신호와 파워 다운 제어 신호에 기초하여 외부로부터의 입력 신호를 내부 클록에 동기하여 수신하기 때문에 파워 다운 제어 신호가 파워 온을 지시하는 기간에도 입력 인에이블 신호에 의해 입력 회로를 비활성화하여 전력 소모를 저감할 수 있다. 또한 입력 회로는 내부 클록의 한쪽 에지에 동기하여 입력 신호를 수신하고, 칩 선택 회로는 다른 쪽 에지로부터 한쪽 에지의 사이에서 입력 인에이블 신호를 전환하기 때문에, 입력 회로가 입력 신호를 수신하기 직전에 여유를 가지고 입력 인에이블 신호를 선택 상태(활성화)로 할 수 있다.

삭제

청구 범위 제2항에 기재한 발명은 청구 범위 제1항에 기재한 반도체 집적 회로 장치에 있어서,

상기 입력 회로는 상기 내부 클록과 상기 입력 인에이블 신호로부터 입력용 내부 클록을 발생하는 입력용 내부 클록 발생부를 구비한다.

이와 같이, 내부 클록과 입력 인에이블 신호로부터 입력용 내부 클록을 발생 함으로써, 입력 회로는 내부 클록의 한쪽 에지에 동기하여 입력 신호를 수신할 수 있다.

청구 범위 제3항에 기재한 발명은 청구 범위 제1항 또는 제2항에 기재한 반도체 집적 회로 장치에 있어서,

상기 입력 회로는 상기 입력 인에이블 신호에 의해 활성화되고, 상기 외부로부터의 입력 신호를 공급받는 비동기의 입력 인터페이스부를 구비한다.

이와 같이, 외부로부터의 입력 신호를 공급받는 비동기의 입력 인터페이스부는 입력 인에이블 신호에 의해 활성화되기 때문에, 비활성화시에 입력 인터페이스부에서의 전력 소모를 저감할 수 있다.

청구 범위 제4항에 기재한 발명은 청구 범위 제1항에 기재한 반도체 집적 회로 장치에 있어서,

상기 클록 발생 회로는 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생하고,

상기 입력 회로는 상기 제1 및 제2 내부 클록의 각각에 동기하여 상기 입력 신호를 수신하는 제1 및 제2 입력 버퍼를 구비하며,

상기 칩 선택 회로는 외부로부터의 칩 선택 신호에 기초하여 상기 제1 및 제2 입력 버퍼의 각각을 활성화하는 제1 및 제2 입력 인에이블 신호를 발생한다.

이와 같이, 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생하고, 외부로부터의 칩 선택 신호에 기초하여 제1 및 제2 입력 버퍼 각각을 활성화하는 제1 및 제2 입력 인에이블 신호를 발생하며, 제1 및 제2 내부 클록의 각각에 동기하여 입 력 신호를 수신하기 때문에, 외부 클록 주파수에 대하여 내부 클록 주파수를 낮출 수 있다.

청구 범위 제5항에 기재한 발명은 청구 범위 제4항에 기재한 반도체 집적 회로 장치에 있어서,

상기 제1 입력 버퍼는 상기 제1 내부 클록의 상승 및 하강 중 한쪽 에지에 동기하여 상기 입력 신호를 수신하고,

상기 제2 입력 버퍼는 상기 제2 내부 클록의 상승 및 하강 중 한쪽 에지에 동기하여 상기 입력 신호를 수신하며,

상기 칩 선택 회로는 상기 제1 내부 클록의 상승 및 하강 중 다른 쪽 에지로부터 한쪽 에지의 사이에서 상기 제1 입력 인에이블 신호를 전환하고,

상기 칩 선택 회로는 상기 제2 내부 클록의 상승 및 하강 중 다른 쪽 에지로부터 한쪽 에지의 사이에서 상기 제2 입력 인에이블 신호를 전환한다.

이 때문에, 외부 클록 주파수에 대하여 내부 클록 주파수를 낮춘 경우에 입력 회로가 입력 신호를 수신하기 직전에 여유를 가지고 입력 인에이블 신호를 선택 상태(활성화)로 할 수 있다.

청구 범위 제6항에 기재한 발명은 청구 범위 제5항에 기재한 반도체 집적 회로 장치에 있어서,

상기 제1 입력 버퍼는 상기 제1 내부 클록과 상기 제1 입력 인에이블 신호로부터 제1 입력용 내부 클록을 발생하고,

상기 제2 입력 버퍼는 상기 제2 내부 클록과 상기 제2 입력 인에이블 신호로 부터 제2 입력용 내부 클록을 발생한다.

이 때문에, 외부 클록 주파수에 대하여 내부 클록 주파수를 낮춘 경우에 입력 회로는 내부 클록의 한쪽 에지에 동기하여 입력 신호를 수신할 수 있다.

청구 범위 제7항에 기재한 발명은 청구 범위 제5항 또는 제6항에 기재한 반도체 집적 회로 장치에 있어서,

상기 제1 및 제2 입력 버퍼의 각각은 상기 제1 및 제2 입력 인에이블 신호의 각각에 의해 활성화되고, 상기 외부로부터의 입력 신호를 공급받는 비동기의 입력 인터페이스부를 구비한다.

이 때문에, 외부 클록 주파수에 대하여 내부 클록 주파수를 낮춘 경우에, 비활성화시에 입력 인터페이스부에서의 전력 소모를 저감할 수 있다.

청구 범위 제8항에 기재한 발명은 청구 범위 제4항에 기재한 반도체 집적 회로 장치에 있어서,

상기 클록 발생 회로는 외부 클록을 분주하여 상기 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생하는 분주기를 구비한다.

이것에 의해, 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생할 수 있다.

청구 범위 제9항에 기재한 발명은 청구 범위 제4항에 기재한 반도체 집적 회로 장치에 있어서,

상기 클록 발생 회로는 외부로부터 공급되는 상보 클록을 상기 제1 및 제2 내부 클록으로서 출력한다.

청구 범위 제10항에 기재한 발명은 청구 범위 제4항에 기재한 반도체 집적 회로 장치에 있어서,

상기 클록 발생 회로는 외부 클록을 180°시프트하여 상기 제1 및 제2 내부 클록으로서 출력한다.

도 5는 본 발명의 반도체 집적 회로 장치의 제1 실시예의 블록도를 도시한다. 이 회로는 싱크로너스 DRAM의 입력부를 나타내고 있다. 동 도면 중, 외부 단자(30, 32, 34)로부터 클록(CLK), 파워 다운 신호(PD), 칩 선택(/CS)의 각 신호가 클록 발생 회로(36), 파워 다운 회로(38), 칩 선택 회로(40) 각각에 공급되고, 외부 단자(42)로부터 커맨드, 어드레스, 데이터 등의 N 비트의 신호가 입력 회로(44)에 공급된다.

클록 발생 회로(36)는 비동기형 입력 버퍼(50)와 타이밍 조정부(51)로 구성되어 있다. 입력 버퍼(50)는 파워 다운 회로(38)로부터 공급되는 파워 다운 제어 신호가 로우 레벨일 때에 비활성 상태, 하이 레벨일 때에 활성 상태가 된다. 타이밍 조정부(51)는 예컨대 DLL(Delay Locked Loop) 회로이다. 이 클록 발생 회로(36)에서 입력 버퍼(50)의 동작시에 외부 클록(CLK)에 기초하여 생성된 내부 클록(CLK)이 각 회로에 공급된다.

파워 다운 회로(38)는 동기형 입력 버퍼(54)와 비동기형 입력 버퍼(56)와 파워 다운 제어부(58) 및 인버터(60)로 구성되어 있다. 외부 단자(32)로부터의 파워 다운 신호(PD)가 로우 레벨로 파워 다운을 지시할 때에는 파워 다운 제어부(58)의 하이 레벨 출력을 인버터(60)로 반전하여 공급되는 소모 전력이 적은 비동기형 입력 버퍼(56)가 활성 상태로 되고, 소모 전력이 큰 동기형 입력 버퍼(54)는 파워 다운 제어부(58)의 하이 레벨 출력(파워 다운 제어 신호)에 의해 비활성 상태로 된다. 여기서, 파워 다운 신호(PD)가 하이 레벨이 되어 파워 온을 지시하면, 입력 버퍼(56)의 출력에 의해 파워 다운 제어부(58) 출력이 로우 레벨이 되어, 소모 전력이 작은 비동기형 입력 버퍼(56)가 비활성 상태가 되고, 소모 전력이 큰 동기형 입력 버퍼(54)가 활성 상태가 된다. 이 파워 다운 제어부(58) 출력이 파워 다운 제어 신호로서 각 회로에 공급된다.

칩 선택 회로(40)는 비동기형 입력 버퍼(62)와 입력 회로 제어부(64)로 구성되어 있다. 칩 선택(/CS)을 공급받는 입력 버퍼(62)는 파워 다운 회로(38)로부터의 파워 다운 제어 신호를 공급받고 있고, 입력 회로 제어부(64)는 파워 온시에 입력 버퍼(62)로부터의 칩 선택(/CS)에 따라서, 내부 클록(CLK)의 하강 에지와 상승 에지의 사이에서 전환되어 하이 레벨로 인에이블을 지시하는 입력 인에이블 신호를 생성하여 입력 회로(44)에 공급한다.

입력 회로(44)는 N개의 동기형 입력 버퍼(45)로 구성되어 있다. 이들 입력 버퍼(45)에는 칩 선택 회로(40)로부터의 입력 인에이블 신호가 공급되고 있고, 입력 인에이블 신호의 하이 레벨시에 활성 상태가 되어 외부 단자(42)로부터 공급되는 신호를 후속의 내부 회로(도시하지 않음)에 공급한다.

도 6에 본 발명의 장치에 있어서의 독출 동작시의 신호 타이밍 차트를 도시하고, 도 7에 기록 동작시의 신호 타이밍 차트를 도시한다. 여기서, 입력 회로 제어부(64)는 내부 클록(CLK)의 하강 에지와 상승 에지 사이에서 전환되어 하이 레벨로 인에이블을 지시하는 입력 인에이블 신호를 생성하기 때문에, 입력 회로(44)가 신호를 수신하는 타이밍 직전에 소정의 시간적 여유(1 클록 사이클 이하)를 가지고 입력 인에이블 신호를 인에이블로 할 수 있으며, 입력 회로(44)가 활성 상태인 기간을 삭감하여 입력 회로(44)의 소모 전력을 대폭 감소시킬 수 있다.

또한, 입력 회로(44)에의 내부 클록의 공급/정지를 자주 행한 경우에도 입력 회로(44)에 부족한 파형의 내부 클록이 공급되는 것을 방지한다. 입력 회로(44)에 인터페이스용의 비동기 회로부가 있는 경우는 이 비동기 회로부에도 입력 인에이블 신호를 공급하여 활성화 제어를 행하고, 불필요한 전력 소모를 감소시킨다.

도 8은 본 발명의 반도체 집적 회로 장치의 제2 실시예의 블록도를 도시한다. 이 회로는 싱크로너스 DRAM의 입력부를 나타내고 있다. 이 실시예는 외부 클록 주파수에 대하여 내부 클록 주파수를 1/2로 낮추는 경우의 실시예이다. 장치 내부의 동작 주파수를 낮게 억제한 채로 외부의 데이터 전송률을 높일 수 있다. 동 도면 중, 도 5와 동일 부분에는 동일 부호를 붙인다. 도 8에 있어서, 외부 단자(30, 32, 34)로부터 클록(CLK), 파워 다운 신호(PD), 칩 선택(/CS)의 각 신호가 클록 발생 회로(36), 파워 다운 회로(38), 칩 선택 회로(40) 각각에 공급되고, 외 부 단자(42)로부터 커맨드, 어드레스, 데이터 등의 N 비트의 신호가 입력 회로(44)에 공급된다.

클록 발생 회로(36)는 비동기형 입력 버퍼(50)와 분주기(52)와 타이밍 조정부(53)로 구성되어 있다. 입력 버퍼(50)는 파워 다운 회로(38)로부터 공급되는 파워 다운 제어 신호가 로우 레벨일 때에 비활성 상태, 하이 레벨일 때에 활성 상태가 된다. 분주기(52)는 외부 클록을 1/2 분주하고, 180°위상이 어긋난 클록을 생성한다. 타이밍 조정부(53)는 예컨대 DLL(Delay Locked Loop) 회로로서, 180°위상이 어긋난 내부 클록(CLK-0, CLK-180: 제1, 제2 내부 클록)을 출력한다. 이 클록 발생 회로(36)에서 입력 버퍼(50)의 동작시에 외부 클록(CLK)에 기초하여 생성된 내부 클록(CLK-0, CLK-180)이 각 회로에 공급된다.

파워 다운 회로(38)는 동기형 입력 버퍼(54, 55)와 비동기형 입력 버퍼(56)와 파워 다운 제어부(59) 및 인버터(60)로 구성되어 있다. 동기형 입력 버퍼(54)에는 내부 클록(CLK-0)이 공급되고, 동기형 입력 버퍼(55)에는 내부 클록(CLK-180)이 공급된다. 외부 단자(32)로부터의 파워 다운 신호(PD)가 로우 레벨로 파워 다운을 지시할 때에는 파워 다운 제어부(59)의 하이 레벨 출력을 인버터(60)로 반전하여 공급되는 소모 전력이 적은 비동기형 입력 버퍼(56)가 활성 상태로 되고, 소모 전력이 큰 동기형 입력 버퍼(54, 55)는 파워 다운 제어부(59)의 하이 레벨 출력(파워 다운 제어 신호)에 의해 비활성 상태로 된다. 여기서, 파워 다운 신호(PD)가 하이 레벨로 되어 파워 온을 지시하면, 입력 버퍼(56)의 출력에 의해 파워 다운 제어부(58) 출력이 로우 레벨로 되어, 소모 전력이 작은 비동기형 입력 버퍼(56)가 비활성 상태가 되고, 소모 전력이 큰 동기형 입력 버퍼(54, 55)가 활성 상태가 된다. 이 파워 다운 제어부(59) 출력이 파워 다운 제어 신호로서 각 회로에 공급된다.

칩 선택 회로(40)는 비동기형 입력 버퍼(62)와 내부 클록(CLK-0)이 공급되는 입력 회로 제어부(64)와 내부 클록(CLK-180)이 공급되는 입력 회로 제어부(65)로 구성되어 있다. 칩 선택(/CS)을 공급받는 입력 버퍼(62)는 파워 다운 회로(38)로부터의 파워 다운 제어 신호를 공급받고, 입력 회로 제어부(64)는 파워 온시에 입력 버퍼(62)로부터의 칩 선택(/CS)에 따라서 내부 클록(CLK-0)의 하강 에지와 상승 에지의 사이에서 전환되어 하이 레벨로 인에이블을 지시하는 입력 인에이블(-0) 신호(제1 입력 인에이블 신호)를 생성하여 입력 회로(44)의 입력 버퍼(45)에 공급한다. 입력 회로 제어부(65)는 파워 온시에 입력 버퍼(62)로부터의 칩 선택(/CS)에 따라서 내부 클록(CLK-180)의 하강 에지와 상승 에지의 사이에서 전환되어 하이 레벨로 인에이블을 지시하는 입력 인에이블 신호(-180: 제2 입력 인에이블 신호)를 생성하여 입력 회로(44)의 입력 버퍼(46)에 공급한다.

입력 회로(44)는 2·N개의 동기형 입력 버퍼(45, 46)로 구성되어 있다. 입력 버퍼(45)에는 내부 클록(CLK-0)과 입력 인에이블 신호(-0)가 공급되고, 입력 버퍼(46)에는 내부 클록(CLK-180)과 입력 인에이블 신호(-180)가 공급되며, 이들 입력 버퍼(45, 46)는 입력 인에이블 신호의 하이 레벨시에 활성 상태가 되어 외부 단자(42)로부터 공급되는 신호를 후속의 내부 회로(도시하지 않음)에 공급한다.

도 9에 본 발명의 장치에 있어서의 독출 동작시의 신호 타이밍 차트를 도시하고, 도 10에 기록 동작시의 신호 타이밍 차트를 도시한다. 여기서, 입력 회로 제어부(66)는 내부 클록(CLK)의 하강 에지와 상승 에지 사이에서 전환되어 하이 레벨로 인에이블을 지시하는 입력 인에이블 신호를 생성하고 있기 때문에 입력 회로(44)가 신호를 수신하는 타이밍 직전에 소정의 시간적 여유(1 클록 사이클 이하)를 가지고 입력 인에이블 신호를 인에이블시킬 수 있으며, 입력 회로(44)가 활성 상태인 기간을 제거하여, 입력 회로(44)의 소모 전력을 대폭 감소시킬 수 있다.

여기서, 클록 발생 회로(36)는 외부 단자(30)에 공급되는 도 11의 (a)에 도시된 외부 클록(고속 클록)의 상승을 분주하는 것 외에, 도 11의 (b)에 도시된 위상이 180°어긋난 상보 클록을 외부로부터 공급받아 이것을 내부 클록(CLK-0, CLK-180)으로서 출력하여도 좋고, 또한, 도 11의 (c)에 도시된 외부 클록(저속 클록)을 시프트하여 내부 클록(CLK-0, CLK-180)으로서 출력하여도 좋다.

다음에, 파워 다운 회로(38) 및 칩 선택 회로(40)에 대해서, 도 12의 블록도 및 회로도와 도 13의 신호 타이밍 차트를 이용하여 설명한다. 도 12의 (a)에 도시한 파워 다운 제어부(59)는 NAND 회로(70, 71)와 인버터(72)로 구성되고, NAND 회로(70)에는 입력 버퍼(54, 55) 각각의 출력(N1, N2)과 NAND 회로(71) 출력(파워 다운 제어 신호)이 공급되며, NAND 회로(71)에는 입력 버퍼(56)의 출력(N3)을 인버터(72)로 반전한 신호와 NAND 회로(70)의 출력 신호(N4: 파워 다운 제어 신호의 반전 신호)가 공급된다. NAND 회로(70) 출력(N4)은 파워 다운 제어 신호의 반 전 신호이기 때문에 인버터(60)는 사용되지 않는다.

도 13에 도시된 바와 같이, 파워 다운 신호(PD)가 하이 레벨일 때에는 입력 버퍼(54, 55)가 활성화되고, 파워 다운 신호(PD)가 하강하면 내부 클록(CLK-0)에 동기하여 신호(N1)가 하강하여 파워 다운 제어 신호(PD1)가 로우 레벨이 된다. 이 파워 다운의 지시에 의해, 입력 버퍼(54, 55)가 비활성이 되고, 입력 버퍼(56)가 활성화되어, 클록 발생 회로(36)의 입력 버퍼(50)도 비활성이 된다.

이 후에 파워 다운 신호(PD)가 상승하면 신호(N3)가 상승하여, 파워 다운 제어 신호(PD1)가 하이 레벨이 된다. 이 파워 온의 지시에 의해, 클록 발생 회로(36)의 입력 버퍼(50) 및 입력 버퍼(54, 55)가 활성화되고, 내부 클록(CLK-0, CLK-180)에 동기하여 신호(N1, N2)가 상승한다.

칩 선택 회로(40)의 입력 회로 제어부(64, 65)는 도 12의 (b)에 도시된 바와 같이, 내부 클록(CLK-0, CLK180)이 로우 레벨일 때에 칩 선택(/CS)을 통과시키는 인버터(74)를 갖는 트랜스미션 게이트(75)와, 트랜스미션 게이트(75)를 통과하여 공급되는 신호를 래치하는 인버터(76, 77)의 래치 루프와, 래치된 신호를 출력하는 인버터(78)로 구성되어 있다. 이것에 의해 칩 선택(/CS)을 내부 클록(CLK-0, CLK180)의 각각에 동기하여 출력한다.

도 14는 입력 회로(44)의 동기형 입력 버퍼(45) 및 입력 버퍼(54, 55)의 제1 실시예의 회로도를 도시한다. 동 도면 중, NAND 게이트(81)와 인버터(82)로 이루어진 입력용 내부 클록 발생기(80)는 내부 클록(CLK)과 입력 인에이블 신호를 공급받고, 입력 인에이블 신호의 하이 레벨시에 내부 클록(CLK)을 입력용 내부 클록으 로서 출력한다.

인버터(85, 86)와 NAND 게이트(87)는 입력용 내부 클록의 상승 에지로부터 펄스 확장하여 N 채널 MOS 트랜지스터(N3, N6, N9)를 온시키는 시간을 만들고 있다. P 채널 MOS 트랜지스터(P1, P2)와 N 채널 MOS 트랜지스터(N1∼N6)로 구성되는 차동 회로는 상기 NAND 게이트(87) 출력 펄스의 하이 레벨시에 입력 신호(Ain)를 기준 전압(Vref)과 비교하여 차동 출력한다. P 채널 MOS 트랜지스터(P3, P4)와 N 채널 MOS 트랜지스터(N7∼N9)로 구성되는 2개의 인버터에 의한 래치 루프는 상기 차동 회로 출력을 래치하여 P 채널 MOS 트랜지스터(P5, P6), N 채널 MOS 트랜지스터(N10, N11) 및 인버터(88, 89)로 구성된 트라이스테이트 출력부에 공급되며, 신호선(90, 91)으로부터 신호(A), 반전 신호(/A)가 출력된다. 신호선(90, 91) 사이에는 인버터(92, 93)의 래치 루프가 접속되어 있다.

도 15의 (a)는 입력 회로(44)의 동기형 입력 버퍼(45) 및 입력 버퍼(54, 55)가 입력 인터페이스부를 갖는 구성의 제2 실시예의 회로도를 도시한다. 입력 인터페이스부는 동작 주파수를 높이기 위해서, 외부로부터 공급되는 입력 신호의 진폭을 좁히는 경우에 필요하고, 도 14와 동일한 부분에는 동일 부호를 붙인다. 도 15의 (a)에 있어서, 입력 인터페이스부(95)는 차동 회로를 구성하는 N 채널 MOS 트랜지스터(N20, N21)에 전원을 공급하는 전류 미러 구성의 P 채널 MOS 트랜지스터(P20, P21)에 활성화 상태로 직류 전류가 흐르기 때문에, 입력 인터페이스부(95)를 비활성으로 하는 경우에는 입력 인에이블 신호를 P 채널 MOS 트랜지스터(P22, P23)와 N 채널 MOS 트랜지스터(N22)에 공급하여 이 회로의 전원을 차단한 다. 입력 인터페이스부(95)는 입력 인에이블 신호가 하이 레벨시에 입력 신호(Ain)를 차동 회로에서 기준 전압(Vref)과 비교하고, 비교 결과를 인버터(96)를 통해 동기부(97)의 MOS 트랜지스터(N1)의 게이트에 공급하는 동시에, 동기부(97) 내의 인버터(98)로 반전하여 MOS 트랜지스터(N4)의 게이트에 공급한다.

NAND 게이트(81)와 인버터(82)로 이루어진 입력용 내부 클록 발생기(80)는 내부 클록(CLK)과 입력 인에이블 신호를 공급받고, 입력 인에이블 신호의 하이 레벨시에 내부 클록(CLK)을 입력용 내부 클록으로서 출력한다.

인버터(85, 86)와 NAND 게이트(87)는 입력용 내부 클록의 상승 에지로부터 펄스 확장하여, N 채널 MOS 트랜지스터(N3, N6, N9)를 온시키는 시간을 만든다. P 채널 MOS 트랜지스터(P1, P2)와 N 채널 MOS 트랜지스터(N1∼N6)로 구성되는 차동 회로는 상기 NAND 게이트(87) 출력 펄스의 하이 레벨시에 입력 신호를 반전 입력 신호와 비교하여 차동 출력한다. P 채널 MOS 트랜지스터(P3, P4)와 N 채널 MOS 트랜지스터(N7∼N9)로 구성되는 2개의 인버터에 의한 래치 루프는 상기 차동 회로 출력을 래치하고, P 채널 MOS 트랜지스터(P5, P6)와 N 채널 MOS 트랜지스터(N10, N11)와 인버터(88, 89)로 구성된 트라이스테이트 출력부에 공급되며, 신호선(90, 91)으로부터 신호(A), 반전 신호(/A)가 출력된다. 신호선(90, 91) 사이에는 인버터(92, 93)의 래치 루프가 접속되어 있다.

상기 도 14, 도 15의 (a)는 도 5의 구성의 경우의 실시예이지만, 도 8의 실시예의 경우의 입력 인터페이스부를 구비하는 구성의 입력 버퍼(45, 46, 54, 55)의 일실시예의 블록도를 도 15의 (b)에 도시한다. 도 15의 (b)에 있어서, 입력 인터 페이스부(95)에는 입력 인에이블 신호(-0, -180)가 NOR 게이트(100) 및 인버터(102)를 통해 인에이블 신호로서 공급된다. 이 입력 인터페이스부(95)에서 인에이블 신호의 하이 레벨시에 입력 신호가 수신되어서 동기부(97, 99)에 공급된다. 동기부(97, 99)는 동일 구성으로, 동기부(97)에는 인에이블 신호(10)와 내부 클록(CLK-0)이 공급되고, 동기부(99)에는 인에이블 신호(-180)와 내부 클록(CLK-180)이 공급되며, 그 동작은 도 15의 (a)와 동일하다. 그리고, 동기부(97)로부터 내부 클록(CLK-0)에 동기한 입력 신호(A)가 출력되고, 동기부(99)로부터 내부 클록(CLK-180)에 동기한 반전 입력 신호(/A)가 출력된다.

다음에, 비동기형 입력 버퍼(50, 56, 62)의 일실시예의 블록도를 도 16의 (a), (b)에 도시한다. 도 16의 (a)는 비활성시의 출력이 로우 레벨이 되는 타입, 도 16의 (b)는 비활성시의 출력이 하이 레벨이 되는 타입이다.

도 16의 (a)에 있어서, 입력 인터페이스부(95)는 차동 회로를 구성하는 N 채널 MOS 트랜지스터(N30, N31)에 전원을 공급하는 전류 미러 구성의 P 채널 MOS 트랜지스터(P30, P31)에 활성화 상태로 직류 전류가 흐르기 때문에, 입력 인터페이스부(95)를 비활성으로 하는 경우에는 활성화 신호(입력 버퍼(50, 62)의 경우는 파워 다운 제어 신호, 입력 버퍼(56)의 경우는 반전 파워 다운 제어 신호)를 P 채널 MOS 트랜지스터(P32, P33)와 N 채널 MOS 트랜지스터(N32)에 공급하여 이 회로의 전원을 차단하고 있다. 입력 인터페이스부(95)는 입력 인에이블 신호가 하이 레벨시에 입력 신호(Ain)를 차동 회로에서 기준 전압(Vref)과 비교하고, 비교 결과를 MOS 트랜지스터(N30)의 소스로부터 추출하여 인버터(110)를 통해 출력한다.

도 16의 (b)에 있어서는, 입력 신호(Ain)를 차동 회로에서 기준 전압(Vref)과 비교하고, 비교 결과를 MOS 트랜지스터(N30)의 소스로부터 추출하여 NAND 게이트(112)에 공급하며, 여기서 활성화 신호와 NAND 연산한 결과를 출력한다.

도 17은 본 발명의 반도체 집적 회로 장치의 제3 실시예의 블록도를 도시한다. 도 17에 있어서, 도 8과 동일 부분에는 동일 부호를 붙인다. 이 제3 실시예에 있어서, 제2 실시예와 다른 부분은 입력 회로(44)의 비동기형 입력 버퍼(45, 46)에 내장하고 있던 입력용 내부 클록 발생기(80)를 추출하여 입력 버퍼(45, 46)와는 별도로 입력용 내부 클록 발생기(120)를 설치한 점이다.

도 17에 있어서, 입력용 내부 클록 발생기(120)는 AND 게이트(122, 124)로 구성되어 있다. AND 게이트(122)는 내부 클록(CLK-0)과 입력 인에이블 신호(-0)를 공급받고, 입력 인에이블 신호(-0)의 하이 레벨시에 내부 클록(CLK-0)을 입력용 내부 클록으로서 입력 버퍼(45)에 공급한다. AND 게이트(124)는 내부 클록(CLK-180)과 입력 인에이블 신호(-180)를 공급받고, 입력 인에이블 신호(-180)의 하이 레벨시에 내부 클록(CLK-180)을 입력용 내부 클록으로서 입력 버퍼(46)에 공급한다. 이 실시예에서는 입력 신호의 비트 수만큼의 입력 버퍼(45, 46) 각각에 입력용 내부 클록 발생기(80)를 설치할 필요가 없기 때문에 회로 규모를 작게 할 수 있다.

이상의 설명에서는 본 발명의 반도체 집적 회로 장치를 SDRAM으로서 설명하였지만, 본 발명은 SDRAM에 한하지 않고 외부로부터 입력되는 신호에 동기하여 출력 신호가 출력되는 반도체 집적 회로 장치라면 어떠한 것에도 적용할 수 있다.

상술한 바와 같이, 청구항 제1항에 기재한 발명은 외부로부터의 파워 다운을 지시하는 신호에 기초하여 파워 다운 제어 신호를 발생하는 파워 다운 발생 회로와,

외부로부터의 칩 선택 신호에 기초하고, 상기 내부 클록의 상승 에지 및 하강 에지 중 다른쪽 에지로부터 한쪽 에지 사이에서 전환하는 입력 인에이블 신호를 발생하고, 상기 파워 다운 제어 신호에 기초하여 비활성화되는 칩 선택 회로와,

이와 같이, 입력 인에이블 신호와 파워 다운 제어 신호에 기초하여 외부로부터의 입력 신호를 내부 클록에 동기하여 수신하기 때문에, 파워 다운 제어 신호가 파워 온을 지시하는 기간에 있어서도 입력 인에이블 신호에 의해 입력 회로를 비활성화하여 전력 소모를 저감할 수 있다. 또한 입력 회로는 내부 클록의 한쪽 에지에 동기하여 입력 신호를 수신하고, 칩 선택 회로는 다른 쪽 에지로부터 한쪽 에지의 사이에서 입력 인에이블 신호를 전환하기 때문에, 입력 회로가 입력 신호를 수신하기 직전에 여유를 가지고 입력 인에이블 신호를 선택 상태(활성화)로 할 수 있다.

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청구항 제2항에 기재한 발명에서, 입력 회로는 상기 내부 클록과 상기 입력 인에이블 신호로부터 입력용 내부 클록을 발생하는 입력용 내부 클록 발생부를 구비한다.

이와 같이, 내부 클록과 입력 인에이블 신호로부터 입력용 내부 클록을 발생함으로써, 입력 회로는 내부 클록의 한쪽 에지에 동기하여 입력 신호를 수신할 수 있다.

청구항 제4항에 기재한 발명에서는, 입력 회로는 상기 입력 인에이블 신호에 의해 활성화되고, 상기 외부로부터 입력 신호가 공급되는 비동기의 입력 인터페이스부를 구비한다.

이와 같이, 외부로부터 입력 신호가 공급되는 비동기의 입력 인터페이스부는 입력 인에이블 신호에 의해 활성화되기 때문에, 비활성화시에 입력 인터페이스부에서의 전력 소모를 저감할 수 있다.

청구 범위 제4항에 기재한 발명에서는, 클록 발생 회로는 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생하고,

상기 칩 선택 회로는 외부로부터의 칩 선택 신호에 기초하여 상기 제1 및 제2 입력 버퍼 각각을 활성화하는 제1 및 제2 입력 인에이블 신호를 발생한다.

이와 같이, 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생하고, 외부로 부터의 칩 선택 신호에 기초하여 제1 및 제2 입력 버퍼 각각을 활성화하는 제1 및 제2 입력 인에이블 신호를 발생하며, 제1 및 제2 내부 클록 각각에 동기하여 입력 신호를 수신하기 때문에, 외부 클록 주파수에 대하여 내부 클록 주파수를 낮출 수 있다.

청구 범위 제5항에 기재한 발명에서는, 제1 입력 버퍼는 상기 제1 내부 클록의 상승 및 하강 중 한쪽 에지에 동기하여 상기 입력 신호를 수신하고,

상기 칩 선택 회로는 상기 제1 내부 클록의 상승 및 하강 중 다른 쪽 에지로부터 한쪽 에지 사이에서 상기 제1 입력 인에이블 신호를 전환하고,

상기 칩 선택 회로는 상기 제2 내부 클록의 상승 및 하강 중 다른 쪽 에지로부터 한쪽 에지 사이에서 상기 제2 입력 인에이블 신호를 전환한다.

이 때문에, 외부 클록 주파수에 대하여 내부 클록 주파수를 낮춘 경우에, 입력 회로가 입력 신호를 수신하기 직전에 여유를 가지고 입력 인에이블 신호를 선택 상태(활성화)로 할 수 있다.

청구 범위 제6항에 기재한 발명에서는, 제1 입력 버퍼는 상기 제1 내부 클록과 상기 제1 입력 인에이블 신호로부터 제1 입력용 내부 클록을 발생하고,

상기 제2 입력 버퍼는 상기 제2 내부 클록과 상기 제2 입력 인에이블 신호로부터 제2 입력용 내부 클록을 발생한다.

이 때문에, 외부 클록 주파수에 대하여 내부 클록 주파수를 낮춘 경우에 입 력 회로는 내부 클록의 한쪽 에지에 동기하여 입력 신호를 수신할 수 있다.

청구 범위 제7항에 기재한 발명에서는, 제1 및 제2 입력 버퍼의 각각은 상기 제1 및 제2 입력 인에이블 신호 각각에 의해 활성화되고, 상기 외부로부터 입력 신호가 공급되는 비동기의 입력 인터페이스부를 구비한다.

청구 범위 제8항에 기재한 발명에서는, 클록 발생 회로는 외부 클록을 분주하여 상기 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생하는 분주기를 구비한다.

청구 범위 제9항에 기재한 발명에서는, 클록 발생 회로는 외부로부터 공급되는 상보 클록을 상기 제1 및 제2 내부 클록으로서 출력한다.

청구 범위 제10항에 기재한 발명에서는, 클록 발생 회로는 외부 클록을 180°시프트하여 상기 제1 및 제2 내부 클록으로서 출력한다.

Claims

외부로부터의 파워 다운을 지시하는 신호에 기초하여 파워 다운 제어 신호를 발생하는 파워 다운 발생 회로와;

외부 클록을 수신하여 내부 클록을 발생하고, 상기 파워 다운 제어 신호에 기초하여 비활성화되는 클록 발생 회로와;

외부로부터의 칩 선택 신호에 기초하여 상기 내부 클록의 상승 에지 및 하강 에지 중 다른쪽 에지로부터 한쪽 에지 사이에서 전환되는 입력 인에이블 신호를 발생하고, 상기 파워 다운 제어 신호에 기초하여 비활성화되는 칩 선택 회로와;

상기 입력 인에이블 신호에 기초하고, 상기 내부 클록의 상승 에지 및 하강 에지 중 한쪽 에지에 동기하여 외부로부터의 입력 신호를 상기 내부 클록에 동기하여 수신하는 입력 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 입력 회로는 상기 내부 클록과 상기 입력 인에이블 신호로부터 입력용 내부 클록을 발생하는 입력용 내부 클록 발생부를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항 또는 제2항에 있어서, 상기 입력 회로는 상기 입력 인에이블 신호에 의해 활성화되고, 상기 외부로부터의 입력 신호가 공급되는 비동기 입력 인터페이스부를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 클록 발생 회로는 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생하고,

상기 입력 회로는 상기 제1 및 제2 내부 클록의 각각에 동기하여 상기 입력 신호를 수신하는 제1 및 제2 입력 버퍼를 구비하며,

상기 칩 선택 회로는 외부로부터의 칩 선택 신호에 기초하여 상기 제1 및 제2 입력 버퍼의 각각을 활성화하는 제1 및 제2 입력 인에이블 신호를 발생하는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 제1 입력 버퍼는 상기 제1 내부 클록의 상승 에지 및 하강 에지 중 한쪽 에지에 동기하여 상기 입력 신호를 수신하고,

상기 제2 입력 버퍼는 상기 제2 내부 클록의 상승 에지 및 하강 에지 중 한쪽 에지에 동기하여 상기 입력 신호를 수신하며,

상기 칩 선택 회로는 상기 제1 내부 클록의 상승 에지 및 하강 에지 중 다른 쪽 에지로부터 한쪽 에지 사이에서 상기 제1 입력 인에이블 신호를 전환하고,

상기 칩 선택 회로는 상기 제2 내부 클록의 상승 에지 및 하강 에지 중 다른 쪽 에지로부터 한쪽 에지의 사이에서 상기 제2 입력 인에이블 신호를 전환하는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항에 있어서, 상기 제1 입력 버퍼는 상기 제1 내부 클록과 상기 제1 입력 인에이블 신호로부터 제1 입력용 내부 클록을 발생하고,

상기 제2 입력 버퍼는 상기 제2 내부 클록과 상기 제2 입력 인에이블 신호로부터 제2 입력용 내부 클록을 발생하는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항 또는 제6항에 있어서, 상기 제1 및 제2 입력 버퍼의 각각은 상기 제1 및 제2 입력 인에이블 신호의 각각에 의해 활성화되고, 상기 외부로부터 입력 신호가 공급되는 비동기의 입력 인터페이스부를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 클록 발생 회로는 외부 클록을 분주하여 상기 소정의 위상차를 갖는 제1 및 제2 내부 클록을 발생하는 분주기를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 클록 발생 회로는 외부로부터 공급되는 상보 클록을 상기 제1 및 제2 내부 클록으로서 출력하는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 클록 발생 회로는 외부 클록을 180°시프트하여 상기 제1 및 제2 내부 클록으로서 출력하는 것을 특징으로 하는 반도체 집적 회로 장치.
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