JP5418528B2 - 半導体メモリ - Google Patents

Description

本発明は、クロック同期式の半導体メモリに関する。

近時、バッテリーを使用して駆動される携帯電話等の携帯機器が普及してきている。これ等携帯機器に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電流であることが要求されている。特に、携帯電話に使用される半導体メモリでは、待機時の消費電流が低いことが望ましい。また、画像等、大量のデータを扱う携帯機器が増えてきている。これに伴い、これ等の形態機器向けに、低消費電流のDRAMが要求されている。例えば、入力回路の動作頻度を下げることで、半導体メモリの消費電流を下げる技術が開示されている（例えば、特許文献１−２参照。）。

特開平７−２３０６８８号公報 特開２０００−２８５６７４号公報

上記公報では、入力バッファあるいは入力バッファの出力を受ける入力ラッチ回路を、チップセレクト信号が活性化されたときのみ動作させることで、消費電流を削減している。しかしながら、半導体メモリでは、チップセレクト信号が活性化されたときに、読み出し動作および書き込み動作等のメモリ動作が必ず実行されるとは限らない。例えば、DRAMでは、NOPコマンドが供給されたとき、メモリ動作は実行されない。また、アクティブコマンドを受ける前の読み出しコマンドおよび書き込みコマンドは無効であり、このときメモリ動作は実行されない。従来の入力回路は、上述したように、チップセレクト信号の活性化時に動作していた。すなわち、入力回路は、メモリ動作が実行されないときにも動作しており、この際、無駄な電力が消費されていた。

本発明の目的は、入力回路および制御回路等の内部回路の動作を必要最小限にし、従来に比べ消費電流を削減できる半導体メモリを提供することにある。

本発明の一形態では、半導体メモリでは、コマンドバッファは、メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力する。第１クロック発生回路は、チップセレクト信号が供給されたクロックサイクルおよびその次のクロックサイクルに、外部クロック信号に同期して第１内部クロック信号を生成する。コマンドラッチ回路は、第１内部クロック信号に同期して内部コマンド信号を取り込む。

一般に、コマンドラッチ回路に取り込まれた内部コマンド信号は、そのクロックサイクルのみ有効である。このため、内部コマンド信号を取り込んだ次のクロックサイクルには、コマンドラッチ回路をリセットする必要がある。第１クロック信号は、チップセレクト信号の活性化時を含めて少なくとも２回連続して発生する。このため、２回目の第１クロック信号により、コマンドラッチ回路に保持されているコマンドを確実リセットできる。簡易な制御でコマンドラッチ回路をリセットできるため、リセットするために必要な回路の消費電流を削減できる。

本発明の別の一形態では、半導体メモリでは、コマンドバッファは、メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力する。第１クロック発生回路は、チップセレクト信号が供給されたクロックサイクルに外部クロック信号に同期して第１内部クロック信号を生成するとともに、チップセレクト信号とともに供給されたコマンド信号が有効なときに、次のクロックサイクルにも外部クロック信号に同期して第１内部クロック信号を生成する。コマンドラッチ回路は、第１内部クロック信号に同期して内部コマンド信号を取り込む。

有効なコマンド信号が供給された場合、第１内部クロック信号は、コマンド信号の供給サイクルを含めて２回連続して発生する。このため、２回目の第１クロック信号により、コマンドラッチ回路に保持されているコマンドを確実リセットできる。有効なコマンド信号が供給されない場合、コマンドラッチ回路は、有効なコマンド信号が供給された次のクロックサイクルでは動作しない。したがって、コマンドラッチ回路の動作頻度を従来に比べ減らすことができ、動作時およびスタンバイ時の消費電流をともに削減できる。

本発明の半導体メモリでは、コマンドラッチ回路に保持されているコマンドを確実リセットでき、リセットするために必要な回路の消費電流を削減できる。

また、本発明の半導体メモリでは、コマンドラッチ回路に保持されているコマンドを確実リセットできる。コマンドラッチ回路の動作頻度を従来に比べ減らすことができ、動作時およびスタンバイ時の消費電流をともに削減できる。

半導体メモリの第１の実施形態を示すブロック図である。 図１に示した入力バッファの詳細を示す回路図である。 図１に示した第１クロック発生回路の詳細を示す回路図である。 図１に示したコマンドラッチ回路の詳細を示す回路図である。 図４に示したコマンドラッチ回路の動作を示すタイミング図である。 図１に示した第１クロック発生回路の詳細を示す回路図である。 図６に示した第１クロック発生回路の動作を示すタイミング図である。 図１に示したコマンドデコーダの詳細を示す回路図である。 第１の実施形態のSDRAMの動作の一例を示すタイミング図である。 第１の実施形態のSDRAMの動作の別の例を示すタイミング図である。 半導体メモリの第２の実施形態を示すブロック図である。 図１１に示した書き込みコマンド判定回路の詳細を示す回路図である。 第２の実施形態のSDRAMの動作の一例を示すタイミング図である。 第２の実施形態のSDRAMの動作の別の例を示すタイミング図である。 半導体メモリの第３の実施形態を示すブロック図である。 図１５に示した第１クロック発生回路におけるラッチの詳細を示す回路図である。 第３の実施形態のSDRAMの動作の一例を示すタイミング図である。 第３の実施形態のSDRAMの動作の別の例を示すタイミング図である。 半導体メモリの第４の実施形態を示すブロック図である。 第４の実施形態のSDRAMの動作の一例を示すタイミング図である。 第４の実施形態のSDRAMの動作の別の例を示すタイミング図である。 半導体メモリの第５の実施形態を示すブロック図である。 図２２に示したコマンドラッチ回路の詳細を示す回路図である。 第５の実施形態のSDRAMの動作の一例を示すタイミング図である。 第５の実施形態のSDRAMの動作の別の例を示すタイミング図である。 半導体メモリの第６の実施形態を示すブロック図である。 図２６に示したコマンドラッチ回路の詳細を示す回路図である。 第１クロック発生回路の別の例を示す回路図である。 図２８に示した第１クロック発生回路の動作を示すタイミング図である。

以下、実施形態を図面を用いて説明する。

図１は、半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してクロック同期式のSDRAMとして形成されている。

SDRAMは、外部からクロックイネーブル信号CKE、クロック信号CLK、チップセレクト信号/CS、コマンド信号CMD、アドレス信号ADDを受け、データ信号DQを入出力している。ここで、クロックイネーブル信号CKEは、クロック信号CLKおよびチップセレクト信号/CSのSDRAM内部への伝達を許可する信号である。チップセレクト信号CSは、SDRAM（チップ）の選択を指示する信号である。コマンド信号CMDは、読み出し動作、書き込み動作、プリチャージ動作、およびメモリコアの活性化等のメモリ動作を指示する信号である。アドレス信号ADDは、メモリセルを選択する信号である。データ信号DQは、メモリセルに書き込まれるデータまたはメモリセルから読み出されるデータを表す信号である。

図中、太線で示した信号線は、複数本で構成されている。例えば、コマンド信号CMDは、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、および書き込みイネーブル信号/WEで構成されている。信号名の頭の"／"は負論理を示し、信号名の末尾の"Ｚ"は正論理を示している。以降、クロック信号CLK、チップセレクト信号/CSを、CLK信号、/CS信号のように、信号名を略して称することもある。

SDRAMは、外部からの信号を受ける入力バッファ（符号１０、１２、１４等）、入力バッファで受けた信号を取り込むラッチ回路（符号１６、１８、２０、２２、２４）、第１クロック発生回路２６、コマンドデコーダ２８、バースト書き込み制御回路３０、バースト読み出し制御回路３２、アクティブ検出回路３４、第２クロック発生回路３６、第３クロック発生回路３８、書き込みイネーブル発生回路４０、レイテンシ制御回路４２、および複数の論理ゲートを有している。特に図示していないが、SDRAMは、DRAMのメモリセルを有するメモリコアおよびメモリコアをクロック信号（後述するCLKMZ、CLK0Z）に同期して制御する制御回路（内部回路）を有している。この実施形態では、SDRAMは、独立に動作可能な２つのバンクを有している。なお、バンクを選択するためのバンクアドレス信号は、図示を省略している。

コマンドバッファ１０は、外部から供給されるコマンド信号CMDを、後述する内部チップセレクト信号EN1の活性化時に受け付け、受けた信号を増幅し、内部コマンド信号ICMDとして出力する。アドレスバッファ１２は、外部から供給されるアドレス信号ADDを、内部チップセレクト信号EN1の活性化時に受け付け、受けた信号を増幅し、内部アドレス信号IADDとして出力する。データバッファ１４は、外部から供給されるデータ信号DQを、後述する書き込みイネーブル信号WENZ1の活性化時に受け付け、受けた信号を増幅し、内部データ信号IDQとして出力する。

クロックイネーブルラッチ１６は、バッファを介して供給されるクロック信号CLKの立ち上がりエッジに同期してクロックイネーブル信号CKEを取り込み、取り込んだ信号を内部クロックイネーブル信号CKECZとして出力している。クロック信号CLKおよびチップセレクト信号/CSをそれぞれ受ける入力バッファは、内部クロックイネーブル信号CKECZが高レベルのときに活性化され、受けた信号を内部クロック信号ICLKおよび内部チップセレクト信号EN1として出力する。EN1信号は、正論理の信号であり、その論理レベルは、/CS信号の反対になる。内部クロック信号ICLKは、バッファを介して内部クロック信号CLK1として出力される。

チップセレクトラッチ１８は、ICLK信号の立ち上がりエッジに同期してEN1信号を取り込み、取り込んだ信号を内部チップセレクト信号CSCZとして出力する。

コマンドラッチ回路２０は、後述する第１内部クロック信号CLKCZの立ち上がりエッジに同期してICMD信号を取り込み、取り込んだ信号をラッチコマンド信号LCMDとして出力する。コマンドラッチ回路２０に取り込まれた内部コマンド信号ICMDは、そのクロックサイクルのみ有効である。このため、コマンドラッチ回路２０は、後述するように、内部コマンド信号を取り込んだ次のクロックサイクルに、取り込んだコマンドを自動的にリセットする機能を有している。

アドレスラッチ回路２２は、第１内部クロック信号CLKCZの立ち上がりエッジに同期してIADD信号を取り込み、取り込んだ信号をラッチアドレス信号LADDとして出力する。データラッチ回路２４は、後述する第２内部クロック信号CLKDQZの立ち上がりエッジに同期してIDQ信号を取り込み、取り込んだ信号をラッチデータ信号LDQとして出力する。

第１クロック発生回路２６は、EN1信号、CLK1信号、ICMD信号、および後述する状態信号ACTALLZ、ACTZを受け、ICMD信号が有効であることを識別したときに、CLK1信号に同期して第１内部クロック信号CLKCZを生成する。コマンドデコーダ２８は、CSCZ信号、LCMD信号、およびACTALLZ、ACTZ信号を受け、外部から供給されたコマンドが有効であることを識別したときに、コマンド信号CMDCZ（書き込みコマンド信号WRPZ、読み出しコマンド信号RDPZ、アクティブコマンド信号ACTPZ、またはプリチャージコマンド信号PREPZ）を出力する。

バースト書き込み制御回路３０は、WRPZ信号を受け、バースト書き込み動作に必要な期間、バースト書き込み信号WBSTZを活性化する。バースト読み出し制御回路３２は、RDPZ信号を受け、バースト読み出し動作が必要な期間、バースト読み出し信号RBSTZを活性化する。

アクティブ検出回路３４は、２つのバンクに対応してそれぞれ形成されている。アクティブ検出回路３４は、ACTPZ信号およびPREPZ信号を受け、バンクの動作状態を把握し、バンクがアクティブ状態（ワード線が選択された状態）のとき、アクティブ信号ACT0（またはACT1）を活性化する。状態信号ACTALLZは、ACT0信号およびACT1信号がともに活性化されたとき、すなわち、全バンクがアクティブ状態のとき活性化される。状態信号ACTZは、ACT0信号およびACT1信号の少なくとも１つが活性化されたとき、すなわち、いずれかのバンクがアクティブ状態のとき活性化される。

第２クロック発生回路３６は、CSCZ信号またはWBSTZ信号の活性化時に書き込みイネーブル信号WENZを生成するORゲートと、WENZ信号の高レベル時にCLK1信号に同期する第２内部クロック信号CLKDQZを生成するANDゲートとを有している。すなわち、第２クロック発生回路３６は、アクティブ状態のバンクが存在する場合には、/CS信号の活性化時およびバースト書き込み動作時に、DQ信号を取り込むCLKDQZ信号を出力する。

第３クロック発生回路３８は、CSCZ信号、WBSTZ信号、またはRBSTZ信号の活性化時に、CLK1信号に同期する第３内部クロック信号CLKMZを生成する。すなわち、第３クロック発生回路３８は、/CS信号の活性化時、バースト書き込み動作時、およびバースト読み出し動作時にCLKMZ信号を出力する。CLKMZ信号は、メモリコアを制御する制御回路等の内部回路を動作させるための基本クロック信号である。

書き込みイネーブル発生回路４０は、EN1信号またはWBSTZ信号の活性化時に、書き込みイネーブル信号WENZ1を生成する。すなわち、書き込みイネーブル発生回路４０は、アクティブ状態のバンクが存在する場合には、/CS信号の活性化時およびバースト書き込み動作時に、DQ信号を受け付けるWENZ1信号を出力する。

レイテンシ制御回路４２は、メモリセルからの読み出しデータを外部に出力するタイミングに合わせて、バースト読み出し動作時に活性化されるRBSTZ信号を遅延させる。内部クロック信号CLK0Zは、遅延されたRBSTZ信号の高レベル時に、CLK1信号に同期して生成される。CLK0Z信号は、読み出しデータを出力するデータ出力バッファの同期信号、あるいは並列の読み出しデータを直列データに変換するための同期信号として使用される。

図２は、図１に示した入力バッファ１０、１２、１４の詳細を示している。入力バッファ１０、１２、１４は、イネーブル信号ENA（EN1信号またはWENZ1信号）の反転信号および入力信号IN（CMD信号、ADD信号、またはDQ信号）を受け、出力信号OUT（ICMD信号、IADD信号、またはIDQ信号）を出力する負論理のアンド回路を有している。すなわち、入力バッファ１０、１２、１４は、イネーブル信号が高レベルのときに、入力信号INを出力信号OUTとして出力する。なお、入力バッファ１０、１２、１４を、カレントミラー回路を含む差動増幅回路で構成してもよい。この場合、入力信号INおよびその反転信号は、差動入力部に入力され、イネーブル信号ENAは、差動増幅回路と電源とを接続するスイッチングトランジスタを制御する。

図３は、図１に示したラッチ回路１６、１８、２２、２４の詳細を示している。ラッチ回路は、信号ラッチ部４４および信号出力部４６を有している。

信号ラッチ部４４は、入力と出力とを互いに接続したCMOSインバータ４４ａ、４４ｂ、CMOSインバータ４４ａ、４４ｂの出力ノードND1、ND2を、それぞれ電源線VIIに接続するpMOSトランジスタ４４ｃ、４４ｄ（以下、単にpMOSと称する）、CMOSインバータ４４ａ、４４ｂのnMOSトランジスタのソースを接地線VSSに接続するnMOSトランジスタ４４ｅ、４４ｆ、４４ｇ、４４ｈ、４４ｉ（以下、単にnMOSと称する）、およびインバータ４４ｊで構成されている。

pMOS４４ｃ、４４ｄのゲートおよびnMOS４４ｉのゲートには、クロック信号CLKZ（CLK信号をバッファで受けた信号、ICLK信号、CLKCZ信号、およびCLKDQZ信号）が供給されている。nMOS４４ｅのゲートには、入力信号INが供給され、nMOS４４ｇのゲートには、インバータ４４ｊを介して入力信号INの反転信号が供給されている。nMOS４４ｆ、４４ｈのゲートには、ノードND1、ND2の反転ノード/ND1、/ND2がそれぞれ接続されている。

信号出力部４６は、pMOSおよびnMOSからなる２つの出力回路４６ａ、４６ｂ、ラッチ４６ｃ、およびインバータ４６ｄを有している。ラッチ４６ｃは、２つのインバータの入力と出力とを互いに接続して構成され、両インバータの入力でそれぞれ出力回路４６ａ、４６ｂの出力を受けている。インバータ４６ｄは、出力回路４６ｂの出力レベルを反転し、反転した信号を出力信号OUT（CKECZ信号、CSCZ信号、LADD信号、およびLDQ信号）として出力する。

上述したラッチ回路では、信号ラッチ部４４のpMOS４４ｃ、４４ｄは、CLKZ信号が低レベルのときオンし、ノードND1、ND2は高レベルになる。信号出力部４６の出力回路４６ａ、４６ｂは、ノードND1、ND2が高レベルのときにオフする。このため、信号出力部４６は、ラッチ４６ｃに保持されている信号を出力信号OUTとして出力する。

CLKZ信号が高レベルに変化すると、信号ラッチ部４４のnMOS４４ｉはオンし、CMOSインバータ４４ａ、４４ｂは活性化される。nMOS４４ｅ、４４ｇのいずれかが、入力信号INのレベルに応じてオンすることで、ノードND1、ND2は、互いに逆のレベルに変化する。ノードND1、ND2のレベルは、nMOS４４ｆ、４４ｈにフィードバックされ、信号ラッチ部４４の状態は固定される。ノードND1、ND2のレベルが決まると、それ以降は、入力信号INが変化しても信号ラッチ部４４の状態は変わらない。すなわち、CLKZ信号の立ち上がりエッジに同期して入力信号INがラッチされる。

図４は、図１に示したコマンドラッチ回路２０の詳細を示している。コマンドラッチ回路２０は、図３のラッチ回路１６、１８、２２、２４に、出力信号（LCMD信号）を自動的にリセットする回路を付加して構成されている。コマンドラッチ回路２０は、図３と同一の信号ラッチ部４４、信号出力部４６、およびCMOS伝達ゲート２０ａ、nMOS２０ｂ、遅延回路２０ｃ、フリップフロップ２０ｄ、pMOS２０ｅ、nMOS２０ｆを有している。

CMOS伝達ゲート２０ａは、フリップフロップ２０ｄの出力FOUTが高レベルのときにオンし、CLKCZ信号を信号ラッチ部４４に伝達する。nMOS２０ｂは、フリップフロップ２０ｄの出力FOUTが高レベルのときにオンし、信号ラッチ部４４を非活性化する。遅延回路２０ｃは、フリップフロップ２０ｄの出力FOUTの変化を所定時間遅らせ、pMOS２０ｅおよびnMOS２０ｆの制御信号PCON、NCONを生成する。

フリップフロップ２０ｄは、LCMD信号が高レベルに変化したときにリセットされ、出力FOUTを低レベルにする。フリップフロップ２０ｄは、SDRAMに電源が供給されたときに活性化される開始信号STTZを受け、出力FOUTを低レベルにリセットする。pMOS２０ｅおよびnMOS２０ｆは、それぞれ制御信号PCON、NCONが低レベル、高レベルのときにオンし、信号出力部４６のラッチ４６ｃをリセットする。

図５は、図４に示したコマンドラッチ回路２０の動作を示している。例えば、コマンドラッチ回路２０は、CLKCZ信号の立ち上がり時に低レベルの内部コマンド信号ICMDを取り込み、ノードND2を低レベルにし、LCMD信号を低レベルに変化させる（図５（ａ））。低レベルのLCMD信号によりフリップフロップ２０ｄはリセットされ、出力FOUTを低レベルにする（図５（ｂ））。図４のCMOS伝達ゲート２０ａおよびnMOS２０ｂは、出力FOUTの低レベルを受けてそれぞれオフおよびオンする。この動作により信号ラッチ部４４は、リセットされ、ノードND1、ND2はともに高レベルになる（図５（ｃ））。

フリップフロップ２０ｄの出力FOUTは、CLKCZ信号の立ち下がりに同期してセットされる（図５（ｄ））。制御信号PCON、NCONは、出力FOUTの変化から所定時間後に、低レベルおよび高レベルにそれぞれ変化する（図５（ｅ））。pMOS２０ｅおよびnMOS２０ｆは、制御信号PCON、NCONを受けてオンし、ノードOUT0およびLCMD信号を高レベルに変化させる（図５（ｆ））。すなわち、コマンドラッチ回路２０は、ICMD信号を取り込んだ後、所定の時間後に自動的にリセットされる。

フリップフロップ２０ｄのノードFOUT0は、高レベルのLCMD信号により低レベルに変化する（図５（ｇ））。制御信号PCON、NCONは、出力FOUTの変化から所定時間後に、高レベルおよび低レベルにそれぞれ変化する（図５（ｈ））。

一方、コマンドラッチ回路２０は、CLKCZ信号の立ち上がり時に高レベルのICMD信号を取り込み、ノードND1を低レベルにする（図５（ｉ））。このとき、出力ノードOUT0およびLCMD信号は、既に高レベルにリセットされているため、変化しない（図５（ｊ））。ノードND1は、CLKCZ信号の立ち下がりに同期して高レベルにリセットされる（図５（ｋ））。

図６は、図１に示した第１クロック発生回路２６の詳細を示している。第１クロック発生回路２６は、コマンド判定回路２６ａおよびクロック出力回路２６ｂを有している。コマンド判定回路２６ａは、チップセレクト信号/CSの活性化時かつ状態信号ACTALLZの非活性化時にコマンド信号CMDをデコードしてアクティブコマンド信号ACTP0Zを出力する回路と、チップセレクト信号/CSおよび状態信号ACTZの活性化時にコマンド信号CMDをデコードしてプリチャージコマンド信号PREP0Z、読み出しコマンド信号RDP0Z、または書き込みコマンド信号WRP0Zを出力する回路とを有している。すなわち、第１クロック発生回路２６は、有効なコマンド信号CMDのみをデコードするコマンドデコーダとして動作する。第１クロック発生回路２６は、無効なコマンド信号CMDが供給されたとき動作しない。このため、消費電流が削減できる。

コマンド判定回路２６ａは、ACTPZ信号、PREPZ信号、RDPZ信号、WRPZ信号のOR論理をコマンドイネーブル信号CMDENとして出力する。クロック出力回路２６ｂは、CLK1信号の低レベル時にオンしコマンドイネーブル信号CMDENを内部に伝達するCMOS伝達ゲートと、CMOS伝達ゲートを介して伝達されるCMDEN信号をラッチコマンドイネーブル信号LCMDENとして保持するラッチと、LCMDEN信号の活性化時（高レベル時）にCLK1信号に同期する第１内部クロック信号CLKCZを出力するANDゲートとを有している。

図７は、第１クロック発生回路２６の動作を示している。CMD信号は、CLK信号に対して余裕（所定のセットアップ時間）を持ってSDRAMに供給される。この例では、１番目のCLK信号に同期してバンク０に対するアクティブコマンドACT0が供給され、２番目のCLK信号に同期してバンク１に対するアクティブコマンドACT1が供給され、３番目のCLK信号では、コマンドが供給されない場合を示している。

まず、１番目のCLK信号に対応して、/CS信号の活性化とともにアクティブコマンドACT0が供給される（図７（ａ））。状態信号ACTALLZが低レベルのため、図６のコマンド判定回路２６ａは動作し、CMDEN信号を活性化する（図７（ｂ））。このとき、CLK信号はまだ低レベルであるため、クロック出力回路２６ｂのCMOS伝達ゲートはオンしている。このため、CMDEN信号の活性化に応じてLCMDEN信号が活性化される（図７（ｃ））。LCMDEN信号が活性化されているため、CLK1信号に同期して第１内部クロック信号CLKCZが出力される（図７（ｄ））。

この後、内部回路が動作してバンク０がアクティブ状態になり、状態信号ACTZが高レベルに変化する（図７（ｅ））。CLKCZ信号は、CLK信号の立ち下がりに同期して低レベルに変化する（図７（ｆ））。また、CLK信号の立ち下がりにより、図６のCMOS伝達ゲートが再びオンする。LCMDEN信号は、低レベルのCMDEN信号に応じて非活性化される（図７（ｇ））。

次に、２番目のCLK信号に対応して、/CS信号の活性化とともにアクティブコマンドACT1が供給される（図７（ｈ））。状態信号ACTALLZが低レベルのため、CMDEN信号が活性化される（図７（ｉ））。CMDEN信号の活性化に応じてLCMDEN信号が活性化される（図７（ｊ））。LCMDEN信号の活性化により、CLK1信号に同期して第１内部クロック信号CLKCZが出力される（図７（ｋ））。この後、内部回路が動作してバンク１がアクティブ状態になり、状態信号ACTALLZが高レベルに変化する（図７（ｌ））。

３番目のCLK信号に対応して、コマンドは供給されない（図７（ｍ））。/CS信号が活性化されないため、図６のコマンド判定回路２６ａは非活性化され、CMDEN信号を活性化しない（図７（ｎ））。したがって、第１内部クロック信号CLKCZは出力されない（図７（ｏ））。

また、ACTALLZ信号が高レベルのとき、全バンクが活性化されている。このため、３番目のCLK信号に対応してアクティブコマンドACT0（またはACT1）が供給されたとき、コマンド判定回路２６ａは、そのコマンドを無効と判断し、第１内部クロック信号CLKCZを出力しない。同様に、１番目のCLK信号に対応して書き込みコマンド、読み出しコマンド、またはプリチャージコマンドが供給されたとき、コマンド判定回路２６ａは、そのコマンドを無効と判断し、第１内部クロック信号CLKCZを出力しない。

図８は、図１に示したコマンドデコーダ２８の詳細を示している。コマンドデコーダ２８は、CSCZ信号の活性化およびACTALLZ信号の非活性化時に動作し、デコード結果に応じてアクティブコマンド信号ACTPZを出力するAND回路２８ａと、CSCZ信号およびACTZ信号の活性化時に動作し、デコード結果に応じてプリチャージコマンド信号PREPZ、読み出しコマンド信号RDPZ、および書き込みコマンド信号WRPZをそれぞれ出力するAND回路２８ｂ、２８ｃ、２８ｄとを有している。

このコマンドデコーダ２８は、例えば、ACTALLZ信号が高レベルのとき、/CS信号（CSCZ信号）の活性化とともにアクティブコマンドを示すコマンド信号を受けても、ACTPZ信号を出力しない。また、コマンドデコーダ２８は、例えば、ACTZ信号が低レベルのとき（バンク０、１がいずれも活性化されていないとき）、/CS信号（CSCZ信号）の活性化とともに書き込みコマンドを示すコマンド信号を受けても、WRPZを出力しない。すなわち、コマンドデコーダ２８は、メモリコアを制御する制御回路等の内部回路を動作させるための有効なコマンドが供給されたときのみ動作する。このため、コマンドデコーダ２８の動作頻度が減り、消費電流が削減される。

図９は、第１の実施形態のSDRAMの動作の一例を示している。なお、１番目のCLK信号が供給されたとき、いずれのバンクも活性化されていない。

まず、１番目のCLK信号に対応して、チップセレクト信号/CS、バンク０に対するアクティブコマンドACT0、アドレス信号ADD1、およびデータ信号DQ0が供給される。/CS信号の活性化によりEN1信号が活性化され、図１のコマンドバッファ１０およびアドレスバッファ１２が活性化される（図９（ａ））。ACTZ信号の活性化により書き込みイネーブル信号WENZ1は、非活性を保ち、図１のデータバッファ１４は非活性を保つ（図９（ｂ））。

図１の第１クロック発生回路２６は、高レベルのEN1信号、アクティブコマンド信号ACT0、および低レベルの状態信号ACTZ、ACTALLZを受ける。このとき、状態信号ACTALLZ信号は低レベルであるため、第１クロック発生回路２６は、アクティブコマンドACT0を有効なコマンドと識別し、第１内部クロック信号CLKCZを生成する（図９（ｃ））。図１のコマンドラッチ回路２０およびアドレスラッチ回路２２は、CLKCZ信号に同期して内部コマンド信号ICMDおよび内部アドレス信号IADDを取り込み、ラッチコマンド信号LCMD（ACTPZ）およびラッチアドレス信号LADD（ADD1）として出力する（図９（ｄ））。コマンドラッチ回路２０は、上述したように自動的にリセットされる（図９（ｅ））。

WENZ1信号の低レベルにより、CLK信号に同期して第２および第３内部クロック信号CLKMZは出力されない（図９（ｆ））。CLKMZ信号に同期して制御回路（内部回路）が動作する。そして、バンク０が活性化され、状態信号ACTZが活性化される（図９（ｈ））。

次に、２番目のCLK信号に対応して、チップセレクト信号/CS、バンク１に対するアクティブコマンドACT1、アドレス信号ADD1、およびデータ信号DQ0が供給される。上述と同様に、EN1信号が活性化され（図９（ｉ））、今回はACTZ信号が活性化されているので書き込みイネーブル信号WENZ1が活性化され（図９（ｊ））、コマンドバッファ１０、アドレスバッファ１２およびデータバッファ１４が活性化される。

状態信号ACTALLZ信号は低レベルであるため、第１クロック発生回路２６は、アクティブコマンドACT1を有効なコマンドと識別し、第１内部クロック信号CLKCZを生成する（図９（ｋ））。コマンドラッチ回路２０およびアドレスラッチ回路２２は、CLKCZ信号に同期して内部コマンド信号ICMDおよび内部アドレス信号IADDを取り込む（図９（ｌ））。

CSCZ信号の高レベルにより、CLK信号に同期して第２内部クロック信号CLKDQZおよび第３内部クロック信号CLKMZが出力される（図９（ｍ））。データラッチ回路２４は、CLKDQZ信号に同期して内部データ信号IDQを取り込む（図９（ｎ））。CLKMZ信号に同期して制御回路（内部回路）が動作する。そして、バンク１が活性化され、状態信号ACTALLZが活性化される（図９（ｏ））。

次の３番目のクロックサイクルでは、/CS信号およびCMD信号等は供給されない（図９（ｐ））。このため、EN1信号およびCSCZ信号は活性化されず、CLKCZ信号、CLKDQZ信号、およびCLKMZ信号は生成されない。

次に、４番目のCLK信号に対応して、/CS信号およびNOP（no operation）コマンドが供給される（図９（ｑ））。第１クロック発生回路２６は、供給されたNOPコマンドが有効でない（内部回路の動作に関係ないコマンド）と判断し、CLKCZ信号を生成しない。CLKCZ信号が生成されないため、図１のコマンドラッチ回路２０およびアドレスラッチ回路２２は動作しない。このため、消費電流が削減できる。また、コマンドラッチ回路２０は、取り込んだコマンドを自己リセットする。このため、４番目のクロックサイクルにおいて、２番目のクロックサイクルで供給されたコマンドにより内部回路が誤動作することが防止される。なお、従来は、破線で示したように、/CS信号に応答してCLKCZ信号が出力されていた（図９（ｒ））。

この実施形態では、CLKDQZ信号およびCLKMZ信号は、CSCZ信号の活性化時にCLK信号に同期して生成される。このため、/CS信号が活性化される４番目のクロックサイクルにおいて、CLKDQZ信号およびCLKMZ信号は生成され（図９（ｓ））、データラッチ回路２４および一部の内部回路は動作する。

５番目のCLK信号に対応して、DESL（device deselect）コマンドが供給される（図９（ｔ））。DESLコマンドは、/CS信号の非活性化時に供給されるコマンドであり、メモリ動作と関係しないコマンドである。。/CS信号が活性化されないため、EN1信号およびCSCZ信号は活性化されず、CLKCZ信号、CLKDQZ信号、およびCLKMZ信号は生成されない。

６番目のCLK信号に対応して、/CS信号、バンク１に対する書き込みコマンドWRITE、アドレス信号ADD1、およびデータ信号DQ0が供給される（図９（ｕ））。状態信号ACTZ信号は高レベルであるため、第１クロック発生回路２６は、書き込みコマンドWRITEを有効なコマンドと識別し、第１内部クロック信号CLKCZを生成する（図９（ｖ））。コマンドラッチ回路２０およびアドレスラッチ回路２２は、CLKCZ信号に同期してICMD信号（WRPZ）およびIADD信号（ADD1）を取り込む（図９（ｗ））。

図１のバースト書き込み制御回路３０は、コマンドデコーダ２８からの書き込みコマンド信号WRPZを受け、書き込みバースト長に対応するクロックサイクルの期間バースト書き込み信号WBSTZを高レベルにする（図９（ｘ））。このため、データバッファ１４およびデータラッチ回路２４は、４クロックサイクルの期間書き込みイネーブル信号WENZ1および第２内部クロック信号CLKDQZをそれぞれ受ける（図９（ｙ））。そして、書き込みデータDQ0、DQ1、DQ2、DQ3がSDRAM内に取り込まれ、書き込み動作が実行される（図９（ｚ））。

図１０は、第１の実施形態のSDRAMの動作の別の例を示している。この例は、バンクがいずれも活性化されていない状態で、コマンド信号CMDが供給されたときの動作を示している。１番目から４番目までのクロックサイクルでは、NOPコマンドのみが供給される。このような状態をプリチャージスタンバイ状態と称している。上述した図９と同じ動作については、詳細な説明を省略する。

まず、１番目のCLK信号に対応して、/CS信号、NOPコマンド、アドレス信号ADD1、およびデータ信号DQ0が供給される。/CS信号の活性化によりEN1信号が活性化され、図１のコマンドバッファ１０およびアドレスバッファ１２が活性化される（図１０（ａ））。ACTZ信号の非活性状態により書き込みイネーブル信号WENZ1は非活性を保ち、図１のデータバッファ１４は非活性状態を保つ（図１０（ｂ））。

図１の第１クロック発生回路２６は、供給されたNOPコマンドが有効でない（内部回路の動作に関係ないコマンド）と判断し、CLKCZ信号を生成しない（図１０（ｃ））。CLKCZ信号が生成されないため、図１のコマンドラッチ回路２０およびアドレスラッチ回路２２は動作しない。CLKDQZ信号およびCLKMZ信号は、ACTZ信号が非活性状態のため、CLK信号に同期したクロックを生成しない（図１０（ｄ））。このため、データラッチ回路２４は動作しない。

２番目および４番目のクロックサイクルの動作は、１番目のクロックサイクルの動作と同じため、説明を省略する。また、３番目および５番目のクロックサイクルの動作は、図９の３番目および５番目のクロックサイクルの動作と同じため、説明を省略する。

６番目のCLK信号に対応して、/CS信号、書き込みコマンドWRITE、アドレス信号ADD1、およびデータ信号DQ0が供給される（図１０（ｅ））。このとき、いずれのバンクも活性化されていないため（ACTZ信号＝低レベル）、第１クロック発生回路２６は、供給された書き込みコマンドWRITEが有効でない（内部回路の動作に関係ないコマンド）と判断し、CLKCZ信号を生成しない（図１０（ｆ））。CLKCZ信号が生成されないため、図１のコマンドラッチ回路２０およびアドレスラッチ回路２２は動作しない。

なお、従来は、破線で示したように、/CS信号に応答して実際の動作に関係しないCLKCZ信号が出力されていた。本実施形態では、このような無駄なCLKCZ信号が出力されないため、コマンドラッチ回路２０およびアドレスラッチ回路２２の動作頻度が低減される。本実施形態は、特に、プリチャージスタンバイ時において、消費電流の削減効果が高い。

以上、本実施形態では、第１クロック発生回路２６は、外部から供給されたコマンド信号CMDが有効なときのみ、第１内部クロック信号CLKCZを生成した。このため、コマンドラッチ回路２０およびアドレスラッチ回路２２を、有効なコマンド信号CMDが供給されたときのみ動作させることができる。したがって、コマンドラッチ回路２０およびアドレスラッチ回路２２の動作頻度を従来に比べ減らすことができ、消費電流を削減できる。

図１１は、半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の第１クロック発生回路２６、第３クロック発生回路３８、および書き込みイネーブル発生回路４０の代わりに第１クロック発生回路５０、第３クロック発生回路５２、および書き込みイネーブル発生回路５４がそれぞれ形成され、第２クロック発生回路３６に入力される信号が第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。

第１クロック発生回路５０は、内部クロック信号CLK1と内部チップセレクト信号CSCZのAND論理を演算し、コマンドラッチ回路２０およびアドレスラッチ回路２２に供給する第１内部クロック信号CLKCZを生成する。すなわち、CLKCZ信号は、チップセレクト信号/CSの活性化時にクロック信号CLKに同期して生成される。

第３クロック発生回路５２は、コマンドデコーダ２８からの書き込みコマンド信号WRPZ、読み出しコマンド信号RDPZ、バースト書き込み制御回路３０からのバースト書き込み信号WBSTZ、またはバースト読み出し制御回路３２からのバースト読み出し信号RBSTZの活性化時に、CLK1信号に同期する第３内部クロック信号CLKMZを生成する。すなわち、第３クロック発生回路３８は、通常の書き込み動作時（有効な書き込みコマンドが供給されたとき）、読み出し動作時（有効な読み出しコマンドが供給されたとき）、バースト書き込み動作時、およびバースト読み出し動作時にCLKMZ信号を出力する。

書き込みイネーブル発生回路５４は、書き込みコマンド判定回路５６を有している。書き込みコマンド判定回路５６は、内部チップセレクト信号EN1および状態信号ACTZの活性化時に書き込みコマンドを受けたとき（有効な書き込みコマンドが供給されたとき）、書き込みイネーブル信号WRITEを活性化する。そして、書き込みイネーブル発生回路５６は、書き込みイネーブル信号WRITEの活性化時（書き込み動作時）およびバースト書き込み信号WBSTZの活性化時（バースト書き込み動作時）に、DQ信号を受け付ける書き込みイネーブル信号WENZ1を出力する。

第２クロック発生回路３６のORゲートは、コマンドデコーダ２８からの書き込みコマンド信号WRPZまたはバースト書き込み制御回路３０からのバースト書き込み信号WBSTZを受け、書き込みイネーブル信号WENZを生成する。そして、第２クロック発生回路３６は、WENZ信号の高レベル時にCLK1信号に同期する第２内部クロック信号CLKDQZを生成する。すなわち、第２クロック発生回路３６は、通常の書き込み動作時（有効な書き込みコマンドが供給されたとき）およびバースト書き込み動作時に、DQ信号を取り込むCLKDQZ信号を出力する。

図１２は、図１１に示した書き込みコマンド判定回路５６の詳細を示している。書き込みコマンド判定回路５６は、EN1信号、ACTZ信号、および書き込みコマンドを示すICMD信号を受けるAND回路を有している。すなわち、書き込みコマンド判定回路５６は、EN1信号およびACTZ信号の活性化時に活性化し、ICMD信号が書き込みコマンドを示すときに書き込みイネーブル信号WRITEを活性化するコマンドデコーダとして動作する。

図１３は、第２の実施形態のSDRAMの動作の一例を示している。上述した第１の実施形態の図９と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図９と同一である。

この実施形態では、有効な書き込みコマンドが供給されたとき、およびバースト書き込み動作時のみ、書き込みイネーブル信号WENZ1、第２内部クロック信号CLKDQZが生成され、有効な書き込みコマンドおよび有効な読み出しコマンドが供給されたとき、およびバースト書き込み動作時、バースト読み出し動作時のみ、第３内部クロック信号CLKMZが生成される。このため、１番目、２番目、および４番目のクロックサイクルにおいて、これ等WENZ1信号、CLKDQZ信号、およびCLKMZ信号は発生しない（図１３（ａ）〜（ｃ））。ここで、破線は、従来の波形を示している。このように、データバッファ１４、データラッチ回路２４、およびバンクを制御する内部回路は動作せず、消費電力が削減される。

なお、この実施形態では、第１内部クロック信号CLKCZは、内部クロック信号CLK1と内部チップセレクト信号CSCZのAND論理で生成される。このため、４番目のクロックサイクルにおいて、CSCZ信号が生成され、コマンドラッチ回路２０およびアドレスラッチ回路２２が動作する（図１３（ｄ））。

図１４は、第２の実施形態のSDRAMの動作の別の例を示している。上述した第１の実施形態の図１０と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図１０と同一である。

この例では、いずれのバンクも活性化されていないため、全てのクロックサイクルにおいて、WENZ1信号、CLKDQZ信号、およびCLKMZ信号は発生しない（図１４（ａ）〜（ｄ））。ここで、破線は、従来の波形を示している。したがって、データバッファ１４、データラッチ回路２４、およびバンクを制御する内部回路は動作せず、消費電力が削減される。多数の回路の動作頻度が減らすことができるため、プリチャージスタンバイ時においてもほぼ同等の消費電流の削減効果が得られる。

なお、CLKCZ信号は、/CS1信号の活性化時に生成されるため、１、２、４、６番目のクロックサイクルにおいて、コマンドラッチ回路２０およびアドレスラッチ回路２２が動作する（図１３（ｅ）〜（ｈ））。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。

第２クロック発生回路３６は、コマンド信号CMDが有効な書き込みコマンドを示すとき、およびバースト書き込み動作時に第２内部クロック信号CLKDQZを生成した。このため、データラッチ回路２４は、実際に書き込み動作を実行するためにデータ信号DQを取り込む必要があるときのみ動作する。

第３クロック発生回路５２は、コマンド信号CMDが有効な書き込みコマンドおよび有効な読み出しコマンドを示すとき、バースト書き込み動作時、およびバースト読み出し動作時に第３内部クロック信号CLKMZを発生した。このため、バンクを制御する内部回路は、実際に書き込み動作および読み出し動作を実行するときのみ動作する。

図１５は、半導体メモリの第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の第１クロック発生回路２６およびコマンドラッチ回路２２の代わりに第１クロック発生回路５８およびコマンドラッチ回路６０が形成されている。コマンドラッチ回路６０は、図３に示したラッチ回路と同一であり、自己リセット機能を有していない。その他の構成は、第１の実施形態と同じである。

第１クロック発生回路５８は、内部クロック信号ICLKの立ち上がりエッジに同期して内部チップセレクト信号CSCZを取り込むラッチ６２と、ラッチ６２の出力信号CSCZ2とCSCZ信号のOR論理を出力するORゲートと、ORゲートの出力と内部クロック信号CLK1のAND論理を第１内部クロック信号CLKCZとして出力するANDゲートとを有している。CSCZ信号は、ICLK信号に同期して生成される。したがって、ラッチ６２は、CSCZ2信号をCSCZ信号が生成された次のクロックサイクルに出力する。すなわち、第１クロック発生回路５８は、チップセレクト信号/CSが供給されたクロックサイクルおよびその次のクロックサイクルに、クロック信号CLKに同期して第１内部クロック信号CLKCZを生成する。

図１６は、第１クロック発生回路５８におけるラッチ６２の詳細を示している。ラッチ６２は、CMOS伝達ゲート６２ａ、ラッチ６２ｂ、CMOS伝達ゲート６２ｃ、およびラッチ６２ｄを直列に接続して構成されている。CSCZ信号を受けるCMOS伝達ゲート６２ａは、ICLK信号の低レベル時にオンする。ラッチ６２ｂ、６２ｄに挟まれたCMOS伝達ゲート６２ｃは、ICLK信号の高レベル時にオンする。

図１７は、第３の実施形態のSDRAMの動作の一例を示している。上述した第１の実施形態の図９と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図９と同一である。

この実施形態では、３番目および７番目のクロックサイクルに示すように、/CS信号が供給された次のクロックサイクルでもCLKCZ信号が出力される（図１７（ａ）、（ｂ））。このため、/CS信号とともに供給されたコマンド信号CMDを取り込んだコマンドラッチ回路６０は、次のサイクルで別のコマンド信号CMDを取り込む。すなわち、コマンドラッチ回路６０は、次のサイクルで必ずリセットされる。したがって、コマンドラッチ回路６０は、自己リセット機能を有する必要がなく、簡易な回路で構成できる。この結果、コマンドラッチ回路６０をリセットするために必要な回路の消費電流を削減できる。

図１８は、第３の実施形態のSDRAMの動作の別の例を示している。上述した第１の実施形態の図１０と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図１０と同一である。

この例においても、３番目および７番目のクロックサイクルに示すように、/CS信号が供給された次のクロックサイクルでCLKCZ信号が出力される（図１８（ａ）、（ｂ））。このため、コマンド信号を取り込んだコマンドラッチ回路２２は、次のサイクルで必ずリセットされる。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、第１クロック発生回路５８は、第１クロック信号CLKCZを、チップセレクト信号/CSの活性化時と次のクロックサイクルに発生した。このため、簡易な制御でコマンドラッチ回路６０をリセットでき、消費電流を削減できる。

図１９は、半導体メモリの第４の実施形態を示している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第３の実施形態の第１クロック発生回路５８の代わりに第１クロック発生回路６４が形成されている。その他の構成は、第３の実施形態と同じである。

第１クロック発生回路６４は、コマンドデコーダ２８から出力される書き込みコマンド信号WRPZ、読み出しコマンド信号RDPZ、またはアクティブコマンド信号ACTPZを、内部クロック信号ICLKの立ち上がりエッジに同期して取り込むラッチ６４ａと、ラッチ６４ａの出力および内部チップセレクト信号CSCZのOR論理を出力するORゲートと、ORゲートの出力および内部クロック信号CLK1のAND論理を第１内部クロック信号CLKCZとして出力するANDゲートとを有している。

コマンドデコーダ２８は、第１内部クロック信号CLKCZでラッチされた内部コマンド信号LCMDをデコードする。このため、第１クロック発生回路６４のラッチ６４ａは、コマンド信号CMDが供給された次のサイクルのICLK信号でコマンド信号WRPZ（またはRDPZ、ACTPZ）を取り込む。すなわち、第１クロック発生回路６４は、チップセレクト信号/CSが供給されたクロックサイクル、およびチップセレクト信号/CSとともに供給されたコマンド信号CMDが有効な場合、次のクロックサイクルでもクロック信号CLKに同期して第１内部クロック信号CLKCZを生成する。

図２０は、第４の実施形態のSDRAMの動作の一例を示している。上述した図９および図１７と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図９と同一である。

この実施形態では、４番目のクロックサイクルに供給されるNOPコマンドは、メモリ動作に必要なコマンド（有効なコマンド）でない。このため、CLKCZ信号は、５番目のクロックサイクルでは出力されない（図２０（ａ））。CLKCZ信号が出力されないため、図１９のコマンドラッチ回路６０およびアドレスラッチ回路２２は、５番目のクロックサイクルでは動作しない。したがって、第３の実施形態に比べ、消費電流が削減される。

図２１は、第４の実施形態のSDRAMの動作の別の例を示している。上述した図１０および図１８と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図１０と同一である。

この例においても、CLKCZ信号は、５番目のクロックサイクルでは出力されない（図２１（ａ））。このため、コマンドラッチ回路６０およびアドレスラッチ回路２２の消費電流が削減される。。

この実施形態においても、上述した第３の実施形態と同様の効果を得ることができる。さらに、コマンドラッチ回路６０およびアドレスラッチ回路２２を、チップセレクト信号/CSが供給されたクロックサイクル、およびチップセレクト信号/CSとともに供給されたコマンド信号CMDが有効な場合、次のクロックサイクルに動作させた。したがって、これ等ラッチ回路６０、２２の動作頻度を従来に比べ減らすことができ、消費電流を削減できる。

図２２は、半導体メモリの第５の実施形態を示している。第１および第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２の実施形態のコマンドラッチ回路２０およびコマンドデコーダ２８の代わりにコマンドラッチ回路６６およびコマンドデコーダ６７が形成されている。その他の構成は、第２の実施形態と同じである。

コマンドラッチ回路６６は、第１内部クロック信号CLKCZの立ち上がりエッジに同期して内部コマンド信号ICMDを取り込み、取り込んだ信号をラッチコマンド信号LCMDとして出力する。また、コマンドラッチ回路６６は、内部チップセレクト信号CSCZの立ち下がりエッジに同期して取り込んだコマンド信号をリセットする機能を有している。

コマンドデコーダ６７は、図８に示したコマンドデコーダ２８から内部チップセレクト信号CSCZの論理を除いた回路である。これは、コマンドラッチ回路６６がCSCZ信号に応じてリセットされるため、コマンドデコーダ６７にCSCZ信号の論理を含める必要がないためである。

図２３は、図２２に示したコマンドラッチ回路６６の詳細を示している。コマンドラッチ回路６６は、図３に示したラッチ回路における信号出力部４６のインバータ４６ｄの代わりにNANDゲート６６ａを有して構成されている。NANDゲート６６ａの一方の入力は、ラッチ４６ｃの出力を受け、他方の入力は、内部チップセレクト信号CSCZを受けている。このため、コマンドラッチ回路６６は、CSCZ信号が低レベルのとき、ラッチしているコマンド信号CMDにかかわらず常に高レベルのラッチコマンド信号LCMDを出力する。

図２４は、第５の実施形態のSDRAMの動作の一例を示している。上述した図９および図１３と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図９と同一である。

この実施形態では、３番目、５番目、および７番目のクロックサイクルに示すように、CSCZ信号の立ち下がりエッジに同期してコマンドラッチ回路６６がリセットされる（図２４（ａ）〜（ｃ））。このため、複雑なコマンドラッチ回路等、特別の回路を形成することなく、コマンドラッチ回路６６をリセットできる。

なお、/CS信号が連続して供給されるとき、CSCZ信号は、高レベルを保持する。このため、例えば、２番目のクロックサイクルにおいて、取り込んだコマンドがリセットされることが防止される。

図２５は、第５の実施形態のSDRAMの動作の別の例を示している。上述した図１０および図１４と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図１０と同一である。

この例においても、３番目、５番目、および７番目のクロックサイクルにおいて、CSCZ信号の立ち下がりエッジに同期してコマンドラッチ回路６６がリセットされる（図２５（ａ）〜（ｃ））。

この実施形態においても、上述した第２の実施形態と同様の効果を得ることができる。さらに、特別な制御回路を形成することなく、コマンドラッチ回路６６の誤動作およびコマンドラッチ回路６６の出力を受けるコマンドデコーダ２８の誤動作を防止できる。

図２６は、半導体メモリの第６の実施形態を示している。第１および第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２の実施形態のコマンドラッチ回路２０およびコマンドデコーダ２８の代わりにコマンドラッチ回路６８およびコマンドデコーダ６７が形成されている。また、内部チップセレクト信号CSCZの立ち下がりエッジに同期してチップセレクトパルスCSPを生成するパルス生成回路７０を有している。その他の構成は、第２の実施形態と同じである。

コマンドラッチ回路６８は、第１内部クロック信号CLKCZの立ち上がりエッジに同期して内部コマンド信号ICMDを取り込み、取り込んだ信号をラッチコマンド信号LCMDとして出力する。また、コマンドラッチ回路６８は、チップセレクトパルスCSPに同期して取り込んだコマンド信号をリセットする機能を有している。

図２７は、図２６に示したコマンドラッチ回路６８の詳細を示している。コマンドラッチ回路６８は、図３に示したラッチ回路における信号出力部４６のラッチ４６ｃの出力ノードに、ソースを接地線VSSに接続したnMOS６８ａを有して構成されている。nMOS６８ａのゲートは、チップセレクトパルスCSPを受けている。そして、コマンドラッチ回路６８は、内部チップセレクト信号CSCZの立ち下がりエッジに同期したチップセレクトパルスCSP（高レベルのパルス）を受けたとき、ラッチしているコマンド信号CMDにかかわらず常に高レベルのラッチコマンド信号LCMDを出力する。

この実施形態におけるSDRAMの動作は、上述した第５の実施形態（図２４、図２５）と同じであるため、説明を省略する。この実施形態においても、上述した第２および第５の実施形態と同様の効果を得ることができる。

なお、上述した実施形態では、本発明をSDRAMに適用した例について述べた。しかし、例えば、本発明をFCRAM（Fast Cycle RAM）あるいはクロック同期式のSRAMに適用してもよい。

上述した実施形態では、コマンドデコーダ２８は、コマンドラッチ回路でラッチされたコマンド信号をデコードした例について述べた。しかし、例えば、コマンドデコーダ２８でコマンド信号をデコードした後に、そのデコード信号をラッチしてもよい。

上述した第２の実施形態では、書き込みイネーブル信号WENZ1、第２内部クロック信号CLKDQZ、および第３内部クロック信号CLKMZを、バンクアドレス信号に関係なく、書き込みコマンド、読み出しコマンドが供給されたときに出力した例について述べた。しかし、例えば、これ等信号WENZ1、CLKDQZ、CLKMZの生成にバンクアドレス信号の論理を含め、活性化されているバンクに対する書き込みコマンド、読み出しコマンドが供給されたときのみこれ等信号WENZ1、CLKDQZ、CLKMZを出力してもよい。この場合、さらに消費電流を削減できる。

第１の実施形態に、第２の実施形態の書き込みイネーブル発生回路５４、第２および第３クロック発生回路３６、５２を適用することで、さらに消費電流を削減できる。さらに、第１および第３の実施形態、第２および第３の実施形態、第２および第４の実施形態、第１および第５（または第６）の実施形態をそれぞれ組み合わせることでも、単独の実施形態より顕著な効果を得ることができる。

図２８は、第１および第３の実施形態を組み合わせる場合の第１クロック発生回路７２の例を示している。第１クロック発生回路７２は、図６に示した第１クロック発生回路２６のクロック出力回路２６ｂにラッチ７２ａおよびORゲート７２ｂを追加して形成されている。ラッチ７２ａは、CLK1信号の立ち下がりエッジに同期してラッチコマンドイネーブル信号LCMDENを取り込む。ORゲート７２ｂは、LCMDEN信号およびラッチ７２ａの出力信号LCMD2のOR論理を、LCMD3信号として出力する。そして、第１内部クロック信号CLKCZは、LCMD3信号が高レベルのときに、CLK1信号に同期して生成される。すなわち、第１クロック発生回路７２は、有効なコマンドが供給されたクロックサイクルとその次のクロックサイクルのみにCSCZ信号を出力する。

図２９は、第１クロック発生回路７２の動作を示している。図２８のラッチ７２ａにより、有効なアクティブコマンドACT1を受けた次のクロックサイクル（３番目のクロックサイクル）まで、高レベルのLCMD3信号が出力される（図２９（ａ））。したがって、CLKCZ信号は、有効なコマンド信号が供給されたクロックサイクルだけでなく、その次のクロックサイクルにも出力される（図２９（ｂ））。この結果、コマンドラッチ回路は、確実にリセットされる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、
前記内部コマンド信号が有効であることを識別したときに、外部クロック信号に同期して第１内部クロック信号を生成する第１クロック発生回路と、
前記第１内部クロック信号に同期して前記内部コマンド信号を取り込むコマンドラッチ回路とを備えていることを特徴とする半導体メモリ。
（付記２） 付記１記載の半導体メモリにおいて、
前記第１クロック発生回路は、前記チップセレクト信号、前記内部コマンド信号、およびチップの動作状態を示す状態信号を受け、受け付け可能な前記コマンド信号が供給されたと判定したとき、コマンドイネーブル信号を活性化するコマンド判定回路と、
前記コマンドイネーブル信号の活性化時に前記外部クロック信号に同期する内部クロック信号を前記第１内部クロック信号として出力するクロック出力回路とを備えていることを特徴とする半導体メモリ。
（付記３） 付記２記載の半導体メモリにおいて、
前記コマンド判定回路は、前記チップセレクト信号および前記状態信号に応じて活性化され、前記内部コマンド信号をデコードするコマンドデコーダを備えていることを特徴とする半導体メモリ。
（付記４） 付記１記載の半導体メモリにおいて、
メモリセルを選択するアドレス信号を、前記チップセレクト信号の活性化時に受け付け、内部アドレス信号として出力するアドレスバッファと、
前記第１内部クロック信号に同期して前記内部アドレス信号を取り込むアドレスラッチ回路とを備えていることを特徴とする半導体メモリ。
（付記５） 付記１記載の半導体メモリにおいて、
DRAMのメモリセルを有するメモリコアと、
前記メモリコアを前記内部クロック信号に同期して制御する制御回路とを備えていることを特徴とする半導体メモリ。
（付記６） メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、
前記コマンド信号が有効な書き込みコマンドを示すことを識別したときに、書き込みイネーブル信号を活性化する書き込みイネーブル発生回路と、
メモリセルに書き込まれるデータ信号を、前記書き込みイネーブル信号の活性化時に受け付け、内部データ信号として出力するデータバッファとを備えていることを特徴とする半導体メモリ。
（付記７） 付記６記載の半導体メモリにおいて、
一つの書き込みコマンドに対応して複数の書き込みデータを連続して受け付けるバースト書き込み機能を有し、
前記書き込みイネーブル発生回路は、前記コマンド信号が有効な前記書き込みコマンドを示すとき、およびバースト書き込み動作時に前記書き込みイネーブル信号を活性化することを特徴とする半導体メモリ。
（付記８） 付記６記載の半導体メモリにおいて、
前記書き込みイネーブル発生回路は、前記チップセレクト信号、前記内部コマンド信号、およびチップの動作状態を示す状態信号を受け、有効な前記書き込みコマンドが供給されたと判定したとき、前記書き込みイネーブル信号を生成する書き込みコマンド判定回路を備えていることを特徴とする半導体メモリ。
（付記９） 付記８記載の半導体メモリにおいて、
前記書き込みコマンド判定回路は、前記チップセレクト信号および前記状態信号に応じて活性化され、前記内部コマンド信号をデコードするコマンドデコーダを備えていることを特徴とする半導体メモリ。
（付記１０） 付記６記載の半導体メモリにおいて、
前記コマンド信号が有効な書き込みコマンドを示すときに、外部クロック信号に同期して第２内部クロック信号を生成する第２クロック発生回路と、
前記第２内部クロック信号に同期して前記内部データ信号を取り込むデータラッチ回路とを備えていることを特徴とする半導体メモリ。
（付記１１） 付記１０記載の半導体メモリにおいて、
一つの書き込みコマンドに対応して複数の書き込みデータを連続して受け付けるバースト書き込み機能を有し、
前記第２クロック発生回路は、前記コマンド信号が有効な前記書き込みコマンドを示すとき、およびバースト書き込み動作時に前記第２内部クロック信号を生成することを特徴とする半導体メモリ。
（付記１２） 付記１０記載の半導体メモリにおいて、
前記内部コマンド信号をデコードするコマンドデコーダを備え、
前記第２クロック発生回路は、前記コマンドデコーダによりデコードされた書き込みコマンド信号に応じて前記第２内部クロック信号を発生することを特徴とする半導体メモリ。
（付記１３） 付記６記載の半導体メモリにおいて、
前記コマンド信号が有効な書き込みコマンドおよび有効な読み出しコマンドを示すときに、外部クロック信号に同期して第３内部クロック信号を生成する第３クロック発生回路と、
前記第３内部クロック信号に同期して動作し、書き込み動作および読み出し動作を実行する内部回路とを備えていることを特徴とする半導体メモリ。
（付記１４） 付記１３記載の半導体メモリにおいて、
一つの書き込みコマンドに対応して複数の書き込みデータを連続して受け付けるバースト書き込み機能および一つの読み出しコマンドに対応して複数の読み出しデータを連続して出力するバースト読み出し機能を有し、
前記第３クロック発生回路は、コマンド信号が有効な前記書き込みコマンドおよび有効な前記読み出しコマンドを示すとき、バースト書き込み動作時、およびバースト読み出し動作時に前記第３内部クロック信号を発生することを特徴とする半導体メモリ。
（付記１５） 付記１４記載の半導体メモリにおいて、
前記内部コマンド信号をデコードするコマンドデコーダを備え、
前記第３クロック発生回路は、前記コマンドデコーダのデコード結果に応じて書き込み動作および読み出し動作を示す有効な前記コマンド信号が供給されたことを検出することを特徴とする半導体メモリ。
（付記１６） メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、
前記チップセレクト信号が供給されたクロックサイクルおよびその次のクロックサイクルに、外部クロック信号に同期して第１内部クロック信号を生成する第１クロック発生回路と、
前記第１内部クロック信号に同期して前記内部コマンド信号を取り込むコマンドラッチ回路とを備えていることを特徴とする半導体メモリ。
（付記１７） メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、
前記チップセレクト信号が供給されたクロックサイクルに外部クロック信号に同期して第１内部クロック信号を生成するとともに、該チップセレクト信号とともに供給された前記コマンド信号が有効なときに、次のクロックサイクルにも外部クロック信号に同期して第１内部クロック信号を生成する第１クロック発生回路と、
前記第１内部クロック信号に同期して前記内部コマンド信号を取り込むコマンドラッチ回路とを備えていることを特徴とする半導体メモリ。
（付記１８） 付記１７記載の半導体メモリにおいて、
前記内部コマンド信号をデコードするコマンドデコーダを備え、
前記第１クロック発生回路は、前記コマンドデコーダによりデコードされた書き込みコマンド信号に応じて前記第１内部クロック信号を発生することを特徴とする半導体メモリ。

付記２の半導体メモリでは、第１クロック発生回路は、コマンド判定回路およびクロック出力回路を有している。コマンド判定回路は、チップセレクト信号、内部コマンド信号、およびチップの動作状態を示す状態信号を受け、受け付け可能なコマンド信号が供給されたと判定したとき、コマンドイネーブル信号を活性化する。クロック出力回路は、コマンドイネーブル信号の活性化時に外部クロック信号に同期する内部クロック信号を第１内部クロック信号として出力する。

クロック同期式の半導体メモリでは、コマンド信号は、外部クロック信号のエッジに対して余裕（セットアップ時間）を持って供給される。このため、コマンド判定回路により、供給されたコマンド信号が有効か否かを予め判定でき、この判定結果を用いて第１内部クロック信号を発生できる。

付記３および付記９、１２、１５、１８の半導体メモリでは、コマンド判定回路は、チップセレクト信号および状態信号に応じて活性化され、内部コマンド信号をデコードするコマンドデコーダを含んでいる。チップセレクト信号が非活性化されているとき、および状態信号がコマンドを受け付け可能な状態を示していないとき、コマンドデコーダは非活性化され、クロックイネーブル信号は活性化されない。チップセレクト信号が活性化され、かつ状態信号がコマンドを受け付け可能な状態を示しているとき、コマンドデコーダは、活性化され、内部コマンド信号をデコードする。上記動作は、簡易な論理回路により構成できる。したがって、コマンドデコーダにより、有効なコマンド信号が供給されたことを簡易な回路で判定できる。簡易な回路で判定できるため、判定時間を短くできる。

付記８の半導体メモリでは、書き込みイネーブル発生回路は、チップセレクト信号、内部コマンド信号、およびチップの動作状態を示す状態信号を受け、有効な書き込みコマンドが供給されたと判定したとき、書き込みイネーブル信号を生成する書き込みコマンド判定回路を有している。クロック同期式の半導体メモリでは、コマンド信号は、外部クロック信号のエッジに対して余裕（セットアップ時間）を持って供給される。このため、コマンド判定回路により、供給された書き込みコマンドが有効か否かを予め判定でき、この判定結果を用いて書き込みイネーブル信号を発生できる。

付記１２、付記１５、および付記１８の半導体メモリでは、簡易な論理回路で構成できるコマンドデコーダにより、有効なコマンド信号が供給されたことを検出し、あるいは検出結果に応じて内部クロック信号を生成できる。さらに、すでにあるコマンドデコーダを流用することもできる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

１０ コマンドバッファ
１２ アドレスバッファ
１４ データバッファ
１６ クロックイネーブルラッチ
１８ チップセレクトラッチ
２０ コマンドラッチ回路
２２ アドレスラッチ回路
２４ データラッチ回路
２６ 第１クロック発生回路
２８ コマンドデコーダ
２６ａ コマンド判定回路
２６ｂ クロック出力回路
３０ バースト書き込み制御回路
３２ バースト読み出し制御回路
３４ アクティブ検出回路
３６ 第２クロック発生回路
３８ 第３クロック発生回路
４０ 書き込みイネーブル発生回路
４２ レイテンシ制御回路
４４ 信号ラッチ部
４６ 信号出力部
５０ 第１クロック発生回路
５２ 第３クロック発生回路
５４ 書き込みイネーブル発生回路
５６ 書き込みコマンド判定回路
５８ 第１クロック発生回路
６０ コマンドラッチ回路
６２ ラッチ
６４ 第１クロック発生回路
６６ コマンドラッチ回路
６８ コマンドラッチ回路
７０ パルス生成回路
７２ 第１クロック発生回路
ACT0、ACT1 アクティブ信号
ACTALLZ、ACTZ 状態信号
ACTPZ アクティブコマンド信号
ADD アドレス信号
CLK クロック信号
CLK0Z 内部クロック信号
CLKCZ 第１内部クロック信号
CLKDQZ 第２内部クロック信号
CLKMZ 第３内部クロック信号
CKE クロックイネーブル信号
CKECZ 内部クロックイネーブル信号
CMD コマンド信号
/CS チップセレクト信号
CSCZ 内部チップセレクト信号
DQ データ信号
EN1 内部チップセレクト信号
IADD 内部アドレス信号
ICMD 内部コマンド信号
IDQ 内部データ信号
LCMD ラッチコマンド信号
LADD ラッチアドレス信号
LDQ ラッチデータ信号
RBSTZ バースト読み出し信号
PREPZ プリチャージコマンド信号
RDPZ 読み出しコマンド信号
WBSTZ バースト書き込み信号
WENZ 書き込みイネーブル信号
WENZ1 書き込みイネーブル信号
WRPZ 書き込みコマンド信号

Claims (4)

1. メモリ動作を指示する第１コマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、第２コマンド信号として出力するコマンドバッファと、
   第１クロック信号が入力され、第２クロック信号を出力する第１クロック発生回路と、
   前記第２クロック信号に同期して前記第２コマンド信号を取り込むコマンドラッチ回路とを備え、
   前記第１クロック発生回路は、前記チップセレクト信号が活性化した前記第１クロック信号のクロックサイクルおよびその次のクロックサイクルに、前記第１クロック信号に同期して前記第２クロック信号を生成するとともに、前記チップセレクト信号が活性化した前記第１クロック信号のクロックサイクルおよびその次のクロックサイクルを除くクロックサイクルに、前記第２クロック信号の生成を禁止することを特徴とする半導体メモリ。
2. メモリ動作を指示する第１コマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、第２コマンド信号として出力するコマンドバッファと、
   第１クロック信号が入力され、第２クロック信号を出力する第１クロック発生回路と、
   前記第２クロック信号に同期して前記第２コマンド信号を取り込むコマンドラッチ回路とを備え、
   前記第１クロック発生回路は、前記第２コマンド信号が有効な場合に、前記チップセレクト信号が活性化した前記第１クロック信号のクロックサイクルおよびその次のクロックサイクルに、前記第１クロック信号に同期して前記第２クロック信号を生成し、前記第２コマンド信号が無効な場合に、前記チップセレクト信号が活性化した前記第１クロック信号のクロックサイクルに、前記第１クロック信号に同期して前記第２クロック信号を生成し、有効な前記第２コマンド信号を受け付けた前記第１クロック信号のクロックサイクルおよびその次のクロックサイクルと無効な前記第２コマンド信号を受け付けた前記第１クロック信号のクロックサイクルとを除くクロックサイクルに、前記第２クロック信号の生成を禁止することを特徴とする半導体メモリ。
3. 請求項２記載の半導体メモリにおいて、
   前記コマンドラッチ回路が取り込んだ前記第２コマンド信号をデコードするコマンドデコーダを備え、
   前記第１クロック発生回路は、前記コマンドデコーダによりデコードされた前記第２コマンド信号が有効な場合に、有効な前記第２コマンド信号を受け付けた前記第１クロック信号のクロックサイクルの次のクロックサイクルで前記第２クロック信号を生成することを特徴とする半導体メモリ。
4. 請求項３記載の半導体メモリにおいて、
   前記第１クロック発生回路は、前記コマンドデコーダからの有効な前記第２コマンド信号を、前記コマンドデコーダが有効な前記第２コマンド信号を受け付けた前記第１クロック信号のクロックサイクルの次のクロックサイクルでラッチするラッチを含み、前記チップセレクト信号が活性化した前記第１クロック信号のクロックサイクルおよび有効な前記第２コマンド信号を前記ラッチがラッチした前記第１クロック信号のクロックサイクルに、前記第２クロック信号を生成することを特徴とする半導体メモリ。

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