JP3723340B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は一般に半導体記憶装置に関し、詳しくは半導体記憶装置におけるアドレス信号やデータ信号の取り込み動作等のタイミングに関する。
【従来の技術】
【０００３】
図１５は、従来の半導体記憶装置に於てコマンド入力及びアドレス入力部分の構成を示す図である。図１５に示されるように、コマンド入力信号／ＣＡＳ（column address strobe ）、／ＲＡＳ（row address strobe）、／ＣＳ（chip select ）、及び／ＷＥ（write enable）が、入力バッファ２０１乃至２０４に入力される。入力バッファ２０１乃至２０４は、カレントミラー型のバッファであり入力信号を参照基準電圧と比較して、出力にＨＩＧＨレベル或いはＬＯＷレベルを生成する。
【０００４】
入力バッファ２０１乃至２０４から出力される各コマンド信号は、クロック信号ＣＬＫとの同期を取るための同期用バッファ２０５乃至２０８に入力される。同期用バッファ２０５乃至２０８に於て、各コマンド信号はクロック信号ＣＬＫと同期が取られ、コマンドデコーダ２０９に供給される。コマンドデコータ２０９は、入力されるコマンド信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥをデコードして、コマンドデコード信号を出力する。例えば、コマンド信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥが各々、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨであるとき、データ読み出し動作が指定され、それに応じたコマンドデコード信号が生成される。またコマンド信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥが各々、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＬＯＷであるときは、データ書き込み動作が指定され、データ書き込み動作を指示するコマンドデコード信号が生成される。
【０００５】
データ書き込み動作或いはデータ読み出し動作が指定された場合、コマンドデコーダ２０９からのコマンドデコード信号をトリガーとして、アドレス入力回路２１０がアドレス信号をラッチする。アドレス入力回路２１０にラッチされたアドレスは、内部回路に供給される。また制御回路２１１は、コマンドデコーダ２０９からのコマンドデコード信号で指定された動作を実現すべく、内部回路を制御する。なお図１５に於て、コマンドデコーダ２０９からアドレス入力回路２１０及び制御回路２１１への信号線は簡略化して示してあり、実際には複数の信号線が供給される。
【発明が解決しようとする課題】
【０００６】
コマンドデコーダ２０９は、単純な構成の論理回路であるが、コマンド信号間のスキューを低減するための対策が取られており、コマンドデコーダ２０９に於ける信号遅延が大きいという問題がある。例えば２入力ＮＡＮＤ回路がコマンドデコーダ２０９内部で用いられており、第１の入力信号がＨＩＧＨからＬＯＷに切り替わるのと同時に、第２の入力信号がＬＯＷからＨＩＧＨに切り替わるべきであるとする。このとき例えば、第１の入力信号がＨＩＧＨからＬＯＷに切り替わるタイミングが若干遅れるとすると、一時的に両方の入力がＨＩＧＨになる期間が生じ、誤った信号レベルがＮＡＮＤ回路から出力されてしまう。そこでＮＡＮＤ回路を構成するトランジスタのゲート幅を狭くして、信号の切り替えを緩慢にすることが行われる。これによって、誤った信号レベルが瞬間的に出力に現われることを避けることが出来る。
【０００７】
このような信号間スキュー対策のために、コマンドデコーダ２０９に於ける信号遅延が大きくなると、アドレス入力回路２１０がアドレス信号をラッチするタイミングが遅くなってしまう。アドレス信号がラッチされて確定するまで、データ読み出し動作及びデータ書き込み動作を開始することは出来ないので、コマンドデコーダ２０９に於ける信号遅延は、半導体記憶装置を高速化する際の大きな妨げとなる。
【０００８】
従って本発明の目的は、アドレス信号入力のタイミングを早めた高速な半導体記憶装置を提供することである。また同様の問題が、アドレス信号デコードのタイミング、冗長判定のタイミング、データ信号入力のタイミング、バースト長制御のタイミングに関しても存在する。
【０００９】
従って本発明の更なる目的は、これらのタイミングを早めた高速な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
請求項１の発明の半導体記憶装置は、コマンド入力信号をクロック信号に同期して取り込むバッファ回路と、該バッファ回路の出力信号をデコードしてコマンドデコード信号を出力し、前記コマンド入力信号をデコードする際に該コマンド入力信号のスキューの影響を除去するような第１の動作速度を有するコマンドデコーダと、該コマンド入力信号をデコードしてアドレス取り込み信号を出力し、前記スキューの影響を除去するに必要な動作速度より速い第２の動作速度を有するアドレス取り込み信号生成回路と、該コマンドデコード信号に基づいて内部回路を制御する制御回路と、該アドレス取り込み信号に基づいてアドレス信号を取り込み該内部回路へ転送するアドレス入力回路を含むことを特徴とする。
【００１１】
上記発明に於ては、コマンドデコーダとは別個に、高速なアドレス取り込み信号生成回路を設けるので、従来コマンドデコーダでアドレス信号取り込みを指示していた場合に比較して、アドレス信号取り込みのタイミングを早くすることが出来る。またコマンドデコーダに於てスキュー対策を施すことによって、半導体記憶装置の誤動作を防ぐことが出来る。更にコマンドデコーダに於てスキュー対策を施すと共にアドレス取り込み信号生成回路に於てはスキュー対策にとらわれずに高速な動作速度を実現するので、半導体記憶装置の誤動作を防ぎながらもアドレス入力のタイミングを早めることが出来る。
【００１２】
請求項２の発明に於ては、請求項１記載の半導体記憶装置に於て、前記アドレス取り込み信号生成回路から前記アドレス取り込み信号を受け取りクロック信号と同期させ前記アドレス入力回路に供給する第２の同期用バッファを更に含み、該アドレス取り込み信号生成回路は該コマンド入力信号を該入力バッファから直接に受け取ることを特徴とする。上記発明に於ては、クロック信号と同期をとるタイミングを起点とした場合に、制御回路にコマンドデコード信号が入力されるタイミングよりも、アドレス入力回路にアドレス取り込み信号が入力されるタイミングを早くすることが可能である。
【００１３】
請求項３の発明に於ては、コマンド入力信号をクロック信号に同期して取り込むバッファ回路と、該バッファ回路の出力信号をデコードしてコマンドデコード信号を出力し、前記コマンド入力信号をデコードする際に該コマンド入力信号のスキューの影響を除去するような第１の動作速度を有するコマンドデコーダと、該コマンド入力信号をデコードしてデータ取り込み信号を出力し、前記スキューの影響を除去するに必要な動作速度より速い第２の動作速度を有するデータ取り込み信号生成回路と、該データ取り込み信号に基づいてデータ入力信号を取り込み内部回路へ転送するデータ取り込み回路と、該コマンドデコード信号に基づいて内部回路を制御する制御回路を含むことを特徴とする。上記発明においては、コマンドデコーダとは別個に、高速なデータ取り込み信号生成回路を設けるので、従来コマンドデコーダでデータ信号取り込みを指示していた場合に比較して、データ信号取り込みのタイミングを早くすることが出来る。
【００１４】
請求項４の発明に於ては、前記データ取り込み回路からのデータを前記内部回路に書き 込むデータ書き込み回路を更に含み、前記制御回路は、前記コマンドデコード信号に基づいて該データ書き込み回路を制御することを特徴とする。上記発明においては、データ書き込み回路の制御は制御回路によって実行されるので、コマンドデコーダでスキュー対策を行ってさえいれば誤動作は生じない。したがってデータ取り込み信号生成回路においては、スキューの影響を無視して高速な論理回路を使用することが出来る。
【発明の実施の形態】
【００１５】
以下に、本発明の実施例を添付の図面を参照して説明する。図１は、本発明による半導体記憶装置の構成を示す構成図である。図１の半導体装置１０は、入力バッファ１１−１乃至１１−４、同期用バッファ１２−１乃至１２−５、コマンドデコーダ１３、アドレス取り込み信号生成回路１４、アドレス入力回路１５、制御回路１６、内部回路１７、及びデータ入出力バッファ１８を含む。
【００１６】
コマンド入力信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥが、入力バッファ１１−１乃至１１−４に入力される。入力バッファ１１−１乃至１１−４は、カレントミラー型のバッファであり入力信号を参照基準電圧と比較して、出力にＨＩＧＨレベル或いはＬＯＷレベルを生成する。入力バッファ１１−１乃至１１−４から出力される各コマンド信号は、クロック信号ＣＬＫとの同期を取るための同期用バッファ１２−１乃至１２−４に入力される。また同時に入力バッファ１１−１乃至１１−３からのコマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳは、アドレス取り込み信号生成回路１４に入力される。
【００１７】
同期用バッファ１２−１乃至１２−４に於て、各コマンド信号はクロック信号ＣＬＫと同期が取られ、コマンドデコーダ１３に供給される。コマンドデコータ１３は、入力されるコマンド信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥをデコードして、コマンドデコード信号を出力する。制御回路１６は、コマンドデコーダ１３からのコマンドデコード信号に応じて内部回路１７を制御する。
【００１８】
アドレス取り込み信号生成回路１４は、スキュー対策を施していない信号変化の高速な論理回路であり、コマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳが書き込み動作或いは読み出し動作を指定すると、同期用バッファ１２−５にアドレス取り込み信号を供給する。同期用バッファ１２−５は、アドレス取り込み信号生成回路１４からのアドレス取り込み信号を、クロック信号ＣＬＫと同期を取って、アドレス入力回路１５に供給する。アドレス入力回路１５は、同期用バッファ１２−５からのアドレス取り込み信号をトリガーとしてアドレス信号を取り込み、内部回路１７に供給する。
【００１９】
内部回路１７は、メモリセルアレイ、ワードデコーダ、コラムデコーダ、センスアンプ等から構成される。内部回路１７は、制御回路１６の制御の下で、アドレス入力回路１５から供給されるアドレス信号に基づいて、指定されるアドレスに対するアクセスを行う。アクセスされたアドレスと、データ入出力バッファ１８との間でデータの読み書きが行われる。
【００２０】
上述のように本発明に於ては、アドレス入力用のアドレス取り込み信号生成回路１４を、動作制御用のコマンドデコーダ１３とは別個に設け、アドレス取り込み信号生成回路１４によってコマンド信号をデコードしてアドレス取り込み信号を生成した後に、同期用バッファ１２−５で同期をとることが行われる。クロック信号ＣＬＫとの同期をとる段階を起点として考えると、コマンドデコーダ１３の経路ではコマンドデコーダ１３が同期後に遅延要素として働くのに対して、アドレス取り込み信号生成回路１４の経路では同期用バッファ１２−５から直接に、アドレス取り込み信号がアドレス入力回路１５に供給される。従ってクロック信号ＣＬＫの同期タイミングを起点として考えた場合、従来の場合と比較して、アドレス入力回路１５によるアドレス入力のタイミングを早めることが可能になる。
【００２１】
アドレス入力のタイミングを早めることが可能なのは、アドレス取り込み信号生成回路１４に於て高速な論理回路を用いるからである。また同様に、アドレス取り込み信号生成回路１４を同期用バッファ１２−５の前段に設けることが可能なのは、アドレス取り込み信号生成回路１４に於て信号切り替えが高速な論理回路を用いるからである。上記説明では、クロック信号ＣＬＫの同期タイミングを起点としてアドレス入力のタイミングが早いことを説明したが、実際には、アドレス取り込み信号生成回路１４を同期用バッファ１２−５の後段に設けても、アドレス入力のタイミングを早めるという同一の効果が達成される。
【００２２】
アドレス取り込み信号生成回路１４に於ては、スキュー対策が行われていない。従って例えば、読み出し動作或いは書き込み動作が指定されていないのにも関わらず、アドレス取り込み信号生成回路１４が誤ってアドレス取り込み信号を出力する場合等が考えられる。しかしこの場合、アドレス入力回路１５が、誤って意味のないアドレス信号を取り込んで内部回路１７に供給しても、制御回路１６は読み出し動作も書き込み動作も実行しないので何等問題は生じない。つまり内部回路１７の制御は制御回路１６によって実行されるのであるから、コマンドデコーダ１３でスキュー対策を行ってさえいれば誤動作は生じないのであり、アドレス入力のタイミングに関してはスキューの影響を無視して高速な論理回路を使用することが出来る。
【００２３】
図２は、図１のアドレス取り込み信号生成回路１４の一例の回路図である。図２のアドレス取り込み信号生成回路１４は、ゲート幅の十分広いトランジスタを用いたＮＡＮＤ回路２１を含む。ＮＡＮＤ回路２１は、コマンド入力信号／ＣＡＳの反転信号である信号ＣＡＳＺ、コマンド入力信号／ＲＡＳと同論理である信号ＲＡＳＸ、コマンド入力信号／ＣＳの反転信号であるＣＳＺを、図１の入力バッファ１１−１乃至１１−３から受け取る。信号ＣＡＳＺ、ＲＡＳＸ、及びＣＳＺが共にＨＩＧＨになると、ＮＡＮＤ回路２１はアドレス取り込みアドレス取り込み信号Ｓ１をＬＯＷにする。
【００２４】
図３は、図１の同期用バッファ１２−５の一例の回路図である。なお図１の同期用バッファ１２−１乃至１２−４は同期用バッファ１２−５と同一の構成である。図３の同期用バッファ１２−５は、クロック同期回路３１、ラッチ回路３２、ラッチリセット回路３３を含む。
【００２５】
クロック同期回路３１は、ＰＭＯＳトランジスタ４０乃至４６、ＮＭＯＳトランジスタ４７乃至５７、及びインバータ５８乃至６０を含む。ラッチ回路３２は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、及びインバータ６３及び６４を含む。ラッチリセット回路３３は、ＰＭＯＳトランジスタ７１乃至７３、ＮＭＯＳトランジスタ７４乃至７５、容量７６、インバータ７７乃至８４、及びＮＡＮＤ回路８５を含む。
【００２６】
クロック同期回路３１は、クロック信号ＣＬＫとアドレス取り込み信号生成回路１４からのアドレス取り込み信号Ｓ１とを受け取り、アドレス取り込み信号Ｓ１がＬＯＷの時にクロック信号ＣＬＫに同期して、出力信号Ｓ２及びＳ３をＬＯＷ及びＨＩＧＨにする。ラッチ回路３２に於て、インバータ６３及び６４からなるラッチが、クロック同期回路３１からの信号Ｓ２及びＳ３をラッチして、出力信号Ｓ４としてＨＩＧＨを出力する。このようにして、同期用バッファ１２−５からアドレス取り込み信号Ｓ４が出力される。
【００２７】
ラッチリセット回路３３は、信号Ｓ４がＨＩＧＨになると、インバータ７７乃至８３と容量７６から構成される遅延素子列によって決定される遅延時間後に、信号Ｓ５及びＳ６をＬＯＷ及びＨＩＧＨにする。クロック同期回路３１に於ては、この時点で既に、ＮＭＯＳトランジスタ５６及びＰＭＯＳトランジスタ４６がオフされて、クロック信号ＣＬＫが遮断されている。ラッチ回路３２に於ては、ラッチリセット回路３３からの信号Ｓ５及びＳ６によって、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２が導通され、インバータ６３及び６４からなるラッチは信号Ｓ４としてＬＯＷをラッチする。
【００２８】
即ち図３の同期用バッファ１２−５は、図２のアドレス取り込み信号生成回路１４からのアドレス取り込み信号Ｓ１がＬＯＷになると、クロック信号ＣＬＫに同期して出力であるアドレス取り込み信号Ｓ４をＨＩＧＨにし、所定の時間が経過した後に出力であるアドレス取り込み信号Ｓ４をＬＯＷに戻すことになる。図４は、図１のコマンドデコーダ１３の一例の回路図である。図４のコマンドデコーダ１３は、ＮＡＮＤ回路９１乃至１００と、インバータ１０１乃至１１０を含む。各ＮＡＮＤ回路とインバータとの対はＡＮＤ回路を形成し、入力信号が適当な組み合わせでＨＩＧＨになる時にのみＨＩＧＨ出力を生成する。
【００２９】
ＮＡＮＤ回路９１乃至１００とインバータ１０１乃至１１０とは、ゲート幅の比較的狭いトランジスタから形成され、入力信号間のスキュー即ちタイミングのずれによって瞬間的に誤った出力が現われないように対処されている。コマンドデコーダ１３への入力信号は、コマンド入力信号が入力バッファ１１−１乃至１１−４でバッファされた後、更に同期用バッファ１２−１乃至１２−４で同期が取られた信号である。例えば、信号ＲＡＳＣＸ及びＲＡＳＣＺは各々、コマンド入力信号／ＲＡＳと同論理の信号及び反転論理の信号である。同様に他のコマンド信号についても、信号名がＸで終わる信号はコマンド入力信号と同論理の信号であり、信号名がＺで終わる信号はコマンド入力信号と反転論理の信号である。
【００３０】
図４のコマンドデコーダ１３に於て、例えば、Ｃ１は読み出し動作の場合のみＨＩＧＨになる信号であり、Ｃ９は書き込み動作の場合のみＨＩＧＨになる信号である。これらの信号Ｃ１乃至Ｃ１０が、図１の制御回路１６に供給されることによって、制御回路１６は、内部回路１７を制御して指定された動作を実行させる。
【００３１】
なお図１の半導体装置に於て、入力バッファ１１−１乃至１１−４、アドレス入力回路１５、制御回路１６、内部回路１７、及びデータ入出力バッファ１８は従来技術の構成と同様であるので詳細な説明は省略する。図５は、本発明による半導体記憶装置の第２の実施例を示す構成図である。図５は、図１の半導体記憶装置においてアドレス信号に対するデコード処理の位置を示す。図５において、図１と同一の要素は同一の番号で参照し、その説明は省略する。
【００３２】
図５の半導体記憶装置１０Ａは、図１の半導体記憶装置に加えて、入力バッファ１１−５、同期用バッファ１２−６、及びアドレスデコーダ１２０を含む。入力バッファ１１−５は、カレントミラー型のバッファであり、アドレス入力信号を参照基準電圧と比較して、出力にＨＩＧＨレベル或いはＬＯＷレベルを生成する。入力バッファ１１−５から出力されるアドレス信号は、クロック信号ＣＬＫとの同期を取るための同期用バッファ１２−６に入力される。同期用バッファ１２−６に於て、アドレス信号はクロック信号ＣＬＫと同期が取られ、アドレスデコーダ１２０に供給される。
【００３３】
アドレスデコーダ１２０は、デコードしたアドレス信号をアドレス入力回路１５に供給する。アドレス入力回路１５は、図１を参照して説明したように、高速な論理回路で構成されるアドレス取り込み信号生成回路１４が生成したアドレス取り込み信号に基づいて、デコード後のアドレス信号を取り込む。図１６は、図５の本発明による構成との比較として、アドレス信号に対するデコーダ処理の位置を示す従来の構成図である。
【００３４】
図１６の従来の構成では、アドレスデコーダ２１４は、アドレス入力回路２１０より後段に設けられる。即ち、入力バッファ２１２及び同期用バッファ２１３を介して入力されたアドレス信号を、アドレス入力回路２１０で取り込む。その後アドレス入力回路２１０から出力されるアドレス信号を、アドレスデコーダ２１４によってデコードしている。従って、アドレス入力回路２１０でアドレスを取り込んだ後に、更にアドレスデコーダ２１４でデコード処理をする分の時間だけ、内部回路１７にアドレスデータを供給するのが遅れてしまう。
【００３５】
図５の構成では、アドレスデコーダ１２０をアドレス入力回路１５より前段に設けた為に、アドレスデコーダ１２０でのデコード処理にかかる時間を無視することが可能となる。即ち、アドレス入力回路１５から出力されるアドレスデータを、何らの遅延要素を介することなく、直ちに内部回路１７に供給することが出来る。これによって書き込み動作や読み込み動作等を、より速いタイミングで実行することが可能になり、半導体記憶装置を高速化することが出来る。
【００３６】
なお入力バッファ１１−５、同期用バッファ１２−６、及びアドレスデコーダ１２０の構成は、従来技術の入力バッファ２１２、同期用バッファ２１３、及びアドレスデコーダ２１４と同一の構成であるので、その説明は省略する。なお図５の構成のようにアドレスデコーダをアドレス入力回路の前段に設けることは、この技術単独で用いることも可能である。
【００３７】
図６は、本発明による半導体記憶装置の第３の実施例を示す構成図である。図６は、アドレスデコーダをアドレス入力回路の前段に設ける技術を単独で採用した構成を示す。図６において、図１５及び図１と同一の要素は同一の番号で参照し、その説明は省略する。図６においては、図１に示されるアドレス取り込み信号生成回路１４は設けられず、アドレス入力回路２１０がアドレス信号を取り込むタイミングは、図１５或いは図１６に示される従来技術のものと同様である。但し前述のように図１６の従来の構成では、アドレスデコーダ２１４はアドレス入力回路２１０の後段に設けられていたが、図６の構成においては、アドレスデコーダ１２０はアドレス入力回路２１０の前段に設けられる。
【００３８】
このような構成にすることで、アドレスデコーダ１２０でのデコード処理にかかる時間を無視することが可能となる。即ち、アドレス入力回路２１０から出力されるアドレスデータを、何らの遅延要素を介することなく、直ちに内部回路１７に供給することが出来る。これによって書き込み動作や読み込み動作等を、図１６の構成よりも速いタイミングで実行することが可能になり、半導体記憶装置を高速化することが出来る。
【００３９】
図１７は、アドレスデコードに関する部分を更に詳細に示す従来の構成図である。図１７において、図１６と同一の構成要素は同一の番号で参照され、その説明は省略される。図１７の半導体記憶装置においては、冗長判定ユニット２１５が設けられており、アドレス信号デコード時に冗長判定を行う構成となっている。一般に半導体記憶装置においては、欠陥メモリセルに対する代替セルとして、冗長メモリセルが設けられる。あるメモリセルに欠陥がある場合、フューズ切断による結線論理操作によって、その欠陥メモリセルに対してアクセスすると、代替セルである冗長メモリセルがアクセスされるように処理される。
【００４０】
図３において、アドレス入力回路２１０が取り込んだアドレス信号は、冗長判定ユニット２１５及びプリデコーダ２１６の両方に供給される。冗長判定ユニット２１５は、論理演算によって、供給されたアドレスが冗長メモリセルに置き換えるべきアドレスである場合には、冗長判定信号Ｃｏｍｘをアクティブにする。即ち冗長判定信号Ｃｏｍｘは、冗長メモリセルをアクセスする場合にはアクティブになり、通常のメモリセルをアクセスする場合にはイナクティブになる。この冗長判定信号Ｃｏｍｘは、プリデコーダ２１６に供給される。
【００４１】
プリデコーダ２１６は、アドレス信号と冗長判定信号Ｃｏｍｘとに加えて、更に制御回路２１１からアドレス制御信号Ｃｄｅｐｚを受け取る。アドレス制御信号Ｃｄｅｐｚはパルス信号であり、パルスのタイミングによって、プリデコーダ２１６からアドレス信号を出力するタイミングを指定する。冗長判定信号Ｃｏｍｘがイナクティブの場合、即ち冗長メモリセルではなく通常のメモリセルをアクセスする場合、プリデコーダ２１６は、供給されたアドレス信号をプリデコードして、アドレス制御信号Ｃｄｅｐｚが示すタイミングで、アドレスデコーダ２１４に供給する。冗長判定信号Ｃｏｍｘがアクティブの場合、即ち冗長メモリセルをアクセスする場合、プリデコーダ２１６は、冗長アドレスを、アドレス制御信号Ｃｄｅｐｚが示すタイミングで、アドレスデコーダ２１４に供給する。
【００４２】
図１７の従来の構成では、冗長判定ユニット２１５が冗長判定信号Ｃｏｍｘを生成してから、アドレス制御信号Ｃｄｅｐｚが示すタイミングで、プリデコーダ２１６から通常アドレス或いは冗長アドレスを出力する。したがって、アドレス制御信号Ｃｄｅｐｚが示すタイミングは、冗長判定信号Ｃｏｍｘが生成されるタイミングよりも遅い必要がある。更に、アドレス制御信号Ｃｄｅｐｚが示すタイミングと冗長判定信号Ｃｏｍｘの生成タイミングとの間には、冗長判定信号Ｃｏｍｘが確定するのを待つ為に、所定のタイミングマージンが設けられる必要がある。
【００４３】
従って、アドレス入力回路２１０でアドレス信号を取り込んだ後、冗長判定ユニット２１５が冗長判定信号Ｃｏｍｘを生成するのを待ってから、通常アドレス或いは冗長アドレスをアドレスデコーダ２１４に供給する構成となっている。従って、冗長判定信号の生成を待つ待ち時間が、半導体記憶装置の高速化をはかる妨げとなる。
【００４４】
図７は、本発明による半導体記憶装置の第４の実施例を示す構成図である。図７において、図１７と同一の要素は同一の符号で参照され、その説明は省略する。図７の半導体記憶装置１０Ｃにおいては、入力バッファ１１−５及び同期用バッファ１２−６を介して入力されるアドレス信号は、冗長判定ユニット１２１及びアドレス入力回路２１０に供給される。冗長判定ユニット１２１は、論理演算によって、供給されたアドレスが冗長メモリセルに置き換えるべきアドレスである場合には、冗長判定信号Ｃｏｍｘをアクティブにする。冗長判定信号Ｃｏｍｘは、プリデコーダ２１６に供給される。アドレス入力回路２１０、冗長判定ユニット１２１、及びプリデコーダ２１６は、図１７のアドレス入力回路２１０、冗長判定ユニット２１５、及びプリデコーダ２１６と同一の構成である。
【００４５】
図７の構成においては、アドレス信号の冗長判定を、アドレス入力回路２１０の前段のタイミングで行う。これによって、信号遅延の大きいコマンドデコーダ２０９にトリガーされるアドレス入力回路２１０がアドレス信号を取り込む時間を利用して、アドレス信号の冗長判定を完了することが出来る。従って、アドレス入力回路２１０からアドレス信号がプリデコーダ２１６に供給される時には、冗長判定信号Ｃｏｍｘが既に確定している為、プリデコーダ２１６から直ちに通常アドレス或いは冗長アドレスを出力することが可能となる。即ち、冗長判定信号Ｃｏｍｘのタイミングが早まるので、アドレス制御信号Ｃｄｅｐｚのタイミングを早く設定することが可能になり、通常アドレス或いは冗長アドレスを出力するタイミングを早めることが出来る。
【００４６】
図１８は、データ取り込みに関する部分を示す従来の構成図である。図１８において、図１５と同一の構成要素は同一の番号で参照され、その説明は省略される。図１８の半導体記憶装置においては、入力バッファ２２１及び同期用バッファ２２２を介して入力されたデータ信号は、制御回路２２０によってトリガーされるデータ取り込み回路２２３に取り込まれる。取り込まれたデータ信号は、データ書き込み回路２２４に供給される。データ書き込み回路２２４は、制御回路から供給される制御信号に基づいて、供給されたデータを内部回路に書き込む。
【００４７】
図１８の構成では、データ書き込み回路２２４によるデータ書き込みは、データ取り込み回路２２３によるデータ取り込みが終了するまで、動作開始を待つ必要がある。従ってこの待ち時間が、半導体記憶装置の高速化の妨げとなる。図８は、本発明による半導体記憶装置の第５の実施例を示す構成図である。図８において、図１８或いは図１と同一の要素は同一の符号で参照され、その説明は省略する。
【００４８】
図８の半導体記憶装置１０Ｄにおいては、図１の半導体記憶装置１０のアドレス取り込み信号生成回路１４と同様に、データ信号を取り込む信号を生成するデータ取り込み信号生成回路１３０が、コマンドデコーダ１３とは独立して設けられる。データ取り込み信号生成回路１３０の生成するデータ取り込み信号は、同期用バッファ１２−８を介して、データ取り込み回路２２３に供給される。データ取り込み回路２２３は、入力バッファ１１−６及び同期用バッファ１２−７を介して受け取るデータ信号を、データ取り込み信号のタイミングで取り込む。
【００４９】
データ取り込み信号生成回路１３０においては、スキュー対策が行われていない。従って例えば、書き込み動作が指定されていないのにも関わらず、データ取り込み信号生成回路１３０が誤ってデータ取り込み信号を出力する場合等が考えられる。しかしこの場合、データ取り込み回路２２３が、誤って意味のないデータ信号を取り込んでデータ書き込み回路２２４に供給しても、制御回路１３１は書き込み動作を指示しないので何等問題は生じない。つまりデータ書き込み回路２２４の制御は制御回路１３１によって実行されるのであるから、コマンドデコーダ１３でスキュー対策を行ってさえいれば誤動作は生じないのであり、データ取り込みのタイミングに関しては、スキューの影響を無視して高速な論理回路を使用することが出来る。
【００５０】
図９は、本発明による半導記憶体装置の第６の実施例を示す構成図である。図９において、図１、図５、及び図８と同一の構成要素は同一の番号で参照され、その説明は省略する。図９の半導体記憶装置１０Ｅは、バースト長を制御する機構を備える。図１のアドレス取り込み信号生成回路１４及びアドレス入力回路１５の代わりに、バースト長を制御する機構を備えたアドレス取り込み信号生成回路１４Ａとアドレス入力回路１５Ａが設けられる。また図９の半導体記憶装置１０Ｅには、図８に示されるデータ取り込み系が、参考として示される。図９において、アドレス制御回路１６は図１の制御回路１６と、またライト制御回路１３１は図８の制御回路１３１と同一である。図９の半導体記憶装置１０Ｅは更に、アドレスカウンタ１４０を含む。
【００５１】
図１０は、アドレス取り込み信号生成回路１４Ａの回路構成を示す回路図である。アドレス取り込み信号生成回路１４Ａは、インバータ１４１乃至１４５、同期用バッファ１４６及び１４７、ＮＡＮＤ回路１４８及び１４９、及びＮＯＲ回路１５０を含む。アドレス取り込み信号生成回路１４Ａは、コマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳと、チップアクティブ信号ＣＳＥＸを受け取る。チップアクティブ信号ＣＳＥＸは、アクティブコマンドの設定にともない活性化される信号であり、従来技術においても用いられる信号である。
【００５２】
図１１は、図９及び図１０に示される構成の動作を説明するためのタイミング図である。図９、図１０、及び図１１を用いて、バースト長制御動作について以下に説明する。図１１に示されるように、コマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳが各々、ＬＯＷ、ＨＩＧＨ、ＬＯＷになると、チップアクティブ信号ＣＳＥＸがＬＯＷになる（活性化される）。またコマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳが各々、ＨＩＧＨ、ＬＯＷ、ＬＯＷになると、リード・ライトコマンドが設定されて、図１０の同期用バッファ１４６には、バースト開始信号が供給される。同期用バッファ１４６は、クロック信号ＣＬＫと同期をとって、バースト開始信号を出力する。これによりアドレス取り込み信号生成回路１４Ａ、バースト開始アドレスを取り込む信号であるバースト開始アドレス取り込み信号ＥＸＴＡＰＺを生成する。また更に、図１１に示されるように、内部発生されたアドレスを取り込む信号である内部発生アドレス取り込み信号ＩＮＴＰＺを生成する。
【００５３】
図９に示されるように、バースト開始アドレス取り込み信号ＥＸＴＡＰＺと内部発生アドレス取り込み信号ＩＮＴＰＺとは、アドレス入力回路１５Ａに入力される。アドレス入力回路１５Ａは、バースト開始アドレス取り込み信号ＥＸＴＡＰＺによって、外部から入力バッファ１１−５及び同期バッファ１２−６を介して入力されるアドレス信号を、バースト開始アドレスとして取り込む。
【００５４】
アドレスカウンタ１４０は、アドレス入力回路１５Ａが取り込んだバースト開始アドレスを受け取り、これに続く連続したアドレスを順次生成する。これらの連続したアドレスは、内部アドレスとしてアドレス入力回路１５Ａに供給される。アドレス入力回路１５Ａは、内部発生アドレス取り込み信号ＩＮＴＰＺによって、アドレスカウンタ１４０が順次生成した内部アドレスを取り込む。
【００５５】
図１１に示されるように、バースト長が例えば４に設定されている場合、アドレスカウンタ１４０は、バースト開始アドレスから数えて４番目のアドレス以降に関しては内部発生アドレス取り込み信号ＩＮＴＰＺが生成されないように、アドレス取り込み信号生成回路に供給する信号ＥＮＤＺをＬＯＷにする。これによって、図１０に示されるＮＡＮＤゲート１４９が閉じられて、図１１に示されるように、内部発生アドレス取り込み信号ＩＮＴＰＺは４番目のパルスで終了する。なお内部発生アドレス取り込み信号ＩＮＴＰＺは、バースト開始アドレスに対してはパルスを発生しないように制御される。
【００５６】
このようにして、設定されたバースト長に対応して、連続したアドレスをアドレス入力回路１５Ａから内部回路１７に順次供給することが出来る。なお図１０において、インバータ１４４及び１４５、ＮＡＮＤ回路１４９、及びＮＯＲ回路１５０が、バースト長制御回路１５１を構成する。このバースト長制御回路１５１によって、内部発生アドレス取り込み信号ＩＮＴＰＺのパルス数即ちバースト長を制御している。なおインバータ１４４及び１４５は、バースト開始アドレス取り込み信号ＥＸＴＡＰＺのタイミングを、内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングと合わせる為に設けられている。
【００５７】
上述のバースト長制御機構そのものは、従来技術で用いられているものと同一である。従来技術においては、図１５に示される構成と同様に、図１０のアドレス取り込み信号生成回路１４Ａがコマンドデコーダ１３に含まれる形で設けられており、遅延の大きなコマンドデコーダが、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺを出力していた。図１０に示されるアドレス入力回路１５Ａ及びアドレスカウンタ１４０の構成は、従来技術で用いられる回路と同一である。アドレス入力回路１５Ａ及びアドレスカウンタ１４０の回路構成は、当該分野の通常の技術範囲内であるので説明を省略する。
【００５８】
図１２は、本発明による半導体記憶装置の第７の実施例を示す構成図である。図１２において、図９と同一の構成要素は同一の番号で参照され、その説明は省略する。図１２の半導体装置においては、図９のアドレス取り込み信号生成回路１４Ａの代わりに、アドレス取り込み信号生成回路１４Ｂが設けられる。図１３は、アドレス取り込み信号生成回路１４Ｂの回路構成を示す回路図である。アドレス取り込み信号生成回路１４Ｂは、インバータ１６１乃至１６５、ＮＡＮＤ回路１６６及び１６７、及び同期用バッファ１６８及び１６９を含む。
【００５９】
図１３のアドレス取り込み信号生成回路１４Ｂは、コマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳを受け取ると共に、信号ＥＮＤＺとチップアクティブ信号ＣＳＥＸを受け取る。これらの入力信号に対して、アドレス取り込み信号生成回路１４Ｂは、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺを出力する。図１３のアドレス取り込み信号生成回路１４Ｂの動作は、図１０のアドレス取り込み信号生成回路１４Ａの動作と基本的に同一であり、出力信号のタイミングが早くなっていることだけが異なる。
【００６０】
図１４は、図１２及び図１３に示される構成の動作を説明するためのタイミング図である。図１４に示される信号タイミングは、図１１と比較して、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ、信号ＥＮＤＰＺ、及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングが早くなっている。図１４に示されるこれらの信号に対して、図１１に示されるタイミングが、比較の為に点線で示される。図１４に示されるように、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ、信号ＥＮＤＰＺ、及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングが、時間Ｔだけ早くなっていることが分かる。
【００６１】
図１３において、インバータ１６４及び１６５とＮＡＮＤ回路１６７とがバースト長制御回路１７０を構成する。このバースト長制御回路１７０によって、図１４に示されるように例えばバースト長が４の場合には、バースト開始アドレスに対する第１のパルスを除いて、第２から第４のパルスを内部発生アドレス取り込み信号ＩＮＴＰＺとして発生することが出来る。
【００６２】
図１０の構成と比較すると、図１０においてはバースト長制御回路１５１が、クロック同期をとるための同期用バッファ１４６及び１４７の後段に設けられているが、図１３においてはバースト長制御回路１７０が、クロック同期をとる為の同期用バッファ１７０の前段に設けられている。したがって図１３の構成においては、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングを、早くすることが出来る。これによってクロック同期をとってからバーストアドレスを取り込むまでの時間を短縮して、半導体記憶装置の速度を向上させることが出来る。
【００６３】
図１２において、アドレス取り込み信号生成回路１４Ｂがコマンドデコーダ１３の内部に含まれて、遅延の比較的大きな論理回路で構成されている場合にも、図１３の構成を適用できることは言うまでもない。この場合、アドレス取り込み信号生成回路１４Ｂをコマンドデコーダ１３より高速な論理回路で構成する場合と比較して、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングは遅れる。しかしながら図１０の構成と比較すれば、バースト長制御回路が同期用バッファの前段に設けられた分、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングを早くすることが出来る。
【００６４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で変形・変更が可能なものである。
【発明の効果】
【００６５】
請求項１の発明に於ては、コマンドデコーダとは別個に、高速なアドレス取り込み信号生成回路を設けるので、従来コマンドデコーダでアドレス信号取り込みを指示していた場合に比較して、アドレス信号取り込みのタイミングを早くすることが出来る。またコマンドデコーダに於てスキュー対策を施すことによって、半導体記憶装置の誤動作を防ぐこと が出来る。更にコマンドデコーダに於てスキュー対策を施すと共にアドレス取り込み信号生成回路に於てはスキュー対策にとらわれずに高速な動作速度を実現するので、半導体記憶装置の誤動作を防ぎながらもアドレス入力のタイミングを早めることが出来る。
【００６６】
請求項２の発明に於ては、クロック信号と同期をとるタイミングを起点とした場合に、制御回路にコマンドデコード信号が入力されるタイミングよりも、アドレス入力回路にアドレス取り込み信号が入力されるタイミングを早くすることが可能である。
【００６７】
請求項３の発明においては、コマンドデコーダとは別個に、高速なデータ取り込み信号生成回路を設けるので、従来コマンドデコーダでデータ信号取り込みを指示していた場合に比較して、データ信号取り込みのタイミングを早くすることが出来る。
【００６８】
請求項４の発明においては、データ書き込み回路の制御は制御回路によって実行されるので、コマンドデコーダでスキュー対策を行ってさえいれば誤動作は生じない。したがってデータ取り込み信号生成回路においては、スキューの影響を無視して高速な論理回路を使用することが出来る。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の構成を示す構成図である。
【図２】図１のアドレス取り込み信号生成回路の一例の回路図である。
【図３】図１の同期用バッファの一例の回路図である。
【図４】図１のコマンドデコーダの一例の回路図である。
【図５】本発明による半導体記憶装置の第２の実施例を示す構成図である。
【図６】本発明による半導体記憶装置の第３の実施例を示す構成図である。
【図７】本発明による半導体記憶装置の第４の実施例を示す構成図である。
【図８】本発明による半導体記憶装置の第５の実施例を示す構成図である。
【図９】本発明による半導体記憶装置の第６の実施例を示す構成図である。
【図１０】図１０のアドレス取り込み信号生成回路の回路構成を示す回路図である。
【図１１】図９及び図１０に示される構成の動作を説明するタイミング図である。
【図１２】本発明による半導体記憶装置の第７の実施例を示す構成図である。
【図１３】図１２のアドレス取り込み信号生成回路の回路構成を示す回路図である。
【図１４】図１２及び図１３に示される構成の動作を説明するためのタイミング図である。
【図１５】従来の半導体記憶装置に於てコマンド入力及びアドレス入力部分の構成を示す図である。
【図１６】アドレス信号に対するデコーダ処理の位置を示す従来の構成図である。
【図１７】アドレスデコードに関する部分を詳細に示す従来の構成図である。
【図１８】データ取り込みに関する部分を示す従来の構成図である。
【符号の説明】
１０ 半導体記憶装置
１１−１、１１−２、１１−３、１１−４ 入力バッファ
１２−１、１２−２、１２−３、１２−４、１２−５ 同期用バッファ
１３ コマンドデコーダ
１４ アドレス取り込み信号生成回路
１５ アドレス入力回路
１６ 制御回路
１７ 内部回路
１８ データ入出力バッファ
３１ クロック同期回路
３２ ラッチ回路
３３ ラッチリセット回路
２０１、２０２、２０３、２０４ 入力バッファ
２０５、２０６、２０７、２０８ 同期用バッファ
２０９ コマンドデコーダ
２１０ アドレス入力回路
２１１ 制御回路
【発明の属する技術分野】
【０００２】
本発明は一般に半導体記憶装置に関し、詳しくは半導体記憶装置におけるアドレス信号やデータ信号の取り込み動作等のタイミングに関する。
【従来の技術】
【０００３】
図１５は、従来の半導体記憶装置に於てコマンド入力及びアドレス入力部分の構成を示す図である。図１５に示されるように、コマンド入力信号／ＣＡＳ（column address strobe ）、／ＲＡＳ（row address strobe）、／ＣＳ（chip select ）、及び／ＷＥ（write enable）が、入力バッファ２０１乃至２０４に入力される。入力バッファ２０１乃至２０４は、カレントミラー型のバッファであり入力信号を参照基準電圧と比較して、出力にＨＩＧＨレベル或いはＬＯＷレベルを生成する。
【０００４】
入力バッファ２０１乃至２０４から出力される各コマンド信号は、クロック信号ＣＬＫとの同期を取るための同期用バッファ２０５乃至２０８に入力される。同期用バッファ２０５乃至２０８に於て、各コマンド信号はクロック信号ＣＬＫと同期が取られ、コマンドデコーダ２０９に供給される。コマンドデコータ２０９は、入力されるコマンド信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥをデコードして、コマンドデコード信号を出力する。例えば、コマンド信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥが各々、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨであるとき、データ読み出し動作が指定され、それに応じたコマンドデコード信号が生成される。またコマンド信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥが各々、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＬＯＷであるときは、データ書き込み動作が指定され、データ書き込み動作を指示するコマンドデコード信号が生成される。
【０００５】
データ書き込み動作或いはデータ読み出し動作が指定された場合、コマンドデコーダ２０９からのコマンドデコード信号をトリガーとして、アドレス入力回路２１０がアドレス信号をラッチする。アドレス入力回路２１０にラッチされたアドレスは、内部回路に供給される。また制御回路２１１は、コマンドデコーダ２０９からのコマンドデコード信号で指定された動作を実現すべく、内部回路を制御する。なお図１５に於て、コマンドデコーダ２０９からアドレス入力回路２１０及び制御回路２１１への信号線は簡略化して示してあり、実際には複数の信号線が供給される。
【発明が解決しようとする課題】
【０００６】
コマンドデコーダ２０９は、単純な構成の論理回路であるが、コマンド信号間のスキューを低減するための対策が取られており、コマンドデコーダ２０９に於ける信号遅延が大きいという問題がある。例えば２入力ＮＡＮＤ回路がコマンドデコーダ２０９内部で用いられており、第１の入力信号がＨＩＧＨからＬＯＷに切り替わるのと同時に、第２の入力信号がＬＯＷからＨＩＧＨに切り替わるべきであるとする。このとき例えば、第１の入力信号がＨＩＧＨからＬＯＷに切り替わるタイミングが若干遅れるとすると、一時的に両方の入力がＨＩＧＨになる期間が生じ、誤った信号レベルがＮＡＮＤ回路から出力されてしまう。そこでＮＡＮＤ回路を構成するトランジスタのゲート幅を狭くして、信号の切り替えを緩慢にすることが行われる。これによって、誤った信号レベルが瞬間的に出力に現われることを避けることが出来る。
【０００７】
このような信号間スキュー対策のために、コマンドデコーダ２０９に於ける信号遅延が大きくなると、アドレス入力回路２１０がアドレス信号をラッチするタイミングが遅くなってしまう。アドレス信号がラッチされて確定するまで、データ読み出し動作及びデータ書き込み動作を開始することは出来ないので、コマンドデコーダ２０９に於ける信号遅延は、半導体記憶装置を高速化する際の大きな妨げとなる。
【０００８】
従って本発明の目的は、アドレス信号入力のタイミングを早めた高速な半導体記憶装置を提供することである。また同様の問題が、アドレス信号デコードのタイミング、冗長判定のタイミング、データ信号入力のタイミング、バースト長制御のタイミングに関しても存在する。
【０００９】
従って本発明の更なる目的は、これらのタイミングを早めた高速な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
請求項１の発明の半導体記憶装置は、コマンド入力信号をクロック信号に同期して取り込むバッファ回路と、該バッファ回路の出力信号をデコードしてコマンドデコード信号を出力し、前記コマンド入力信号をデコードする際に該コマンド入力信号のスキューの影響を除去するような第１の動作速度を有するコマンドデコーダと、該コマンド入力信号をデコードしてアドレス取り込み信号を出力し、前記スキューの影響を除去するに必要な動作速度より速い第２の動作速度を有するアドレス取り込み信号生成回路と、該コマンドデコード信号に基づいて内部回路を制御する制御回路と、該アドレス取り込み信号に基づいてアドレス信号を取り込み該内部回路へ転送するアドレス入力回路を含むことを特徴とする。
【００１１】
上記発明に於ては、コマンドデコーダとは別個に、高速なアドレス取り込み信号生成回路を設けるので、従来コマンドデコーダでアドレス信号取り込みを指示していた場合に比較して、アドレス信号取り込みのタイミングを早くすることが出来る。またコマンドデコーダに於てスキュー対策を施すことによって、半導体記憶装置の誤動作を防ぐことが出来る。更にコマンドデコーダに於てスキュー対策を施すと共にアドレス取り込み信号生成回路に於てはスキュー対策にとらわれずに高速な動作速度を実現するので、半導体記憶装置の誤動作を防ぎながらもアドレス入力のタイミングを早めることが出来る。
【００１２】
請求項２の発明に於ては、請求項１記載の半導体記憶装置に於て、前記アドレス取り込み信号生成回路から前記アドレス取り込み信号を受け取りクロック信号と同期させ前記アドレス入力回路に供給する第２の同期用バッファを更に含み、該アドレス取り込み信号生成回路は該コマンド入力信号を該入力バッファから直接に受け取ることを特徴とする。上記発明に於ては、クロック信号と同期をとるタイミングを起点とした場合に、制御回路にコマンドデコード信号が入力されるタイミングよりも、アドレス入力回路にアドレス取り込み信号が入力されるタイミングを早くすることが可能である。
【００１３】
請求項３の発明に於ては、コマンド入力信号をクロック信号に同期して取り込むバッファ回路と、該バッファ回路の出力信号をデコードしてコマンドデコード信号を出力し、前記コマンド入力信号をデコードする際に該コマンド入力信号のスキューの影響を除去するような第１の動作速度を有するコマンドデコーダと、該コマンド入力信号をデコードしてデータ取り込み信号を出力し、前記スキューの影響を除去するに必要な動作速度より速い第２の動作速度を有するデータ取り込み信号生成回路と、該データ取り込み信号に基づいてデータ入力信号を取り込み内部回路へ転送するデータ取り込み回路と、該コマンドデコード信号に基づいて内部回路を制御する制御回路を含むことを特徴とする。上記発明においては、コマンドデコーダとは別個に、高速なデータ取り込み信号生成回路を設けるので、従来コマンドデコーダでデータ信号取り込みを指示していた場合に比較して、データ信号取り込みのタイミングを早くすることが出来る。
【００１４】
請求項４の発明に於ては、前記データ取り込み回路からのデータを前記内部回路に書き 込むデータ書き込み回路を更に含み、前記制御回路は、前記コマンドデコード信号に基づいて該データ書き込み回路を制御することを特徴とする。上記発明においては、データ書き込み回路の制御は制御回路によって実行されるので、コマンドデコーダでスキュー対策を行ってさえいれば誤動作は生じない。したがってデータ取り込み信号生成回路においては、スキューの影響を無視して高速な論理回路を使用することが出来る。
【発明の実施の形態】
【００１５】
以下に、本発明の実施例を添付の図面を参照して説明する。図１は、本発明による半導体記憶装置の構成を示す構成図である。図１の半導体装置１０は、入力バッファ１１−１乃至１１−４、同期用バッファ１２−１乃至１２−５、コマンドデコーダ１３、アドレス取り込み信号生成回路１４、アドレス入力回路１５、制御回路１６、内部回路１７、及びデータ入出力バッファ１８を含む。
【００１６】
コマンド入力信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥが、入力バッファ１１−１乃至１１−４に入力される。入力バッファ１１−１乃至１１−４は、カレントミラー型のバッファであり入力信号を参照基準電圧と比較して、出力にＨＩＧＨレベル或いはＬＯＷレベルを生成する。入力バッファ１１−１乃至１１−４から出力される各コマンド信号は、クロック信号ＣＬＫとの同期を取るための同期用バッファ１２−１乃至１２−４に入力される。また同時に入力バッファ１１−１乃至１１−３からのコマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳは、アドレス取り込み信号生成回路１４に入力される。
【００１７】
同期用バッファ１２−１乃至１２−４に於て、各コマンド信号はクロック信号ＣＬＫと同期が取られ、コマンドデコーダ１３に供給される。コマンドデコータ１３は、入力されるコマンド信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、及び／ＷＥをデコードして、コマンドデコード信号を出力する。制御回路１６は、コマンドデコーダ１３からのコマンドデコード信号に応じて内部回路１７を制御する。
【００１８】
アドレス取り込み信号生成回路１４は、スキュー対策を施していない信号変化の高速な論理回路であり、コマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳが書き込み動作或いは読み出し動作を指定すると、同期用バッファ１２−５にアドレス取り込み信号を供給する。同期用バッファ１２−５は、アドレス取り込み信号生成回路１４からのアドレス取り込み信号を、クロック信号ＣＬＫと同期を取って、アドレス入力回路１５に供給する。アドレス入力回路１５は、同期用バッファ１２−５からのアドレス取り込み信号をトリガーとしてアドレス信号を取り込み、内部回路１７に供給する。
【００１９】
内部回路１７は、メモリセルアレイ、ワードデコーダ、コラムデコーダ、センスアンプ等から構成される。内部回路１７は、制御回路１６の制御の下で、アドレス入力回路１５から供給されるアドレス信号に基づいて、指定されるアドレスに対するアクセスを行う。アクセスされたアドレスと、データ入出力バッファ１８との間でデータの読み書きが行われる。
【００２０】
上述のように本発明に於ては、アドレス入力用のアドレス取り込み信号生成回路１４を、動作制御用のコマンドデコーダ１３とは別個に設け、アドレス取り込み信号生成回路１４によってコマンド信号をデコードしてアドレス取り込み信号を生成した後に、同期用バッファ１２−５で同期をとることが行われる。クロック信号ＣＬＫとの同期をとる段階を起点として考えると、コマンドデコーダ１３の経路ではコマンドデコーダ１３が同期後に遅延要素として働くのに対して、アドレス取り込み信号生成回路１４の経路では同期用バッファ１２−５から直接に、アドレス取り込み信号がアドレス入力回路１５に供給される。従ってクロック信号ＣＬＫの同期タイミングを起点として考えた場合、従来の場合と比較して、アドレス入力回路１５によるアドレス入力のタイミングを早めることが可能になる。
【００２１】
アドレス入力のタイミングを早めることが可能なのは、アドレス取り込み信号生成回路１４に於て高速な論理回路を用いるからである。また同様に、アドレス取り込み信号生成回路１４を同期用バッファ１２−５の前段に設けることが可能なのは、アドレス取り込み信号生成回路１４に於て信号切り替えが高速な論理回路を用いるからである。上記説明では、クロック信号ＣＬＫの同期タイミングを起点としてアドレス入力のタイミングが早いことを説明したが、実際には、アドレス取り込み信号生成回路１４を同期用バッファ１２−５の後段に設けても、アドレス入力のタイミングを早めるという同一の効果が達成される。
【００２２】
アドレス取り込み信号生成回路１４に於ては、スキュー対策が行われていない。従って例えば、読み出し動作或いは書き込み動作が指定されていないのにも関わらず、アドレス取り込み信号生成回路１４が誤ってアドレス取り込み信号を出力する場合等が考えられる。しかしこの場合、アドレス入力回路１５が、誤って意味のないアドレス信号を取り込んで内部回路１７に供給しても、制御回路１６は読み出し動作も書き込み動作も実行しないので何等問題は生じない。つまり内部回路１７の制御は制御回路１６によって実行されるのであるから、コマンドデコーダ１３でスキュー対策を行ってさえいれば誤動作は生じないのであり、アドレス入力のタイミングに関してはスキューの影響を無視して高速な論理回路を使用することが出来る。
【００２３】
図２は、図１のアドレス取り込み信号生成回路１４の一例の回路図である。図２のアドレス取り込み信号生成回路１４は、ゲート幅の十分広いトランジスタを用いたＮＡＮＤ回路２１を含む。ＮＡＮＤ回路２１は、コマンド入力信号／ＣＡＳの反転信号である信号ＣＡＳＺ、コマンド入力信号／ＲＡＳと同論理である信号ＲＡＳＸ、コマンド入力信号／ＣＳの反転信号であるＣＳＺを、図１の入力バッファ１１−１乃至１１−３から受け取る。信号ＣＡＳＺ、ＲＡＳＸ、及びＣＳＺが共にＨＩＧＨになると、ＮＡＮＤ回路２１はアドレス取り込みアドレス取り込み信号Ｓ１をＬＯＷにする。
【００２４】
図３は、図１の同期用バッファ１２−５の一例の回路図である。なお図１の同期用バッファ１２−１乃至１２−４は同期用バッファ１２−５と同一の構成である。図３の同期用バッファ１２−５は、クロック同期回路３１、ラッチ回路３２、ラッチリセット回路３３を含む。
【００２５】
クロック同期回路３１は、ＰＭＯＳトランジスタ４０乃至４６、ＮＭＯＳトランジスタ４７乃至５７、及びインバータ５８乃至６０を含む。ラッチ回路３２は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、及びインバータ６３及び６４を含む。ラッチリセット回路３３は、ＰＭＯＳトランジスタ７１乃至７３、ＮＭＯＳトランジスタ７４乃至７５、容量７６、インバータ７７乃至８４、及びＮＡＮＤ回路８５を含む。
【００２６】
クロック同期回路３１は、クロック信号ＣＬＫとアドレス取り込み信号生成回路１４からのアドレス取り込み信号Ｓ１とを受け取り、アドレス取り込み信号Ｓ１がＬＯＷの時にクロック信号ＣＬＫに同期して、出力信号Ｓ２及びＳ３をＬＯＷ及びＨＩＧＨにする。ラッチ回路３２に於て、インバータ６３及び６４からなるラッチが、クロック同期回路３１からの信号Ｓ２及びＳ３をラッチして、出力信号Ｓ４としてＨＩＧＨを出力する。このようにして、同期用バッファ１２−５からアドレス取り込み信号Ｓ４が出力される。
【００２７】
ラッチリセット回路３３は、信号Ｓ４がＨＩＧＨになると、インバータ７７乃至８３と容量７６から構成される遅延素子列によって決定される遅延時間後に、信号Ｓ５及びＳ６をＬＯＷ及びＨＩＧＨにする。クロック同期回路３１に於ては、この時点で既に、ＮＭＯＳトランジスタ５６及びＰＭＯＳトランジスタ４６がオフされて、クロック信号ＣＬＫが遮断されている。ラッチ回路３２に於ては、ラッチリセット回路３３からの信号Ｓ５及びＳ６によって、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２が導通され、インバータ６３及び６４からなるラッチは信号Ｓ４としてＬＯＷをラッチする。
【００２８】
即ち図３の同期用バッファ１２−５は、図２のアドレス取り込み信号生成回路１４からのアドレス取り込み信号Ｓ１がＬＯＷになると、クロック信号ＣＬＫに同期して出力であるアドレス取り込み信号Ｓ４をＨＩＧＨにし、所定の時間が経過した後に出力であるアドレス取り込み信号Ｓ４をＬＯＷに戻すことになる。図４は、図１のコマンドデコーダ１３の一例の回路図である。図４のコマンドデコーダ１３は、ＮＡＮＤ回路９１乃至１００と、インバータ１０１乃至１１０を含む。各ＮＡＮＤ回路とインバータとの対はＡＮＤ回路を形成し、入力信号が適当な組み合わせでＨＩＧＨになる時にのみＨＩＧＨ出力を生成する。
【００２９】
ＮＡＮＤ回路９１乃至１００とインバータ１０１乃至１１０とは、ゲート幅の比較的狭いトランジスタから形成され、入力信号間のスキュー即ちタイミングのずれによって瞬間的に誤った出力が現われないように対処されている。コマンドデコーダ１３への入力信号は、コマンド入力信号が入力バッファ１１−１乃至１１−４でバッファされた後、更に同期用バッファ１２−１乃至１２−４で同期が取られた信号である。例えば、信号ＲＡＳＣＸ及びＲＡＳＣＺは各々、コマンド入力信号／ＲＡＳと同論理の信号及び反転論理の信号である。同様に他のコマンド信号についても、信号名がＸで終わる信号はコマンド入力信号と同論理の信号であり、信号名がＺで終わる信号はコマンド入力信号と反転論理の信号である。
【００３０】
図４のコマンドデコーダ１３に於て、例えば、Ｃ１は読み出し動作の場合のみＨＩＧＨになる信号であり、Ｃ９は書き込み動作の場合のみＨＩＧＨになる信号である。これらの信号Ｃ１乃至Ｃ１０が、図１の制御回路１６に供給されることによって、制御回路１６は、内部回路１７を制御して指定された動作を実行させる。
【００３１】
なお図１の半導体装置に於て、入力バッファ１１−１乃至１１−４、アドレス入力回路１５、制御回路１６、内部回路１７、及びデータ入出力バッファ１８は従来技術の構成と同様であるので詳細な説明は省略する。図５は、本発明による半導体記憶装置の第２の実施例を示す構成図である。図５は、図１の半導体記憶装置においてアドレス信号に対するデコード処理の位置を示す。図５において、図１と同一の要素は同一の番号で参照し、その説明は省略する。
【００３２】
図５の半導体記憶装置１０Ａは、図１の半導体記憶装置に加えて、入力バッファ１１−５、同期用バッファ１２−６、及びアドレスデコーダ１２０を含む。入力バッファ１１−５は、カレントミラー型のバッファであり、アドレス入力信号を参照基準電圧と比較して、出力にＨＩＧＨレベル或いはＬＯＷレベルを生成する。入力バッファ１１−５から出力されるアドレス信号は、クロック信号ＣＬＫとの同期を取るための同期用バッファ１２−６に入力される。同期用バッファ１２−６に於て、アドレス信号はクロック信号ＣＬＫと同期が取られ、アドレスデコーダ１２０に供給される。
【００３３】
アドレスデコーダ１２０は、デコードしたアドレス信号をアドレス入力回路１５に供給する。アドレス入力回路１５は、図１を参照して説明したように、高速な論理回路で構成されるアドレス取り込み信号生成回路１４が生成したアドレス取り込み信号に基づいて、デコード後のアドレス信号を取り込む。図１６は、図５の本発明による構成との比較として、アドレス信号に対するデコーダ処理の位置を示す従来の構成図である。
【００３４】
図１６の従来の構成では、アドレスデコーダ２１４は、アドレス入力回路２１０より後段に設けられる。即ち、入力バッファ２１２及び同期用バッファ２１３を介して入力されたアドレス信号を、アドレス入力回路２１０で取り込む。その後アドレス入力回路２１０から出力されるアドレス信号を、アドレスデコーダ２１４によってデコードしている。従って、アドレス入力回路２１０でアドレスを取り込んだ後に、更にアドレスデコーダ２１４でデコード処理をする分の時間だけ、内部回路１７にアドレスデータを供給するのが遅れてしまう。
【００３５】
図５の構成では、アドレスデコーダ１２０をアドレス入力回路１５より前段に設けた為に、アドレスデコーダ１２０でのデコード処理にかかる時間を無視することが可能となる。即ち、アドレス入力回路１５から出力されるアドレスデータを、何らの遅延要素を介することなく、直ちに内部回路１７に供給することが出来る。これによって書き込み動作や読み込み動作等を、より速いタイミングで実行することが可能になり、半導体記憶装置を高速化することが出来る。
【００３６】
なお入力バッファ１１−５、同期用バッファ１２−６、及びアドレスデコーダ１２０の構成は、従来技術の入力バッファ２１２、同期用バッファ２１３、及びアドレスデコーダ２１４と同一の構成であるので、その説明は省略する。なお図５の構成のようにアドレスデコーダをアドレス入力回路の前段に設けることは、この技術単独で用いることも可能である。
【００３７】
図６は、本発明による半導体記憶装置の第３の実施例を示す構成図である。図６は、アドレスデコーダをアドレス入力回路の前段に設ける技術を単独で採用した構成を示す。図６において、図１５及び図１と同一の要素は同一の番号で参照し、その説明は省略する。図６においては、図１に示されるアドレス取り込み信号生成回路１４は設けられず、アドレス入力回路２１０がアドレス信号を取り込むタイミングは、図１５或いは図１６に示される従来技術のものと同様である。但し前述のように図１６の従来の構成では、アドレスデコーダ２１４はアドレス入力回路２１０の後段に設けられていたが、図６の構成においては、アドレスデコーダ１２０はアドレス入力回路２１０の前段に設けられる。
【００３８】
このような構成にすることで、アドレスデコーダ１２０でのデコード処理にかかる時間を無視することが可能となる。即ち、アドレス入力回路２１０から出力されるアドレスデータを、何らの遅延要素を介することなく、直ちに内部回路１７に供給することが出来る。これによって書き込み動作や読み込み動作等を、図１６の構成よりも速いタイミングで実行することが可能になり、半導体記憶装置を高速化することが出来る。
【００３９】
図１７は、アドレスデコードに関する部分を更に詳細に示す従来の構成図である。図１７において、図１６と同一の構成要素は同一の番号で参照され、その説明は省略される。図１７の半導体記憶装置においては、冗長判定ユニット２１５が設けられており、アドレス信号デコード時に冗長判定を行う構成となっている。一般に半導体記憶装置においては、欠陥メモリセルに対する代替セルとして、冗長メモリセルが設けられる。あるメモリセルに欠陥がある場合、フューズ切断による結線論理操作によって、その欠陥メモリセルに対してアクセスすると、代替セルである冗長メモリセルがアクセスされるように処理される。
【００４０】
図３において、アドレス入力回路２１０が取り込んだアドレス信号は、冗長判定ユニット２１５及びプリデコーダ２１６の両方に供給される。冗長判定ユニット２１５は、論理演算によって、供給されたアドレスが冗長メモリセルに置き換えるべきアドレスである場合には、冗長判定信号Ｃｏｍｘをアクティブにする。即ち冗長判定信号Ｃｏｍｘは、冗長メモリセルをアクセスする場合にはアクティブになり、通常のメモリセルをアクセスする場合にはイナクティブになる。この冗長判定信号Ｃｏｍｘは、プリデコーダ２１６に供給される。
【００４１】
プリデコーダ２１６は、アドレス信号と冗長判定信号Ｃｏｍｘとに加えて、更に制御回路２１１からアドレス制御信号Ｃｄｅｐｚを受け取る。アドレス制御信号Ｃｄｅｐｚはパルス信号であり、パルスのタイミングによって、プリデコーダ２１６からアドレス信号を出力するタイミングを指定する。冗長判定信号Ｃｏｍｘがイナクティブの場合、即ち冗長メモリセルではなく通常のメモリセルをアクセスする場合、プリデコーダ２１６は、供給されたアドレス信号をプリデコードして、アドレス制御信号Ｃｄｅｐｚが示すタイミングで、アドレスデコーダ２１４に供給する。冗長判定信号Ｃｏｍｘがアクティブの場合、即ち冗長メモリセルをアクセスする場合、プリデコーダ２１６は、冗長アドレスを、アドレス制御信号Ｃｄｅｐｚが示すタイミングで、アドレスデコーダ２１４に供給する。
【００４２】
図１７の従来の構成では、冗長判定ユニット２１５が冗長判定信号Ｃｏｍｘを生成してから、アドレス制御信号Ｃｄｅｐｚが示すタイミングで、プリデコーダ２１６から通常アドレス或いは冗長アドレスを出力する。したがって、アドレス制御信号Ｃｄｅｐｚが示すタイミングは、冗長判定信号Ｃｏｍｘが生成されるタイミングよりも遅い必要がある。更に、アドレス制御信号Ｃｄｅｐｚが示すタイミングと冗長判定信号Ｃｏｍｘの生成タイミングとの間には、冗長判定信号Ｃｏｍｘが確定するのを待つ為に、所定のタイミングマージンが設けられる必要がある。
【００４３】
従って、アドレス入力回路２１０でアドレス信号を取り込んだ後、冗長判定ユニット２１５が冗長判定信号Ｃｏｍｘを生成するのを待ってから、通常アドレス或いは冗長アドレスをアドレスデコーダ２１４に供給する構成となっている。従って、冗長判定信号の生成を待つ待ち時間が、半導体記憶装置の高速化をはかる妨げとなる。
【００４４】
図７は、本発明による半導体記憶装置の第４の実施例を示す構成図である。図７において、図１７と同一の要素は同一の符号で参照され、その説明は省略する。図７の半導体記憶装置１０Ｃにおいては、入力バッファ１１−５及び同期用バッファ１２−６を介して入力されるアドレス信号は、冗長判定ユニット１２１及びアドレス入力回路２１０に供給される。冗長判定ユニット１２１は、論理演算によって、供給されたアドレスが冗長メモリセルに置き換えるべきアドレスである場合には、冗長判定信号Ｃｏｍｘをアクティブにする。冗長判定信号Ｃｏｍｘは、プリデコーダ２１６に供給される。アドレス入力回路２１０、冗長判定ユニット１２１、及びプリデコーダ２１６は、図１７のアドレス入力回路２１０、冗長判定ユニット２１５、及びプリデコーダ２１６と同一の構成である。
【００４５】
図７の構成においては、アドレス信号の冗長判定を、アドレス入力回路２１０の前段のタイミングで行う。これによって、信号遅延の大きいコマンドデコーダ２０９にトリガーされるアドレス入力回路２１０がアドレス信号を取り込む時間を利用して、アドレス信号の冗長判定を完了することが出来る。従って、アドレス入力回路２１０からアドレス信号がプリデコーダ２１６に供給される時には、冗長判定信号Ｃｏｍｘが既に確定している為、プリデコーダ２１６から直ちに通常アドレス或いは冗長アドレスを出力することが可能となる。即ち、冗長判定信号Ｃｏｍｘのタイミングが早まるので、アドレス制御信号Ｃｄｅｐｚのタイミングを早く設定することが可能になり、通常アドレス或いは冗長アドレスを出力するタイミングを早めることが出来る。
【００４６】
図１８は、データ取り込みに関する部分を示す従来の構成図である。図１８において、図１５と同一の構成要素は同一の番号で参照され、その説明は省略される。図１８の半導体記憶装置においては、入力バッファ２２１及び同期用バッファ２２２を介して入力されたデータ信号は、制御回路２２０によってトリガーされるデータ取り込み回路２２３に取り込まれる。取り込まれたデータ信号は、データ書き込み回路２２４に供給される。データ書き込み回路２２４は、制御回路から供給される制御信号に基づいて、供給されたデータを内部回路に書き込む。
【００４７】
図１８の構成では、データ書き込み回路２２４によるデータ書き込みは、データ取り込み回路２２３によるデータ取り込みが終了するまで、動作開始を待つ必要がある。従ってこの待ち時間が、半導体記憶装置の高速化の妨げとなる。図８は、本発明による半導体記憶装置の第５の実施例を示す構成図である。図８において、図１８或いは図１と同一の要素は同一の符号で参照され、その説明は省略する。
【００４８】
図８の半導体記憶装置１０Ｄにおいては、図１の半導体記憶装置１０のアドレス取り込み信号生成回路１４と同様に、データ信号を取り込む信号を生成するデータ取り込み信号生成回路１３０が、コマンドデコーダ１３とは独立して設けられる。データ取り込み信号生成回路１３０の生成するデータ取り込み信号は、同期用バッファ１２−８を介して、データ取り込み回路２２３に供給される。データ取り込み回路２２３は、入力バッファ１１−６及び同期用バッファ１２−７を介して受け取るデータ信号を、データ取り込み信号のタイミングで取り込む。
【００４９】
データ取り込み信号生成回路１３０においては、スキュー対策が行われていない。従って例えば、書き込み動作が指定されていないのにも関わらず、データ取り込み信号生成回路１３０が誤ってデータ取り込み信号を出力する場合等が考えられる。しかしこの場合、データ取り込み回路２２３が、誤って意味のないデータ信号を取り込んでデータ書き込み回路２２４に供給しても、制御回路１３１は書き込み動作を指示しないので何等問題は生じない。つまりデータ書き込み回路２２４の制御は制御回路１３１によって実行されるのであるから、コマンドデコーダ１３でスキュー対策を行ってさえいれば誤動作は生じないのであり、データ取り込みのタイミングに関しては、スキューの影響を無視して高速な論理回路を使用することが出来る。
【００５０】
図９は、本発明による半導記憶体装置の第６の実施例を示す構成図である。図９において、図１、図５、及び図８と同一の構成要素は同一の番号で参照され、その説明は省略する。図９の半導体記憶装置１０Ｅは、バースト長を制御する機構を備える。図１のアドレス取り込み信号生成回路１４及びアドレス入力回路１５の代わりに、バースト長を制御する機構を備えたアドレス取り込み信号生成回路１４Ａとアドレス入力回路１５Ａが設けられる。また図９の半導体記憶装置１０Ｅには、図８に示されるデータ取り込み系が、参考として示される。図９において、アドレス制御回路１６は図１の制御回路１６と、またライト制御回路１３１は図８の制御回路１３１と同一である。図９の半導体記憶装置１０Ｅは更に、アドレスカウンタ１４０を含む。
【００５１】
図１０は、アドレス取り込み信号生成回路１４Ａの回路構成を示す回路図である。アドレス取り込み信号生成回路１４Ａは、インバータ１４１乃至１４５、同期用バッファ１４６及び１４７、ＮＡＮＤ回路１４８及び１４９、及びＮＯＲ回路１５０を含む。アドレス取り込み信号生成回路１４Ａは、コマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳと、チップアクティブ信号ＣＳＥＸを受け取る。チップアクティブ信号ＣＳＥＸは、アクティブコマンドの設定にともない活性化される信号であり、従来技術においても用いられる信号である。
【００５２】
図１１は、図９及び図１０に示される構成の動作を説明するためのタイミング図である。図９、図１０、及び図１１を用いて、バースト長制御動作について以下に説明する。図１１に示されるように、コマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳが各々、ＬＯＷ、ＨＩＧＨ、ＬＯＷになると、チップアクティブ信号ＣＳＥＸがＬＯＷになる（活性化される）。またコマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳが各々、ＨＩＧＨ、ＬＯＷ、ＬＯＷになると、リード・ライトコマンドが設定されて、図１０の同期用バッファ１４６には、バースト開始信号が供給される。同期用バッファ１４６は、クロック信号ＣＬＫと同期をとって、バースト開始信号を出力する。これによりアドレス取り込み信号生成回路１４Ａ、バースト開始アドレスを取り込む信号であるバースト開始アドレス取り込み信号ＥＸＴＡＰＺを生成する。また更に、図１１に示されるように、内部発生されたアドレスを取り込む信号である内部発生アドレス取り込み信号ＩＮＴＰＺを生成する。
【００５３】
図９に示されるように、バースト開始アドレス取り込み信号ＥＸＴＡＰＺと内部発生アドレス取り込み信号ＩＮＴＰＺとは、アドレス入力回路１５Ａに入力される。アドレス入力回路１５Ａは、バースト開始アドレス取り込み信号ＥＸＴＡＰＺによって、外部から入力バッファ１１−５及び同期バッファ１２−６を介して入力されるアドレス信号を、バースト開始アドレスとして取り込む。
【００５４】
アドレスカウンタ１４０は、アドレス入力回路１５Ａが取り込んだバースト開始アドレスを受け取り、これに続く連続したアドレスを順次生成する。これらの連続したアドレスは、内部アドレスとしてアドレス入力回路１５Ａに供給される。アドレス入力回路１５Ａは、内部発生アドレス取り込み信号ＩＮＴＰＺによって、アドレスカウンタ１４０が順次生成した内部アドレスを取り込む。
【００５５】
図１１に示されるように、バースト長が例えば４に設定されている場合、アドレスカウンタ１４０は、バースト開始アドレスから数えて４番目のアドレス以降に関しては内部発生アドレス取り込み信号ＩＮＴＰＺが生成されないように、アドレス取り込み信号生成回路に供給する信号ＥＮＤＺをＬＯＷにする。これによって、図１０に示されるＮＡＮＤゲート１４９が閉じられて、図１１に示されるように、内部発生アドレス取り込み信号ＩＮＴＰＺは４番目のパルスで終了する。なお内部発生アドレス取り込み信号ＩＮＴＰＺは、バースト開始アドレスに対してはパルスを発生しないように制御される。
【００５６】
このようにして、設定されたバースト長に対応して、連続したアドレスをアドレス入力回路１５Ａから内部回路１７に順次供給することが出来る。なお図１０において、インバータ１４４及び１４５、ＮＡＮＤ回路１４９、及びＮＯＲ回路１５０が、バースト長制御回路１５１を構成する。このバースト長制御回路１５１によって、内部発生アドレス取り込み信号ＩＮＴＰＺのパルス数即ちバースト長を制御している。なおインバータ１４４及び１４５は、バースト開始アドレス取り込み信号ＥＸＴＡＰＺのタイミングを、内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングと合わせる為に設けられている。
【００５７】
上述のバースト長制御機構そのものは、従来技術で用いられているものと同一である。従来技術においては、図１５に示される構成と同様に、図１０のアドレス取り込み信号生成回路１４Ａがコマンドデコーダ１３に含まれる形で設けられており、遅延の大きなコマンドデコーダが、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺを出力していた。図１０に示されるアドレス入力回路１５Ａ及びアドレスカウンタ１４０の構成は、従来技術で用いられる回路と同一である。アドレス入力回路１５Ａ及びアドレスカウンタ１４０の回路構成は、当該分野の通常の技術範囲内であるので説明を省略する。
【００５８】
図１２は、本発明による半導体記憶装置の第７の実施例を示す構成図である。図１２において、図９と同一の構成要素は同一の番号で参照され、その説明は省略する。図１２の半導体装置においては、図９のアドレス取り込み信号生成回路１４Ａの代わりに、アドレス取り込み信号生成回路１４Ｂが設けられる。図１３は、アドレス取り込み信号生成回路１４Ｂの回路構成を示す回路図である。アドレス取り込み信号生成回路１４Ｂは、インバータ１６１乃至１６５、ＮＡＮＤ回路１６６及び１６７、及び同期用バッファ１６８及び１６９を含む。
【００５９】
図１３のアドレス取り込み信号生成回路１４Ｂは、コマンド信号／ＲＡＳ、／ＣＡＳ、及び／ＣＳを受け取ると共に、信号ＥＮＤＺとチップアクティブ信号ＣＳＥＸを受け取る。これらの入力信号に対して、アドレス取り込み信号生成回路１４Ｂは、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺを出力する。図１３のアドレス取り込み信号生成回路１４Ｂの動作は、図１０のアドレス取り込み信号生成回路１４Ａの動作と基本的に同一であり、出力信号のタイミングが早くなっていることだけが異なる。
【００６０】
図１４は、図１２及び図１３に示される構成の動作を説明するためのタイミング図である。図１４に示される信号タイミングは、図１１と比較して、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ、信号ＥＮＤＰＺ、及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングが早くなっている。図１４に示されるこれらの信号に対して、図１１に示されるタイミングが、比較の為に点線で示される。図１４に示されるように、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ、信号ＥＮＤＰＺ、及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングが、時間Ｔだけ早くなっていることが分かる。
【００６１】
図１３において、インバータ１６４及び１６５とＮＡＮＤ回路１６７とがバースト長制御回路１７０を構成する。このバースト長制御回路１７０によって、図１４に示されるように例えばバースト長が４の場合には、バースト開始アドレスに対する第１のパルスを除いて、第２から第４のパルスを内部発生アドレス取り込み信号ＩＮＴＰＺとして発生することが出来る。
【００６２】
図１０の構成と比較すると、図１０においてはバースト長制御回路１５１が、クロック同期をとるための同期用バッファ１４６及び１４７の後段に設けられているが、図１３においてはバースト長制御回路１７０が、クロック同期をとる為の同期用バッファ１７０の前段に設けられている。したがって図１３の構成においては、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングを、早くすることが出来る。これによってクロック同期をとってからバーストアドレスを取り込むまでの時間を短縮して、半導体記憶装置の速度を向上させることが出来る。
【００６３】
図１２において、アドレス取り込み信号生成回路１４Ｂがコマンドデコーダ１３の内部に含まれて、遅延の比較的大きな論理回路で構成されている場合にも、図１３の構成を適用できることは言うまでもない。この場合、アドレス取り込み信号生成回路１４Ｂをコマンドデコーダ１３より高速な論理回路で構成する場合と比較して、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングは遅れる。しかしながら図１０の構成と比較すれば、バースト長制御回路が同期用バッファの前段に設けられた分、バースト開始アドレス取り込み信号ＥＸＴＡＰＺ及び内部発生アドレス取り込み信号ＩＮＴＰＺのタイミングを早くすることが出来る。
【００６４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で変形・変更が可能なものである。
【発明の効果】
【００６５】
請求項１の発明に於ては、コマンドデコーダとは別個に、高速なアドレス取り込み信号生成回路を設けるので、従来コマンドデコーダでアドレス信号取り込みを指示していた場合に比較して、アドレス信号取り込みのタイミングを早くすることが出来る。またコマンドデコーダに於てスキュー対策を施すことによって、半導体記憶装置の誤動作を防ぐこと が出来る。更にコマンドデコーダに於てスキュー対策を施すと共にアドレス取り込み信号生成回路に於てはスキュー対策にとらわれずに高速な動作速度を実現するので、半導体記憶装置の誤動作を防ぎながらもアドレス入力のタイミングを早めることが出来る。
【００６６】
請求項２の発明に於ては、クロック信号と同期をとるタイミングを起点とした場合に、制御回路にコマンドデコード信号が入力されるタイミングよりも、アドレス入力回路にアドレス取り込み信号が入力されるタイミングを早くすることが可能である。
【００６７】
請求項３の発明においては、コマンドデコーダとは別個に、高速なデータ取り込み信号生成回路を設けるので、従来コマンドデコーダでデータ信号取り込みを指示していた場合に比較して、データ信号取り込みのタイミングを早くすることが出来る。
【００６８】
請求項４の発明においては、データ書き込み回路の制御は制御回路によって実行されるので、コマンドデコーダでスキュー対策を行ってさえいれば誤動作は生じない。したがってデータ取り込み信号生成回路においては、スキューの影響を無視して高速な論理回路を使用することが出来る。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の構成を示す構成図である。
【図２】図１のアドレス取り込み信号生成回路の一例の回路図である。
【図３】図１の同期用バッファの一例の回路図である。
【図４】図１のコマンドデコーダの一例の回路図である。
【図５】本発明による半導体記憶装置の第２の実施例を示す構成図である。
【図６】本発明による半導体記憶装置の第３の実施例を示す構成図である。
【図７】本発明による半導体記憶装置の第４の実施例を示す構成図である。
【図８】本発明による半導体記憶装置の第５の実施例を示す構成図である。
【図９】本発明による半導体記憶装置の第６の実施例を示す構成図である。
【図１０】図１０のアドレス取り込み信号生成回路の回路構成を示す回路図である。
【図１１】図９及び図１０に示される構成の動作を説明するタイミング図である。
【図１２】本発明による半導体記憶装置の第７の実施例を示す構成図である。
【図１３】図１２のアドレス取り込み信号生成回路の回路構成を示す回路図である。
【図１４】図１２及び図１３に示される構成の動作を説明するためのタイミング図である。
【図１５】従来の半導体記憶装置に於てコマンド入力及びアドレス入力部分の構成を示す図である。
【図１６】アドレス信号に対するデコーダ処理の位置を示す従来の構成図である。
【図１７】アドレスデコードに関する部分を詳細に示す従来の構成図である。
【図１８】データ取り込みに関する部分を示す従来の構成図である。
【符号の説明】
１０ 半導体記憶装置
１１−１、１１−２、１１−３、１１−４ 入力バッファ
１２−１、１２−２、１２−３、１２−４、１２−５ 同期用バッファ
１３ コマンドデコーダ
１４ アドレス取り込み信号生成回路
１５ アドレス入力回路
１６ 制御回路
１７ 内部回路
１８ データ入出力バッファ
３１ クロック同期回路
３２ ラッチ回路
３３ ラッチリセット回路
２０１、２０２、２０３、２０４ 入力バッファ
２０５、２０６、２０７、２０８ 同期用バッファ
２０９ コマンドデコーダ
２１０ アドレス入力回路
２１１ 制御回路
Claims (4)
- コマンド入力信号をクロック信号に同期して取り込むバッファ回路と、
該バッファ回路の出力信号をデコードしてコマンドデコード信号を出力し、前記コマンド入力信号をデコードする際に該コマンド入力信号のスキューの影響を除去するような第１の動作速度を有するコマンドデコーダと、
該コマンド入力信号をデコードしてアドレス取り込み信号を出力し、前記スキューの影響を除去するに必要な動作速度より速い第２の動作速度を有するアドレス取り込み信号生成回路と、
該コマンドデコード信号に基づいて内部回路を制御する制御回路と、
該アドレス取り込み信号に基づいてアドレス信号を取り込み該内部回路へ転送するアドレス入力回路
を含むことを特徴とする半導体記憶装置。 - 前記アドレス取り込み信号生成回路から前記アドレス取り込み信号を受け取りクロック信号と同期させ前記アドレス入力回路に供給する第２の同期用バッファを更に含み、該アドレス取り込み信号生成回路は該コマンド入力信号を該入力バッファから直接に受け取ることを特徴とする請求項１記載の半導体記憶装置。
- コマンド入力信号をクロック信号に同期して取り込むバッファ回路と、
該バッファ回路の出力信号をデコードしてコマンドデコード信号を出力し、前記コマンド入力信号をデコードする際に該コマンド入力信号のスキューの影響を除去するような第１の動作速度を有するコマンドデコーダと、
該コマンド入力信号をデコードしてデータ取り込み信号を出力し、前記スキューの影響を除去するに必要な動作速度より速い第２の動作速度を有するデータ取り込み信号生成回路と、
該データ取り込み信号に基づいてデータ入力信号を取り込み内部回路へ転送するデータ取り込み回路と、
該コマンドデコード信号に基づいて内部回路を制御する制御回路
を含むことを特徴とする半導体記憶装置。 - 前記データ取り込み回路からのデータを前記内部回路に書き込むデータ書き込み回路を更に含み、前記制御回路は、前記コマンドデコード信号に基づいて該データ書き込み回路を制御することを特徴とする請求項３記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07795298A JP3723340B2 (ja) | 1997-06-26 | 1998-03-25 | 半導体記憶装置 |
| KR1019980024043A KR100278903B1 (ko) | 1997-06-26 | 1998-06-25 | 래치 동작의 앞당겨진 타이밍에 의해 고속 동작을 달성하는반도체 기억 장치 |
| US09/104,374 US6330682B1 (en) | 1997-06-26 | 1998-06-25 | Semiconductor memory device achieving faster operation based on earlier timings of latch operations |
| TW087110285A TW396593B (en) | 1997-06-26 | 1998-06-25 | Semiconductor memory device achieving faster operation based on earlier timiings of latch operations |
| US09/875,127 US6567923B2 (en) | 1997-06-26 | 2001-07-30 | Semiconductor memory device achieving faster operation based on earlier timings of latch operations |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17007097 | 1997-06-26 | ||
| JP9-170070 | 1997-06-26 | ||
| JP07795298A JP3723340B2 (ja) | 1997-06-26 | 1998-03-25 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004303255A Division JP4139374B2 (ja) | 1997-06-26 | 2004-10-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173774A JPH1173774A (ja) | 1999-03-16 |
| JP3723340B2 true JP3723340B2 (ja) | 2005-12-07 |
Family
ID=26419010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07795298A Expired - Fee Related JP3723340B2 (ja) | 1997-06-26 | 1998-03-25 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6330682B1 (ja) |
| JP (1) | JP3723340B2 (ja) |
| KR (1) | KR100278903B1 (ja) |
| TW (1) | TW396593B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259398A (ja) * | 2004-11-18 | 2009-11-05 | Mentor Graphics Corp | プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030084390A1 (en) * | 2001-10-26 | 2003-05-01 | Mentor Graphics Corporation | At-speed test using on-chip controller |
| KR100489352B1 (ko) * | 2002-04-27 | 2005-05-16 | 주식회사 하이닉스반도체 | 동기식 메모리 장치 |
| JP4383028B2 (ja) * | 2002-08-15 | 2009-12-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
| JP2005352936A (ja) * | 2004-06-14 | 2005-12-22 | Matsushita Electric Ind Co Ltd | スレーブデバイス |
| TW200717246A (en) * | 2005-06-24 | 2007-05-01 | Koninkl Philips Electronics Nv | Self-synchronizing data streaming between address-based producer and consumer circuits |
| JP4751178B2 (ja) * | 2005-10-27 | 2011-08-17 | エルピーダメモリ株式会社 | 同期型半導体装置 |
| KR100660892B1 (ko) | 2005-11-21 | 2006-12-26 | 삼성전자주식회사 | 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법 |
| KR100656446B1 (ko) * | 2005-11-29 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 입력 회로 |
| KR100884604B1 (ko) * | 2007-09-04 | 2009-02-19 | 주식회사 하이닉스반도체 | 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법 |
| KR101816529B1 (ko) * | 2011-01-19 | 2018-01-09 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 시스템 |
| JP5418528B2 (ja) * | 2011-03-25 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体メモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6279116B1 (en) * | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
| CA2118662C (en) * | 1993-03-22 | 1999-07-13 | Paul A. Santeler | Memory controller having all dram address and control signals provided synchronously from a single device |
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
| US5655105A (en) * | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
| US5625790A (en) * | 1995-09-14 | 1997-04-29 | Micron Technology, Inc. | Method and apparatus for reducing the access time of a memory device by decoding a row address during a precharge period of the memory device |
| US6172935B1 (en) * | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
-
1998
- 1998-03-25 JP JP07795298A patent/JP3723340B2/ja not_active Expired - Fee Related
- 1998-06-25 KR KR1019980024043A patent/KR100278903B1/ko not_active IP Right Cessation
- 1998-06-25 US US09/104,374 patent/US6330682B1/en not_active Expired - Lifetime
- 1998-06-25 TW TW087110285A patent/TW396593B/zh not_active IP Right Cessation
-
2001
- 2001-07-30 US US09/875,127 patent/US6567923B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259398A (ja) * | 2004-11-18 | 2009-11-05 | Mentor Graphics Corp | プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1173774A (ja) | 1999-03-16 |
| TW396593B (en) | 2000-07-01 |
| KR100278903B1 (ko) | 2001-01-15 |
| KR19990007322A (ko) | 1999-01-25 |
| US6567923B2 (en) | 2003-05-20 |
| US6330682B1 (en) | 2001-12-11 |
| US20020026599A1 (en) | 2002-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041018 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050913 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050915 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 4 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |