JP2000235792A - 半導体記憶装置のバースト制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 バースト動作モードを有する半導体記憶装置
において、データ入出力動作を遅くすることなく、バー
スト動作を安定的に停止できるようにする。 【解決手段】 バースト開始クロックＳ５によりセット
されバースト中止クロックＳ６によりリセットされるラ
ッチ回路７と、コマンドデコード部１から出力されるバ
ースト開始／バースト中止コマンドの検出信号Ｓ１，Ｓ
２、およびラッチ回路７から出力されインバータ８で反
転されたフラグ信号Ｓ９を用いてバースト中クロックＳ
７の発生を制御するナンドゲート６とを設け、外部クロ
ックの立ち上がりより所定時間だけ先に入力されるコマ
ンドの特性を利用して、次の外部クロック信号の入力時
に半導体記憶装置がどのような状態となるべきかを予め
決定することができるようにして、遅延回路を特に設け
ることなく、バースト中止コマンドの入力後に直ちにバ
ースト動作を停止させることができるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置のバ
ースト制御回路に関し、特に、バースト動作モードを有
するＳＤＲＡＭ（シンクロナス・ダイナミックＲＡＭ）
で使用されるバースト制御信号の生成技術に関するもの
である。

【０００２】

【従来の技術】近年、マイクロプロセッサ（ＭＰＵ）の
動作周波数の向上に対応するために、主記憶装置として
用いられるＤＲＡＭのアクセスの高速化が要求されてい
る。そして、この要求に応えるために、外部クロックに
同期して高速にデータを入出力できるように構成された
同期型のＤＲＡＭ（シンクロナス・ダイナミックＲＡＭ
＝ＳＤＲＡＭ）が提案されている。

【０００３】一般に、このＳＤＲＡＭは、バースト状態
で動作するモードを有している。バースト動作とは、外
部クロックに同期して一連のデータを連続的に入出力す
る動作のことを言う。このバースト動作では、データの
読み出し／書き込み時に連続的に読み出すデータの長さ
を、例えば１バイト、２バイト、４バイト、……のよう
な長さに設定可能にするバースト長設定機能と、データ
の読み出し時にリードコマンドを入れてから何番目のク
ロックでデータを読み出すのかを設定可能にするＣＡＳ
レーテンシ機能とを有している。

【０００４】図３は、バースト長が４バイト（ＢＬ＝
４）、ＣＡＳレーテンシが１クロック目（ＣＬ＝１）に
設定された場合のバースト動作の様子を示した図であ
る。すなわち、図３において、バーストモードでのデー
タ読み出し時には、リードコマンド（Ｒｅａｄ）の入力
から略１クロック分遅れてデータ１〜４の４バイトのデ
ータが順次読み出され、データ書き込み時には、ライト
コマンド（Ｗｒｉｔｅ）の入力からデータ１〜４の４バ
イトのデータが順次書き込まれる様子が示されている。

【０００５】このようなバースト動作モードでは、上述
のリードコマンドやライトコマンドの他に、バーストス
トップやプリチャージ等のバースト動作を停止させるた
めのコマンド（以下、バースト中止コマンドと称する）
も有する。バースト中止コマンドが入力されると、バー
スト動作が完全に終了していない途中の状態でも、バー
スト動作が停止される。図３には、最後の４バイト目の
データ読み出し／書き込みがキャンセルされた様子が示
されている。

【０００６】従来、以上のようなバースト動作モードを
実現するための回路は、例えば次の図４のように構成さ
れていた。図４において、コマンドパルス発生回路４１
は、入力されたコマンドに応じてバースト開始パルスあ
るいはバースト中止パルスを発生する。これらのパルス
は共に、入力される外部クロックに同期して生成され
る。

【０００７】バースト状態のラッチ回路４２は、コマン
ドパルス発生回路４１より供給されるバースト開始パル
スによりセットされ、バースト中止パルスによりリセッ
トされるラッチ動作を行う。そして、ラッチ回路４２が
“Ｈｉ”の期間中にスイッチ回路４３をＯＮとすること
により、遅延回路４４を介して送られてくる外部クロッ
クを制御してバースト用クロックとして内部回路に供給
する。

【０００８】内部回路としては、アドレスのカウンタ４
５、リード制御回路４６、ライト制御回路４７などがあ
る。これらの内部回路においては、与えられるバースト
用クロックに基づいてアドレスを変えたり、実際にデー
タの読み出し／書き込みの動作を制御したりする。

【０００９】

【発明が解決しようとする課題】しかしながら、図４に
示したような従来の回路では、バースト動作を制御する
ための開始パルスおよび中止パルスは、コマンドパルス
発生回路４１で外部クロック信号のエッジから作られる
ため、外部クロック信号に比べてどうしても遅れが生じ
てしまう。

【００１０】この場合に、上記従来の回路では、バース
ト用クロックを得るために、この遅れの生じたパルスを
使って外部クロックを制御しているので、スイッチ回路
４３でのＯＮ／ＯＦＦ制御が外部クロックに対して遅れ
をとらないようにするためには、コマンドパルス発生回
路４１およびラッチ回路４２での処理時間を考慮して、
外部クロックの伝達を所定量だけ遅らせるべく遅延回路
４４を設ける必要がある。

【００１１】特に、バースト中止コマンドによってライ
ト動作を停止させる場合には、制御が間に合わないと誤
ってデータを上書きしてしまい、元のデータを破壊して
しまうこともある。よって、外部クロックの遅延回路４
４を入れることにより、バースト制御用のパルスが外部
クロックよりも早くスイッチ回路４３に到着できるよう
にする必要があるのである。

【００１２】ところが、遅延回路４４を入れると当然
に、通常のライト動作だけでなく、リード動作も遅延の
影響も受けてしまい、その分だけデータの入出力動作が
遅くなってしまう。このため、例えばデータ読み出し時
に、外部クロックの立ち上がりから有効なメモリ出力が
得られるまでのアクセス時間ｔＡＣ（図３参照）が長く
なってしまい、ＳＤＲＡＭの動作の高速性が損なわれる
という問題があった。

【００１３】また、図４のような回路とは異なり、バー
スト開始時に出力されるパルスと、バースト動作中に出
力されるパルスとを用いてバースト動作を実現するタイ
プの回路もあった。この種の回路では、バースト中止用
のパルスがないので、バースト中止コマンドが入力され
た時点で内部回路に向かってある程度伝達されている外
部クロックを、バースト中止コマンドが追い越して先に
内部回路に到着し、内部回路の動作を先に停止させるよ
うにする必要があった。

【００１４】しかしながら、このように外部クロックを
先回りして内部回路の動作を停止させることは、一般的
には非常に困難であった。すなわち、外部クロックの１
周期は例えば４ｎｓ（２５０ＭＨｚ）と非常に短く、高
速に伝達されていくので、これを先回りすることは極め
て困難である。先回りするためには、図４の回路と同様
に、外部クロックをどこかで遅延させる必要があり、や
はりこの場合もその分だけデータの入出力動作が遅くな
ってしまうという問題があった。

【００１５】さらに、上記した２つのタイプの従来回路
では、外部クロックを遅延させるための遅延回路が必要
となるが、この段数が適当でないと、バースト中止パル
ス等が外部クロックを追い越して先にバースト動作を停
止させることができない。よって、バースト中止が確実
に動作するか否かが不安定であり、上述のようにデータ
の書き込み時にデータ破壊が発生してしまう危険性を含
んでいるという問題もあった。

【００１６】本発明は、このような問題を解決するため
に成されたものであり、バースト動作モードを有するＳ
ＤＲＡＭ等の半導体記憶装置において、外部クロックの
遅延によりデータ入出力の動作が遅くならないようにす
るとともに、かつバースト動作を安定的に停止できるよ
うにすることを目的とする。

【００１７】

【課題を解決するための手段】本発明による半導体記憶
装置のバースト制御回路は、外部クロック信号に同期し
てデータを連続的に入出力するバースト動作モードを有
する半導体記憶装置のバースト制御回路であって、バー
スト開始クロック、バースト中止クロック、およびバー
スト中クロックを上記外部クロック信号に同期して各々
独立に発生するクロック発生回路と、上記バースト開始
クロックによりセットされ、上記バースト中止クロック
によりリセットされるラッチ回路と、上記外部クロック
信号よりも所定時間だけ先に入力されるコマンドを解釈
し、バースト開始コマンドおよびバースト中止コマンド
の検出信号を出力するコマンドデコード回路と、上記コ
マンドデコード回路から出力される検出信号、および上
記ラッチ回路から出力される信号を用いて、上記バース
ト中クロックの発生を制御する制御回路とを備えたこと
を特徴とする。

【００１８】本発明の他の特徴とするところでは、上記
制御回路は、上記ラッチ回路から出力される信号を反転
するインバータと、上記コマンドデコード回路から出力
されるバースト開始コマンド検出信号、バースト中止コ
マンド検出信号、および上記インバータの出力信号のナ
ンドをとるナンドゲートとから構成される。また、本発
明のその他の特徴とするところでは、上記バースト中止
クロックは上記ラッチ回路にのみ供給される。

【００１９】上記のように構成した本発明によれば、外
部クロック信号の立ち上がりよりも所定時間だけ先に入
力されるコマンドの特性を利用して、そのコマンドの解
釈結果等に基づいて、次の外部クロック信号の入力時に
半導体記憶装置がどのような状態となるべきかが予め決
定され、次の外部クロック信号の入力時にバースト開始
クロック、バースト中止クロック、およびバースト中ク
ロックのうちの何れか１つのみが出力される。バースト
動作は、このようにして出力された何れか１つのクロッ
クに従って制御され、バースト開始クロックおよびバー
スト中クロックが出力されているときにのみバースト動
作が実行されることとなる。また、バースト動作の停止
は、バースト中クロックの発生自体を阻止することによ
って実現される。

【００２０】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図３に示したように、ＳＤＲＡＭ
においては、リードコマンドやライトコマンド、および
バースト中止コマンド等の各コマンドは、外部クロック
に同期して発生するが、外部クロックの立ち上がり点を
基準としてセットアップ時間ｔＳとホールド時間ｔＨと
が規定されている。そして、各コマンドは、必ず外部ク
ロックよりもセットアップ時間ｔＳだけ先に入力され
る。本実施形態では、この時間を有効に利用してバース
ト制御を実現するものである。

【００２１】図１は、本発明による半導体記憶装置のバ
ースト制御回路の一実施形態を示す回路構成図である。
図１において、１はコマンドデコード部であり、入力さ
れるコマンドをデコードし、そのコマンドが何であるか
を判断する。コマンドは、行アドレス・ストローブ信号
ＲＡＳと、列アドレス・ストローブ信号ＣＡＳと、ライ
トイネーブル信号ＷＥとの組み合わせにより構成される
ものであり、これにより８種類のコマンドが規定可能で
ある。

【００２２】この中に、リードコマンド、ライトコマン
ド、バースト中止コマンドが少なくとも含まれる。特
に、コマンドデコード部１では、これらのコマンドのう
ちバースト開始コマンド（リードコマンド、ライトコマ
ンドを含む）のパターンおよびバースト中止コマンドの
パターンを検出し、これらを検出したときには“Ｈｉ”
の検出信号Ｓ１を以下に述べる所定の回路に出力する。

【００２３】２はバースト開始クロック生成部であり、
トランスミッションゲート１１、従属接続されたｐ型、
ｎ型の複数のＭＯＳトランジスタ１２，１３，１４、ナ
ンドゲート１５およびインバータ１６により構成されて
いる。上記トランスミッションゲート１１の一入力端に
は、バースト開始コマンドの検出信号Ｓ１が入力され、
他の入力端には、外部クロック信号Ｓ３およびそれがイ
ンバータ５で反転された信号Ｓ４が入力されるようにな
っている。また、トランスミッションゲート１１の出力
端は、ナンドゲート１５の一方の入力端に接続されてい
る。

【００２４】上記ナンドゲート１５のもう一方の入力端
には、外部クロック信号Ｓ３が入力される。ナンドゲー
ト１５の出力信号は、インバータ１６を介してバースト
開始クロックＳ５として出力されるとともに、ｐ型ＭＯ
Ｓトランジスタ１２およびｎ型ＭＯＳトランジスタ１３
のそれぞれのゲート端に入力される。残りのｎ型ＭＯＳ
トランジスタ１４のゲート端には外部クロック信号Ｓ３
が入力され、これらの各トランジスタによって、ナンド
ゲート１５の出力信号および外部クロック信号Ｓ３に基
づくスイッチ動作が行われるようになっている。

【００２５】例えば、外部よりバースト開始コマンドが
入力されると、バースト開始コマンドのパターン検出信
号Ｓ１が“Ｈｉ”となるので、トランスミッションゲー
ト１１の出力信号は、外部クロック信号Ｓ３に同期して
“Ｈｉ”となる。このとき、ナンドゲート１５の出力信
号は“Ｌｏ”となり、これがインバータ１６を介して
“Ｈｉ”のバースト開始クロックＳ５として出力され
る。

【００２６】一方、バースト開始コマンドが検出されな
い場合は、バースト開始コマンドのパターン検出信号Ｓ
１は“Ｌｏ”となるので、トランスミッションゲート１
１の出力信号も“Ｌｏ”となり、ナンドゲート１５の出
力信号は常に“Ｈｉ”となる。したがって、この場合、
バースト開始クロックＳ５は出力されない（“Ｌｏ”の
ままである）。

【００２７】また、３はバースト中止クロック生成部で
あり、上記バースト開始クロック生成部２と同様に構成
されている。コマンドデコード部１にバースト中止コマ
ンドが入力されると、バースト中止コマンドのパターン
検出信号Ｓ２が“Ｈｉ”となる。バースト中止クロック
生成部３内では、この検出信号Ｓ２をもとに、上記バー
スト開始クロック生成部２と同様に処理が行われ、外部
クロック信号Ｓ３に同期して“Ｈｉ”のバースト中止ク
ロックＳ６が出力される。一方、バースト中止コマンド
が検出されない場合は、バースト中止クロックＳ６は出
力されない（“Ｌｏ”のままである）。

【００２８】また、４はバースト中クロック生成部であ
り、上記バースト開始クロック生成部２およびバースト
中止クロック生成部３と同様に構成されている。ただ
し、トランスミッションゲート１１の一入力端に入力さ
れる信号は、ナンドゲート６の出力信号であるという点
で異なっている。ナンドゲート６は３つの入力端を有し
ており、上述したバースト開始コマンドのパターン検出
信号Ｓ１、バースト中止コマンドのパターン検出信号Ｓ
２の他に、インバータ８の出力信号Ｓ９が入力される。

【００２９】上記インバータ８は、バースト状態のラッ
チ回路７から出力されるバースト中のフラグ信号Ｓ８を
反転するものである。また、上記ラッチ回路７は、バー
スト開始クロック生成部２より出力されるバースト開始
クロックＳ５によりセットされ、バースト中止クロック
生成部３より出力されるバースト中止クロックＳ６によ
りリセットされるラッチ動作を行う。このラッチ回路７
が“Ｈｉ”の期間中には、現在バースト動作中であるこ
とを示すフラグ信号Ｓ８が“Ｈｉ”となる。

【００３０】これにより、外部よりバースト開始コマン
ドが入力されてからその後バースト中止コマンドが入力
されるまでの間、ラッチ回路７からは“Ｈｉ”のフラグ
信号Ｓ８が出力され、それがインバータ８で反転されて
ナンドゲート６に入力される。また、この期間中は、バ
ースト開始検出信号Ｓ１もバースト中止検出信号Ｓ２も
“Ｌｏ”なので、ナンドゲート６の出力信号は“Ｈｉ”
となる。

【００３１】よって、この場合、バースト中クロック生
成部４内のトランスミッションゲート１１の出力信号
は、外部クロック信号Ｓ３に同期して“Ｈｉ”となり、
これがナンドゲート１５およびインバータ１６を介して
“Ｈｉ”のバースト中クロックＳ７として出力される。

【００３２】一方、バースト中止コマンドが入力された
後は、ラッチ回路７がリセットされてその出力信号が
“Ｌｏ”に落ちるので、ナンドゲート６からは常に“Ｌ
ｏ”の信号が出力される。したがって、この場合、バー
スト中クロックＳ７は出力されない（“Ｌｏ”のままで
ある）。

【００３３】次に、上記のように構成した回路の動作
を、図２に示すタイミングチャートを参照しながら説明
する。まず、バースト動作を開始させるコマンド、すな
わち、リードコマンドやライトコマンドを含むリード系
一般、ライト系一般のコマンドがコマンドデコード部１
に入力されると、このコマンドデコード部１によってバ
ースト動作を開始するコマンドパターンが検出され、バ
ースト開始検出信号Ｓ１が“Ｈｉ”となる。

【００３４】このとき、この“Ｈｉ”のバースト開始検
出信号Ｓ１が入力されたバースト開始クロック生成部２
内では、外部クロック信号Ｓ３が“Ｈｉ”となったとき
にトランスミッションゲート１１の出力信号も“Ｈｉ”
となる。このとき、ナンドゲート１５の出力信号が“Ｌ
ｏ”となり、これがインバータ１６を介して“Ｈｉ”の
バースト開始クロックＳ５として出力される。

【００３５】一方、上記のようにバースト開始コマンド
が検出された状態では、バースト中止検出信号Ｓ２は
“Ｌｏ”となっている。そのため、バースト中止クロッ
ク生成部３から出力されるバースト中止クロックＳ６
も、バースト中クロック生成部４から出力されるバース
ト中クロックＳ７も、何れも“Ｌｏ”のままである。以
上のように、リードコマンドが入力されたときにバース
ト開始クロックＳ５だけが発生していることが、図２に
示されている。

【００３６】その後、コマンドが何も入力されない状態
では、リードコマンドの入力時に最初に発生した“Ｈ
ｉ”のバースト開始クロックＳ５によってラッチ回路７
がラッチされているので、ラッチ回路７からは“Ｈｉ”
のフラグ信号Ｓ８が出力されている。そして、この“Ｈ
ｉ”のフラグ信号Ｓ８がインバータ８で反転され、“Ｌ
ｏ”の信号Ｓ９となってナンドゲート６の一入力端に入
力される。

【００３７】このとき、ナンドゲート６の残りの２つの
入力端に入力されるバースト開始検出信号Ｓ１およびバ
ースト中止検出信号Ｓ２は、共に“Ｌｏ”である。よっ
て、バースト中クロック生成部４内のトランスミッショ
ンゲート１１には、ナンドゲート６の出力信号が“Ｈ
ｉ”となって入力される。これにより、外部クロック信
号Ｓ３が１周期毎に“Ｌｏ”から“Ｈｉ’に立ち上がる
毎に、“Ｈｉ”のバースト中クロックＳ７が出力され
る。

【００３８】また、コマンドが何も入力されていない状
態では、バースト開始検出信号Ｓ１もバースト中止検出
信号Ｓ２も共に“Ｌｏ”となっている。そのため、バー
スト開始クロック生成部２から出力されるバースト開始
クロックＳ５も、バースト中止クロック生成部３から出
力されるバースト中止クロックＳ６も、何れも“Ｌｏ”
となったままである。このように、リードコマンドの入
力後にはバースト中クロックＳ７だけが順次発生してい
ることが、図２に示されている。

【００３９】以上のように、バースト開始コマンドの入
力時、およびその後コマンドが何も入力されていない状
態で出力されるバースト開始クロックＳ５およびバース
ト中クロックＳ７は、ＳＤＲＡＭ等の図示しない内部回
路（図４に示したアドルスカウンタ４５、リード制御回
路４６、ライト制御回路４７など）に与えられ、実際に
バースト読み出し、バースト書き込みなどの動作が実行
される。

【００４０】次に、バースト動作を中止させるコマン
ド、すなわち、バーストストップコマンドやプリチャー
ジ系のコマンドがコマンドデコード部１に入力される
と、このコマンドデコード部１によってバースト動作を
中止するコマンドパターンが検出され、バースト中止検
出信号Ｓ２が“Ｈｉ”となる。このとき、この検出信号
Ｓ２が入力されたバースト中止クロック生成部３によ
り、その内部で上記バースト開始クロック生成部２と同
様の処理が行われ、外部クロック信号Ｓ３が“Ｈｉ”と
なったときに“Ｈｉ”のバースト中止クロックＳ６が出
力される。

【００４１】一方、このようにバースト中止コマンドが
検出された状態では、バースト開始検出信号Ｓ１は“Ｌ
ｏ”となっている。そのため、バースト開始クロック生
成部２から出力されるバースト開始クロックＳ５も“Ｌ
ｏ”となっている。

【００４２】また、バースト中止コマンドが検出されて
バースト中止クロックＳ６が“Ｈｉ”になると、ラッチ
回路７がリセットされ、ラッチ回路７から出力されるフ
ラグ信号Ｓ８は“Ｌｏ”となる。よって、この“Ｌｏ”
のフラグ信号Ｓ８がインバータ８で反転され、ナンドゲ
ート６の一入力端にはインバータ８からの出力信号Ｓ９
が“Ｈｉ”となって入力される。

【００４３】したがって、バースト中クロック生成部４
内のトランスミッションゲート１１には、ナンドゲート
６の出力信号が“Ｌｏ”となって入力される。これによ
り、バースト中止コマンドが入力された後では、バース
ト中クロック生成部４から出力されるバースト中クロッ
クＳ７も“Ｌｏ”となる。このように、バースト中止コ
マンドの入力時にはバースト中止クロックＳ７だけが発
生し、その後は何れのクロックも発生していないこと
が、図２に示されている。

【００４４】図１に示したように、バースト中止クロッ
クＳ６は、ラッチ回路７をリセットするため、ひいて
は、バースト中クロックＳ７がその後に“Ｈｉ”となる
ことがないようにするためだけに使用され、ＳＤＲＡＭ
の内部回路には供給されない。これにより、バースト中
止コマンドの入力により、バースト読み出しあるいはバ
ースト書き込みなどの動作が中止される。

【００４５】以上のような動作において、バースト開始
クロックＳ５、バースト中止クロックＳ６、およびバー
スト中クロックＳ７の何れを“Ｈｉ”とするか、あるい
は何れも“Ｌｏ”とするかは、外部より入力されるコマ
ンドをコマンドデコード部１で最初に解釈することから
決定されるが、図２に示したように、コマンドは外部ク
ロック信号の立ち上がりよりもセットアップ時間ｔＳだ
け先に入力される。

【００４６】本実施形態では、この外部クロック信号よ
りも先に入力されるコマンドを解釈して、次の外部クロ
ック信号の入力時にＳＤＲＡＭがどのような状態となる
べきかをあらかじめ決定している。例えば、バースト動
作中（バースト中クロックＳ７が外部クロックの１周期
毎に“Ｈｉ”となるとき）に次の外部クロック信号の入
力時にもバースト動作を継続していいか否かを、コマン
ドパターンの検出信号Ｓ１，Ｓ２と、バースト状態のフ
ラグ信号Ｓ９とからあらかじめ決定する。

【００４７】図２の例では、あるタイミングの外部クロ
ック信号に同期して１回目のバースト中クロックＳ７
が出力された後、次の外部クロック信号の入力時に
は、何れのコマンドも入力されていなかったので、上記
３つの信号Ｓ１，Ｓ２，Ｓ９のナンドゲート６でのナン
ド結果が“Ｈｉ”となり、上記次の外部クロック信号
の立ち上がり時もバースト中クロックＳ７が“Ｈｉ”と
して出力されている。

【００４８】そして、２回目のバースト中クロックＳ７
が出力された後では、今度はバースト中止コマンドが更
に次の外部クロック信号の立ち上がりに先立って入力
されていたので、次の回ではバースト中止クロックＳ
６が“Ｈｉ”になるとともに、上記３つの信号Ｓ１，Ｓ
２，Ｓ９のナンド結果が“Ｌｏ”となってバースト中ク
ロックＳ７が“Ｌｏ”となる。

【００４９】このような本実施形態の動作により、図４
に示したような遅延回路を特に設けることなく、バース
ト中止コマンドの入力後に直ちにバースト動作を停止さ
せることができる。これにより、データ読み出し／書き
込みの動作が遅延の影響を受けないようにすることがで
き、外部クロックの立ち上がりから有効なメモリ出力が
得られるまでのアクセス時間を短くして、ＳＤＲＡＭの
動作の高速性を損なわないようにすることができる。

【００５０】また、本実施形態では、バースト中クロッ
クＳ７の発生自体を阻止することによってバースト動作
を停止させているので、既に伝達されている外部クロッ
ク信号を先回りして内部回路のバースト動作を停止させ
る必要もなく、バースト動作を確実かつ安定的に停止さ
せることができる。これにより、特にバースト中止コマ
ンドによってライト動作を停止させる場合でも、データ
を誤って上書きして元のデータを破壊してしまうという
不都合を確実に防止することができる。

【００５１】なお、上記実施形態において示した各回路
の具体的構成は、何れも本発明を実施するにあたっての
具体化のほんの一例を示したものに過ぎず、これらによ
って本発明の技術的範囲が限定的に解釈されてはならな
いものである。すなわち、本発明はその精神、またはそ
の主要な特徴から逸脱することなく、様々な形で実施す
ることができる。

【００５２】

【発明の効果】本発明は上述したように、バースト開始
クロックによりセットされ、バースト中止クロックによ
りリセットされるラッチ回路と、外部クロック信号より
も所定時間だけ先に入力されるコマンドを解釈し、バー
スト開始コマンドおよびバースト中止コマンドの検出信
号を出力するコマンドデコード回路と、コマンドデコー
ド回路から出力される検出信号、およびラッチ回路から
出力される信号を用いてバースト中クロックの発生を制
御する制御回路とを設けたので、外部クロック信号の立
ち上がりよりも所定時間だけ先に入力されるコマンドの
特性を利用して、次の外部クロック信号の入力時に半導
体記憶装置がどのような状態となるべきかを予め決定す
ることができる。

【００５３】これにより、遅延回路を特に設けることな
く、バースト中止コマンドの入力後に直ちにバースト動
作を停止させることができる。したがって、半導体記憶
装置の動作の高速性を損なわなずにバースト動作を確実
に停止させることができる。また、バースト中止クロッ
クによってバースト中クロックのその後の発生自体を阻
止することによってバースト動作を停止させているの
で、既に伝達されている外部クロック信号を先回りして
バースト動作を停止させる必要もなく、バースト動作を
安定的に停止させることができる。

【図面の簡単な説明】

【図１】本発明による半導体記憶装置のバースト制御回
路の一実施形態を示す回路構成図である。

【図２】本実施形態によるバースト制御回路の動作を説
明するためのタイミングチャートである。

【図３】一般的なバースト動作を説明するためのタイミ
ングチャートである。

【図４】従来のバースト制御回路の一構成例を示す図で
ある。

【符号の説明】

１ コマンドデコード部 ２ バースト開始クロック生成部 ３ バースト中止クロック生成部 ４ バースト中クロック生成部 ５ インバータ ６ ナンドゲート ７ バースト状態のラッチ回路 ８ インバータ Ｓ１ バースト開始検出信号 Ｓ２ バースト中止検出信号 Ｓ３ 外部クロック信号 Ｓ４ 外部クロックの反転信号 Ｓ５ バースト開始クロック Ｓ６ バースト中止クロック Ｓ７ バースト中クロック Ｓ８ バースト中のフラグ信号 Ｓ９ バースト中のフラグ信号を反転した信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期してデータを連
   続的に入出力するバースト動作モードを有する半導体記
   憶装置のバースト制御回路であって、 バースト開始クロック、バースト中止クロック、および
   バースト中クロックを上記外部クロック信号に同期して
   各々独立に発生するクロック発生回路と、 上記バースト開始クロックによりセットされ、上記バー
   スト中止クロックによりリセットされるラッチ回路と、 上記外部クロック信号よりも所定時間だけ先に入力され
   るコマンドを解釈し、バースト開始コマンドおよびバー
   スト中止コマンドの検出信号を出力するコマンドデコー
   ド回路と、 上記コマンドデコード回路から出力される検出信号、お
   よび上記ラッチ回路から出力される信号を用いて、上記
   バースト中クロックの発生を制御する制御回路とを備え
   たことを特徴とする半導体記憶装置のバースト制御回
   路。
2. 【請求項２】 上記制御回路は、上記ラッチ回路から出
   力される信号を反転するインバータと、 上記コマンドデコード回路から出力されるバースト開始
   コマンド検出信号、バースト中止コマンド検出信号、お
   よび上記インバータの出力信号のナンドをとるナンドゲ
   ートとから構成されることを特徴とする請求項１に記載
   の半導体記憶装置のバースト制御回路。
3. 【請求項３】 上記バースト中止クロックは、上記ラッ
   チ回路にのみ供給されることを特徴とする請求項１また
   は２に記載の半導体記憶装置のバースト制御回路。