JP2003022673A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2003022673A JP2003022673A JP2001207581A JP2001207581A JP2003022673A JP 2003022673 A JP2003022673 A JP 2003022673A JP 2001207581 A JP2001207581 A JP 2001207581A JP 2001207581 A JP2001207581 A JP 2001207581A JP 2003022673 A JP2003022673 A JP 2003022673A
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- command
- internal
- write
- clock
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Abstract
(57)【要約】
【課題】 クロック同期式の半導体メモリにおいて、内
部回路の動作を必要最小限にすることで消費電流を削減
する。 【解決手段】 第１クロック発生回路は、コマンド信号
が有効であることを識別したときに、外部クロック信号
に同期して第１内部クロック信号を発生する。コマンド
ラッチ回路は、コマンドバッファを介して供給される内
部コマンド信号を第１内部クロック信号に同期して取り
込む。すなわち、コマンドラッチ回路は、有効なコマン
ド信号のみを取り込む。このため、コマンドラッチ回路
の動作頻度を従来に比べ減らすことができ、コマンド信
号の供給に伴う内部回路の無駄な動作を防止できる。そ
の結果、動作時およびスタンバイ時の消費電流をともに
削減できる。
部回路の動作を必要最小限にすることで消費電流を削減
する。 【解決手段】 第１クロック発生回路は、コマンド信号
が有効であることを識別したときに、外部クロック信号
に同期して第１内部クロック信号を発生する。コマンド
ラッチ回路は、コマンドバッファを介して供給される内
部コマンド信号を第１内部クロック信号に同期して取り
込む。すなわち、コマンドラッチ回路は、有効なコマン
ド信号のみを取り込む。このため、コマンドラッチ回路
の動作頻度を従来に比べ減らすことができ、コマンド信
号の供給に伴う内部回路の無駄な動作を防止できる。そ
の結果、動作時およびスタンバイ時の消費電流をともに
削減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック同期式の
半導体メモリに関する。
半導体メモリに関する。
【０００２】
【従来の技術】近時、バッテリーを使用して駆動される
携帯電話等の携帯機器が普及してきている。これ等携帯
機器に実装される半導体メモリは、バッテリーを長時間
使用可能にするために低消費電流であることが要求され
ている。特に、携帯電話に使用される半導体メモリで
は、待機時の消費電流が低いことが望ましい。また、画
像等、大量のデータを扱う携帯機器が増えてきている。
これに伴い、これ等の形態機器向けに、低消費電流のDR
AMが要求されている。
携帯電話等の携帯機器が普及してきている。これ等携帯
機器に実装される半導体メモリは、バッテリーを長時間
使用可能にするために低消費電流であることが要求され
ている。特に、携帯電話に使用される半導体メモリで
は、待機時の消費電流が低いことが望ましい。また、画
像等、大量のデータを扱う携帯機器が増えてきている。
これに伴い、これ等の形態機器向けに、低消費電流のDR
AMが要求されている。
【０００３】特開平７−２３０６８８号公報および特開
２０００−２８５６７４号公報には、入力回路の動作頻
度を下げることで、半導体メモリの消費電流を下げる技
術が開示されている。
２０００−２８５６７４号公報には、入力回路の動作頻
度を下げることで、半導体メモリの消費電流を下げる技
術が開示されている。
【０００４】
【発明が解決しようとする課題】上記公報では、入力バ
ッファあるいは入力バッファの出力を受ける入力ラッチ
回路を、チップセレクト信号が活性化されたときのみ動
作させることで、消費電流を削減している。しかしなが
ら、半導体メモリでは、チップセレクト信号が活性化さ
れたときに、読み出し動作および書き込み動作等のメモ
リ動作が必ず実行されるとは限らない。例えば、DRAMで
は、NOPコマンドが供給されたとき、メモリ動作は実行
されない。また、アクティブコマンドを受ける前の読み
出しコマンドおよび書き込みコマンドは無効であり、こ
のときメモリ動作は実行されない。従来の入力回路は、
上述したように、チップセレクト信号の活性化時に動作
していた。すなわち、入力回路は、メモリ動作が実行さ
れないときにも動作しており、この際、無駄な電力が消
費されていた。
ッファあるいは入力バッファの出力を受ける入力ラッチ
回路を、チップセレクト信号が活性化されたときのみ動
作させることで、消費電流を削減している。しかしなが
ら、半導体メモリでは、チップセレクト信号が活性化さ
れたときに、読み出し動作および書き込み動作等のメモ
リ動作が必ず実行されるとは限らない。例えば、DRAMで
は、NOPコマンドが供給されたとき、メモリ動作は実行
されない。また、アクティブコマンドを受ける前の読み
出しコマンドおよび書き込みコマンドは無効であり、こ
のときメモリ動作は実行されない。従来の入力回路は、
上述したように、チップセレクト信号の活性化時に動作
していた。すなわち、入力回路は、メモリ動作が実行さ
れないときにも動作しており、この際、無駄な電力が消
費されていた。
【０００５】本発明の目的は、入力回路および制御回路
等の内部回路の動作を必要最小限にし、従来に比べ消費
電流を削減できる半導体メモリを提供することにある。
等の内部回路の動作を必要最小限にし、従来に比べ消費
電流を削減できる半導体メモリを提供することにある。
【０００６】
【課題を解決するための手段】請求項１の半導体メモリ
では、コマンドバッファは、メモリ動作を指示するコマ
ンド信号を、チップの選択を指示するチップセレクト信
号の活性化時に受け付け、内部コマンド信号として出力
する。第１クロック発生回路は、内部コマンド信号が有
効であることを識別したときに、外部クロック信号に同
期して第１内部クロック信号を発生する。コマンドラッ
チ回路は、第１内部クロック信号に同期して内部コマン
ド信号を取り込む。
では、コマンドバッファは、メモリ動作を指示するコマ
ンド信号を、チップの選択を指示するチップセレクト信
号の活性化時に受け付け、内部コマンド信号として出力
する。第１クロック発生回路は、内部コマンド信号が有
効であることを識別したときに、外部クロック信号に同
期して第１内部クロック信号を発生する。コマンドラッ
チ回路は、第１内部クロック信号に同期して内部コマン
ド信号を取り込む。
【０００７】第１クロック発生回路は、外部から供給さ
れたコマンド信号が有効でないとき、第１内部クロック
信号を発生しない。このため、コマンドラッチ回路は、
有効なコマンド信号が供給されたときのみ動作する。し
たがって、コマンドラッチ回路の動作頻度を従来に比べ
減らすことができる。さらに、例えば、コマンドラッチ
回路の出力を受けるコマンドデコーダの動作頻度を減ら
すことができる。この結果、コマンド信号の供給に伴う
内部回路の無駄な動作を防止でき、動作時およびスタン
バイ時の消費電流をともに削減できる。スタンバイ時に
動作する回路は、元々少ないため、特にスタンバイ時の
消費電流の削減効果が大きい。
れたコマンド信号が有効でないとき、第１内部クロック
信号を発生しない。このため、コマンドラッチ回路は、
有効なコマンド信号が供給されたときのみ動作する。し
たがって、コマンドラッチ回路の動作頻度を従来に比べ
減らすことができる。さらに、例えば、コマンドラッチ
回路の出力を受けるコマンドデコーダの動作頻度を減ら
すことができる。この結果、コマンド信号の供給に伴う
内部回路の無駄な動作を防止でき、動作時およびスタン
バイ時の消費電流をともに削減できる。スタンバイ時に
動作する回路は、元々少ないため、特にスタンバイ時の
消費電流の削減効果が大きい。
【０００８】請求項２の半導体メモリでは、アドレスバ
ッファは、メモリセルを選択するアドレス信号を、チッ
プセレクト信号の活性化時に受け付け、内部アドレス信
号として出力する。アドレスラッチ回路は、第１内部ク
ロック信号に同期して内部アドレス信号を取り込む。供
給されたコマンド信号が無効のとき、第１内部クロック
信号は発生しないため、アドレスラッチ回路は動作しな
い。したがって、アドレスラッチ回路の動作頻度を従来
に比べ減らすことができる。この結果、動作時およびス
タンバイ時の消費電流をさらに削減できる。
ッファは、メモリセルを選択するアドレス信号を、チッ
プセレクト信号の活性化時に受け付け、内部アドレス信
号として出力する。アドレスラッチ回路は、第１内部ク
ロック信号に同期して内部アドレス信号を取り込む。供
給されたコマンド信号が無効のとき、第１内部クロック
信号は発生しないため、アドレスラッチ回路は動作しな
い。したがって、アドレスラッチ回路の動作頻度を従来
に比べ減らすことができる。この結果、動作時およびス
タンバイ時の消費電流をさらに削減できる。
【０００９】請求項３の半導体メモリでは、コマンドバ
ッファは、メモリ動作を指示するコマンド信号を、チッ
プの選択を指示するチップセレクト信号の活性化時に受
け付け、内部コマンド信号として出力する。書き込みイ
ネーブル発生回路は、コマンド信号が有効な書き込みコ
マンドを示すことを識別したときに、書き込みイネーブ
ル信号を活性化する。データバッファは、メモリセルに
書き込まれるデータ信号を、書き込みイネーブル信号の
活性化時に受け付け、内部データ信号として出力する。
外部から供給されたコマンド信号が有効な書き込みコマ
ンドでないとき、書き込みイネーブル信号は活性化しな
い。このため、データバッファは、有効な書き込みコマ
ンドが供給されたときのみ動作する。したがって、デー
タバッファの動作頻度を従来に比べ減らすことができ
る。この結果、動作時およびスタンバイ時の消費電流を
ともに削減できる。
ッファは、メモリ動作を指示するコマンド信号を、チッ
プの選択を指示するチップセレクト信号の活性化時に受
け付け、内部コマンド信号として出力する。書き込みイ
ネーブル発生回路は、コマンド信号が有効な書き込みコ
マンドを示すことを識別したときに、書き込みイネーブ
ル信号を活性化する。データバッファは、メモリセルに
書き込まれるデータ信号を、書き込みイネーブル信号の
活性化時に受け付け、内部データ信号として出力する。
外部から供給されたコマンド信号が有効な書き込みコマ
ンドでないとき、書き込みイネーブル信号は活性化しな
い。このため、データバッファは、有効な書き込みコマ
ンドが供給されたときのみ動作する。したがって、デー
タバッファの動作頻度を従来に比べ減らすことができ
る。この結果、動作時およびスタンバイ時の消費電流を
ともに削減できる。
【００１０】請求項４の半導体メモリは、一つの書き込
みコマンドに対応して複数の書き込みデータを連続して
受け付けるバースト書き込み機能を有している。書き込
みイネーブル発生回路は、コマンド信号が有効な書き込
みコマンドを示すとき、およびバースト書き込み動作時
に書き込みイネーブル信号を活性化する。したがって、
データバッファは、実際に書き込み動作を実行するため
にデータ信号を受け付ける必要があるときのみ動作す
る。この結果、動作時およびスタンバイ時の消費電流を
削減できる。
みコマンドに対応して複数の書き込みデータを連続して
受け付けるバースト書き込み機能を有している。書き込
みイネーブル発生回路は、コマンド信号が有効な書き込
みコマンドを示すとき、およびバースト書き込み動作時
に書き込みイネーブル信号を活性化する。したがって、
データバッファは、実際に書き込み動作を実行するため
にデータ信号を受け付ける必要があるときのみ動作す
る。この結果、動作時およびスタンバイ時の消費電流を
削減できる。
【００１１】請求項５の半導体メモリでは、第２クロッ
ク発生回路は、コマンド信号が有効な書き込みコマンド
を示すときに、外部クロック信号に同期して第２内部ク
ロック信号を生成する。データラッチ回路は、第２内部
クロック信号に同期して内部データ信号を取り込む。第
２クロック発生回路は、コマンド信号が有効な書き込み
コマンドでないとき、第２内部クロック信号を発生しな
い。このため、データラッチ回路は、有効な書き込みコ
マンドが供給されたときのみ動作する。したがって、デ
ータラッチ回路の動作頻度を従来に比べ減らすことがで
きる。この結果、コマンド信号の供給に伴う内部回路の
無駄な動作を防止でき、動作時およびスタンバイ時の消
費電流を削減できる。
ク発生回路は、コマンド信号が有効な書き込みコマンド
を示すときに、外部クロック信号に同期して第２内部ク
ロック信号を生成する。データラッチ回路は、第２内部
クロック信号に同期して内部データ信号を取り込む。第
２クロック発生回路は、コマンド信号が有効な書き込み
コマンドでないとき、第２内部クロック信号を発生しな
い。このため、データラッチ回路は、有効な書き込みコ
マンドが供給されたときのみ動作する。したがって、デ
ータラッチ回路の動作頻度を従来に比べ減らすことがで
きる。この結果、コマンド信号の供給に伴う内部回路の
無駄な動作を防止でき、動作時およびスタンバイ時の消
費電流を削減できる。
【００１２】請求項６の半導体メモリは、一つの書き込
みコマンドに対応して複数の書き込みデータを連続して
受けるバースト書き込み機能を有している。第２クロッ
ク発生回路は、コマンド信号が有効な書き込みコマンド
を示すとき、およびバースト書き込み動作時に第２内部
クロック信号を生成する。したがって、データラッチ回
路は、実際に書き込み動作を実行するためにデータ信号
を取り込む必要があるときのみ動作する。この結果、動
作時およびスタンバイ時の消費電流を削減できる。
みコマンドに対応して複数の書き込みデータを連続して
受けるバースト書き込み機能を有している。第２クロッ
ク発生回路は、コマンド信号が有効な書き込みコマンド
を示すとき、およびバースト書き込み動作時に第２内部
クロック信号を生成する。したがって、データラッチ回
路は、実際に書き込み動作を実行するためにデータ信号
を取り込む必要があるときのみ動作する。この結果、動
作時およびスタンバイ時の消費電流を削減できる。
【００１３】請求項７の半導体メモリでは、第３クロッ
ク発生回路は、コマンド信号が有効な書き込みコマンド
および有効な読み出しコマンドを示すときに、外部クロ
ック信号に同期して第３内部クロック信号を生成する。
内部回路は、第３内部クロック信号に同期して動作し、
書き込み動作および読み出し動作を実行する。このよう
に、コマンド信号が有効な書き込みコマンドおよび読み
出しコマンドでないとき、第３内部クロック信号は発生
しない。このため、内部回路は、有効な書き込みコマン
ドおよび読み出しコマンドが供給されたときのみ動作す
る。したがって、内部回路の動作頻度を従来に比べ減ら
すことができる。この結果、動作時およびスタンバイ時
の消費電流を削減できる。
ク発生回路は、コマンド信号が有効な書き込みコマンド
および有効な読み出しコマンドを示すときに、外部クロ
ック信号に同期して第３内部クロック信号を生成する。
内部回路は、第３内部クロック信号に同期して動作し、
書き込み動作および読み出し動作を実行する。このよう
に、コマンド信号が有効な書き込みコマンドおよび読み
出しコマンドでないとき、第３内部クロック信号は発生
しない。このため、内部回路は、有効な書き込みコマン
ドおよび読み出しコマンドが供給されたときのみ動作す
る。したがって、内部回路の動作頻度を従来に比べ減ら
すことができる。この結果、動作時およびスタンバイ時
の消費電流を削減できる。
【００１４】請求項８の半導体メモリは、一つの書き込
みコマンドに対応して複数の書き込みデータを連続して
受け付けるバースト書き込み機能および一つの読み出し
コマンドに対応して複数の読み出しデータを連続して出
力するバースト読み出し機能を有している。第３クロッ
ク発生回路は、コマンド信号が有効な書き込みコマンド
および有効な読み出しコマンドを示すとき、バースト書
き込み動作時、およびバースト読み出し動作時に前記第
３内部クロック信号を発生する。したがって、内部回路
は、実際に書き込み動作および読み出し動作を実行する
ときのみ動作する。この結果、動作時およびスタンバイ
時の消費電流を削減できる。
みコマンドに対応して複数の書き込みデータを連続して
受け付けるバースト書き込み機能および一つの読み出し
コマンドに対応して複数の読み出しデータを連続して出
力するバースト読み出し機能を有している。第３クロッ
ク発生回路は、コマンド信号が有効な書き込みコマンド
および有効な読み出しコマンドを示すとき、バースト書
き込み動作時、およびバースト読み出し動作時に前記第
３内部クロック信号を発生する。したがって、内部回路
は、実際に書き込み動作および読み出し動作を実行する
ときのみ動作する。この結果、動作時およびスタンバイ
時の消費電流を削減できる。
【００１５】請求項９の半導体メモリでは、コマンドバ
ッファは、メモリ動作を指示するコマンド信号を、チッ
プの選択を指示するチップセレクト信号の活性化時に受
け付け、内部コマンド信号として出力する。第１クロッ
ク発生回路は、チップセレクト信号が供給されたクロッ
クサイクルおよびその次のクロックサイクルに、外部ク
ロック信号に同期して第１内部クロック信号を生成す
る。コマンドラッチ回路は、第１内部クロック信号に同
期して内部コマンド信号を取り込む。
ッファは、メモリ動作を指示するコマンド信号を、チッ
プの選択を指示するチップセレクト信号の活性化時に受
け付け、内部コマンド信号として出力する。第１クロッ
ク発生回路は、チップセレクト信号が供給されたクロッ
クサイクルおよびその次のクロックサイクルに、外部ク
ロック信号に同期して第１内部クロック信号を生成す
る。コマンドラッチ回路は、第１内部クロック信号に同
期して内部コマンド信号を取り込む。
【００１６】一般に、コマンドラッチ回路に取り込まれ
た内部コマンド信号は、そのクロックサイクルのみ有効
である。このため、内部コマンド信号を取り込んだ次の
クロックサイクルには、コマンドラッチ回路をリセット
する必要がある。第１クロック信号は、チップセレクト
信号の活性化時を含めて少なくとも２回連続して発生す
る。このため、２回目の第１クロック信号により、コマ
ンドラッチ回路に保持されているコマンドを確実リセッ
トできる。簡易な制御でコマンドラッチ回路をリセット
できるため、リセットするために必要な回路の消費電流
を削減できる。
た内部コマンド信号は、そのクロックサイクルのみ有効
である。このため、内部コマンド信号を取り込んだ次の
クロックサイクルには、コマンドラッチ回路をリセット
する必要がある。第１クロック信号は、チップセレクト
信号の活性化時を含めて少なくとも２回連続して発生す
る。このため、２回目の第１クロック信号により、コマ
ンドラッチ回路に保持されているコマンドを確実リセッ
トできる。簡易な制御でコマンドラッチ回路をリセット
できるため、リセットするために必要な回路の消費電流
を削減できる。
【００１７】請求項１０の半導体メモリでは、コマンド
バッファは、メモリ動作を指示するコマンド信号を、チ
ップの選択を指示するチップセレクト信号の活性化時に
受け付け、内部コマンド信号として出力する。第１クロ
ック発生回路は、チップセレクト信号が供給されたクロ
ックサイクルに外部クロック信号に同期して第１内部ク
ロック信号を生成するとともに、チップセレクト信号と
ともに供給されたコマンド信号が有効なときに、次のク
ロックサイクルにも外部クロック信号に同期して第１内
部クロック信号を生成する。コマンドラッチ回路は、第
１内部クロック信号に同期して内部コマンド信号を取り
込む。
バッファは、メモリ動作を指示するコマンド信号を、チ
ップの選択を指示するチップセレクト信号の活性化時に
受け付け、内部コマンド信号として出力する。第１クロ
ック発生回路は、チップセレクト信号が供給されたクロ
ックサイクルに外部クロック信号に同期して第１内部ク
ロック信号を生成するとともに、チップセレクト信号と
ともに供給されたコマンド信号が有効なときに、次のク
ロックサイクルにも外部クロック信号に同期して第１内
部クロック信号を生成する。コマンドラッチ回路は、第
１内部クロック信号に同期して内部コマンド信号を取り
込む。
【００１８】有効なコマンド信号が供給された場合、第
１内部クロック信号は、コマンド信号の供給サイクルを
含めて２回連続して発生する。このため、２回目の第１
クロック信号により、コマンドラッチ回路に保持されて
いるコマンドを確実リセットできる。有効なコマンド信
号が供給されない場合、コマンドラッチ回路は、有効な
コマンド信号が供給された次のクロックサイクルでは動
作しない。したがって、コマンドラッチ回路の動作頻度
を従来に比べ減らすことができ、動作時およびスタンバ
イ時の消費電流をともに削減できる。
１内部クロック信号は、コマンド信号の供給サイクルを
含めて２回連続して発生する。このため、２回目の第１
クロック信号により、コマンドラッチ回路に保持されて
いるコマンドを確実リセットできる。有効なコマンド信
号が供給されない場合、コマンドラッチ回路は、有効な
コマンド信号が供給された次のクロックサイクルでは動
作しない。したがって、コマンドラッチ回路の動作頻度
を従来に比べ減らすことができ、動作時およびスタンバ
イ時の消費電流をともに削減できる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリの第１
の実施形態を示している。この実施形態は、請求項１お
よび請求項２に対応している。この半導体メモリは、シ
リコン基板上にCMOSプロセスを使用してクロック同期式
のSDRAMとして形成されている。SDRAMは、外部からクロ
ックイネーブル信号CKE、クロック信号CLK、チップセレ
クト信号/CS、コマンド信号CMD、アドレス信号ADDを受
け、データ信号DQを入出力している。ここで、クロック
イネーブル信号CKEは、クロック信号CLKおよびチップセ
レクト信号/CSのSDRAM内部への伝達を許可する信号であ
る。チップセレクト信号CSは、SDRAM（チップ）の選択
を指示する信号である。コマンド信号CMDは、読み出し
動作、書き込み動作、プリチャージ動作、およびメモリ
コアの活性化等のメモリ動作を指示する信号である。ア
ドレス信号ADDは、メモリセルを選択する信号である。
データ信号DQは、メモリセルに書き込まれるデータまた
はメモリセルから読み出されるデータを表す信号であ
る。
用いて説明する。図１は、本発明の半導体メモリの第１
の実施形態を示している。この実施形態は、請求項１お
よび請求項２に対応している。この半導体メモリは、シ
リコン基板上にCMOSプロセスを使用してクロック同期式
のSDRAMとして形成されている。SDRAMは、外部からクロ
ックイネーブル信号CKE、クロック信号CLK、チップセレ
クト信号/CS、コマンド信号CMD、アドレス信号ADDを受
け、データ信号DQを入出力している。ここで、クロック
イネーブル信号CKEは、クロック信号CLKおよびチップセ
レクト信号/CSのSDRAM内部への伝達を許可する信号であ
る。チップセレクト信号CSは、SDRAM（チップ）の選択
を指示する信号である。コマンド信号CMDは、読み出し
動作、書き込み動作、プリチャージ動作、およびメモリ
コアの活性化等のメモリ動作を指示する信号である。ア
ドレス信号ADDは、メモリセルを選択する信号である。
データ信号DQは、メモリセルに書き込まれるデータまた
はメモリセルから読み出されるデータを表す信号であ
る。
【００２０】図中、太線で示した信号線は、複数本で構
成されている。例えば、コマンド信号CMDは、ロウアド
レスストローブ信号/RAS、コラムアドレスストローブ信
号/CAS、および書き込みイネーブル信号/WEで構成され
ている。信号名の頭の"／"は負論理を示し、信号名の末
尾の"Ｚ"は正論理を示している。以降、クロック信号CL
K、チップセレクト信号/CSを、CLK信号、/CS信号のよう
に、信号名を略して称することもある。
成されている。例えば、コマンド信号CMDは、ロウアド
レスストローブ信号/RAS、コラムアドレスストローブ信
号/CAS、および書き込みイネーブル信号/WEで構成され
ている。信号名の頭の"／"は負論理を示し、信号名の末
尾の"Ｚ"は正論理を示している。以降、クロック信号CL
K、チップセレクト信号/CSを、CLK信号、/CS信号のよう
に、信号名を略して称することもある。
【００２１】SDRAMは、外部からの信号を受ける入力バ
ッファ（符号１０、１２、１４等）、入力バッファで受
けた信号を取り込むラッチ回路（符号１６、１８、２
０、２２、２４）、第１クロック発生回路２６、コマン
ドデコーダ２８、バースト書き込み制御回路３０、バー
スト読み出し制御回路３２、アクティブ検出回路３４、
第２クロック発生回路３６、第３クロック発生回路３
８、書き込みイネーブル発生回路４０、レイテンシ制御
回路４２、および複数の論理ゲートを有している。特に
図示していないが、SDRAMは、DRAMのメモリセルを有す
るメモリコアおよびメモリコアをクロック信号（後述す
るCLKMZ、CLK0Z）に同期して制御する制御回路（内部回
路）を有している。この実施形態では、SDRAMは、独立
に動作可能な２つのバンクを有している。なお、バンク
を選択するためのバンクアドレス信号は、図示を省略し
ている。
ッファ（符号１０、１２、１４等）、入力バッファで受
けた信号を取り込むラッチ回路（符号１６、１８、２
０、２２、２４）、第１クロック発生回路２６、コマン
ドデコーダ２８、バースト書き込み制御回路３０、バー
スト読み出し制御回路３２、アクティブ検出回路３４、
第２クロック発生回路３６、第３クロック発生回路３
８、書き込みイネーブル発生回路４０、レイテンシ制御
回路４２、および複数の論理ゲートを有している。特に
図示していないが、SDRAMは、DRAMのメモリセルを有す
るメモリコアおよびメモリコアをクロック信号（後述す
るCLKMZ、CLK0Z）に同期して制御する制御回路（内部回
路）を有している。この実施形態では、SDRAMは、独立
に動作可能な２つのバンクを有している。なお、バンク
を選択するためのバンクアドレス信号は、図示を省略し
ている。
【００２２】コマンドバッファ１０は、外部から供給さ
れるコマンド信号CMDを、後述する内部チップセレクト
信号EN1の活性化時に受け付け、受けた信号を増幅し、
内部コマンド信号ICMDとして出力する。アドレスバッフ
ァ１２は、外部から供給されるアドレス信号ADDを、内
部チップセレクト信号EN1の活性化時に受け付け、受け
た信号を増幅し、内部アドレス信号IADDとして出力す
る。データバッファ１４は、外部から供給されるデータ
信号DQを、後述する書き込みイネーブル信号WENZ1の活
性化時に受け付け、受けた信号を増幅し、内部データ信
号IDQとして出力する。
れるコマンド信号CMDを、後述する内部チップセレクト
信号EN1の活性化時に受け付け、受けた信号を増幅し、
内部コマンド信号ICMDとして出力する。アドレスバッフ
ァ１２は、外部から供給されるアドレス信号ADDを、内
部チップセレクト信号EN1の活性化時に受け付け、受け
た信号を増幅し、内部アドレス信号IADDとして出力す
る。データバッファ１４は、外部から供給されるデータ
信号DQを、後述する書き込みイネーブル信号WENZ1の活
性化時に受け付け、受けた信号を増幅し、内部データ信
号IDQとして出力する。
【００２３】クロックイネーブルラッチ１６は、バッフ
ァを介して供給されるクロック信号CLKの立ち上がりエ
ッジに同期してクロックイネーブル信号CKEを取り込
み、取り込んだ信号を内部クロックイネーブル信号CKEC
Zとして出力している。クロック信号CLKおよびチップセ
レクト信号/CSをそれぞれ受ける入力バッファは、内部
クロックイネーブル信号CKECZが高レベルのときに活性
化され、受けた信号を内部クロック信号ICLKおよび内部
チップセレクト信号EN1として出力する。EN1信号は、正
論理の信号であり、その論理レベルは、/CS信号の反対
になる。内部クロック信号ICLKは、バッファを介して内
部クロック信号CLK1として出力される。
ァを介して供給されるクロック信号CLKの立ち上がりエ
ッジに同期してクロックイネーブル信号CKEを取り込
み、取り込んだ信号を内部クロックイネーブル信号CKEC
Zとして出力している。クロック信号CLKおよびチップセ
レクト信号/CSをそれぞれ受ける入力バッファは、内部
クロックイネーブル信号CKECZが高レベルのときに活性
化され、受けた信号を内部クロック信号ICLKおよび内部
チップセレクト信号EN1として出力する。EN1信号は、正
論理の信号であり、その論理レベルは、/CS信号の反対
になる。内部クロック信号ICLKは、バッファを介して内
部クロック信号CLK1として出力される。
【００２４】チップセレクトラッチ１８は、ICLK信号の
立ち上がりエッジに同期してEN1信号を取り込み、取り
込んだ信号を内部チップセレクト信号CSCZとして出力す
る。コマンドラッチ回路２０は、後述する第１内部クロ
ック信号CLKCZの立ち上がりエッジに同期してICMD信号
を取り込み、取り込んだ信号をラッチコマンド信号LCMD
として出力する。コマンドラッチ回路２０に取り込まれ
た内部コマンド信号ICMDは、そのクロックサイクルのみ
有効である。このため、コマンドラッチ回路２０は、後
述するように、内部コマンド信号を取り込んだ次のクロ
ックサイクルに、取り込んだコマンドを自動的にリセッ
トする機能を有している。
立ち上がりエッジに同期してEN1信号を取り込み、取り
込んだ信号を内部チップセレクト信号CSCZとして出力す
る。コマンドラッチ回路２０は、後述する第１内部クロ
ック信号CLKCZの立ち上がりエッジに同期してICMD信号
を取り込み、取り込んだ信号をラッチコマンド信号LCMD
として出力する。コマンドラッチ回路２０に取り込まれ
た内部コマンド信号ICMDは、そのクロックサイクルのみ
有効である。このため、コマンドラッチ回路２０は、後
述するように、内部コマンド信号を取り込んだ次のクロ
ックサイクルに、取り込んだコマンドを自動的にリセッ
トする機能を有している。
【００２５】アドレスラッチ回路２２は、第１内部クロ
ック信号CLKCZの立ち上がりエッジに同期してIADD信号
を取り込み、取り込んだ信号をラッチアドレス信号LADD
として出力する。データラッチ回路２４は、後述する第
２内部クロック信号CLKDQZの立ち上がりエッジに同期し
てIDQ信号を取り込み、取り込んだ信号をラッチデータ
信号LDQとして出力する。
ック信号CLKCZの立ち上がりエッジに同期してIADD信号
を取り込み、取り込んだ信号をラッチアドレス信号LADD
として出力する。データラッチ回路２４は、後述する第
２内部クロック信号CLKDQZの立ち上がりエッジに同期し
てIDQ信号を取り込み、取り込んだ信号をラッチデータ
信号LDQとして出力する。
【００２６】第１クロック発生回路２６は、EN1信号、C
LK1信号、ICMD信号、および後述する状態信号ACTALLZ、
ACTZを受け、ICMD信号が有効であることを識別したとき
に、CLK1信号に同期して第１内部クロック信号CLKCZを
生成する。コマンドデコーダ２８は、CSCZ信号、LCMD信
号、およびACTALLZ、ACTZ信号を受け、外部から供給さ
れたコマンドが有効であることを識別したときに、コマ
ンド信号CMDCZ（書き込みコマンド信号WRPZ、読み出し
コマンド信号RDPZ、アクティブコマンド信号ACTPZ、ま
たはプリチャージコマンド信号PREPZ）を出力する。
LK1信号、ICMD信号、および後述する状態信号ACTALLZ、
ACTZを受け、ICMD信号が有効であることを識別したとき
に、CLK1信号に同期して第１内部クロック信号CLKCZを
生成する。コマンドデコーダ２８は、CSCZ信号、LCMD信
号、およびACTALLZ、ACTZ信号を受け、外部から供給さ
れたコマンドが有効であることを識別したときに、コマ
ンド信号CMDCZ（書き込みコマンド信号WRPZ、読み出し
コマンド信号RDPZ、アクティブコマンド信号ACTPZ、ま
たはプリチャージコマンド信号PREPZ）を出力する。
【００２７】バースト書き込み制御回路３０は、WRPZ信
号を受け、バースト書き込み動作に必要な期間、バース
ト書き込み信号WBSTZを活性化する。バースト読み出し
制御回路３２は、RDPZ信号を受け、バースト読み出し動
作が必要な期間、バースト読み出し信号RBSTZを活性化
する。アクティブ検出回路３４は、２つのバンクに対応
してそれぞれ形成されている。アクティブ検出回路３４
は、ACTPZ信号およびPREPZ信号を受け、バンクの動作状
態を把握し、バンクがアクティブ状態（ワード線が選択
された状態）のとき、アクティブ信号ACT0（またはACT
1）を活性化する。状態信号ACTALLZは、ACT0信号および
ACT1信号がともに活性化されたとき、すなわち、全バン
クがアクティブ状態のとき活性化される。状態信号ACTZ
は、ACT0信号およびACT1信号の少なくとも１つが活性化
されたとき、すなわち、いずれかのバンクがアクティブ
状態のとき活性化される。
号を受け、バースト書き込み動作に必要な期間、バース
ト書き込み信号WBSTZを活性化する。バースト読み出し
制御回路３２は、RDPZ信号を受け、バースト読み出し動
作が必要な期間、バースト読み出し信号RBSTZを活性化
する。アクティブ検出回路３４は、２つのバンクに対応
してそれぞれ形成されている。アクティブ検出回路３４
は、ACTPZ信号およびPREPZ信号を受け、バンクの動作状
態を把握し、バンクがアクティブ状態（ワード線が選択
された状態）のとき、アクティブ信号ACT0（またはACT
1）を活性化する。状態信号ACTALLZは、ACT0信号および
ACT1信号がともに活性化されたとき、すなわち、全バン
クがアクティブ状態のとき活性化される。状態信号ACTZ
は、ACT0信号およびACT1信号の少なくとも１つが活性化
されたとき、すなわち、いずれかのバンクがアクティブ
状態のとき活性化される。
【００２８】第２クロック発生回路３６は、CSCZ信号ま
たはWBSTZ信号の活性化時に書き込みイネーブル信号WEN
Zを生成するORゲートと、WENZ信号の高レベル時にCLK1
信号に同期する第２内部クロック信号CLKDQZを生成する
ANDゲートとを有している。すなわち、第２クロック発
生回路３６は、アクティブ状態のバンクが存在する場合
には、/CS信号の活性化時およびバースト書き込み動作
時に、DQ信号を取り込むCLKDQZ信号を出力する。
たはWBSTZ信号の活性化時に書き込みイネーブル信号WEN
Zを生成するORゲートと、WENZ信号の高レベル時にCLK1
信号に同期する第２内部クロック信号CLKDQZを生成する
ANDゲートとを有している。すなわち、第２クロック発
生回路３６は、アクティブ状態のバンクが存在する場合
には、/CS信号の活性化時およびバースト書き込み動作
時に、DQ信号を取り込むCLKDQZ信号を出力する。
【００２９】第３クロック発生回路３８は、CSCZ信号、
WBSTZ信号、またはRBSTZ信号の活性化時に、CLK1信号に
同期する第３内部クロック信号CLKMZを生成する。すな
わち、第３クロック発生回路３８は、/CS信号の活性化
時、バースト書き込み動作時、およびバースト読み出し
動作時にCLKMZ信号を出力する。CLKMZ信号は、メモリコ
アを制御する制御回路等の内部回路を動作させるための
基本クロック信号である。
WBSTZ信号、またはRBSTZ信号の活性化時に、CLK1信号に
同期する第３内部クロック信号CLKMZを生成する。すな
わち、第３クロック発生回路３８は、/CS信号の活性化
時、バースト書き込み動作時、およびバースト読み出し
動作時にCLKMZ信号を出力する。CLKMZ信号は、メモリコ
アを制御する制御回路等の内部回路を動作させるための
基本クロック信号である。
【００３０】書き込みイネーブル発生回路４０は、EN1
信号またはWBSTZ信号の活性化時に、書き込みイネーブ
ル信号WENZ1を生成する。すなわち、書き込みイネーブ
ル発生回路４０は、アクティブ状態のバンクが存在する
場合には、/CS信号の活性化時およびバースト書き込み
動作時に、DQ信号を受け付けるWENZ1信号を出力する。
信号またはWBSTZ信号の活性化時に、書き込みイネーブ
ル信号WENZ1を生成する。すなわち、書き込みイネーブ
ル発生回路４０は、アクティブ状態のバンクが存在する
場合には、/CS信号の活性化時およびバースト書き込み
動作時に、DQ信号を受け付けるWENZ1信号を出力する。
【００３１】レイテンシ制御回路４２は、メモリセルか
らの読み出しデータを外部に出力するタイミングに合わ
せて、バースト読み出し動作時に活性化されるRBSTZ信
号を遅延させる。内部クロック信号CLK0Zは、遅延され
たRBSTZ信号の高レベル時に、CLK1信号に同期して生成
される。CLK0Z信号は、読み出しデータを出力するデー
タ出力バッファの同期信号、あるいは並列の読み出しデ
ータを直列データに変換するための同期信号として使用
される。
らの読み出しデータを外部に出力するタイミングに合わ
せて、バースト読み出し動作時に活性化されるRBSTZ信
号を遅延させる。内部クロック信号CLK0Zは、遅延され
たRBSTZ信号の高レベル時に、CLK1信号に同期して生成
される。CLK0Z信号は、読み出しデータを出力するデー
タ出力バッファの同期信号、あるいは並列の読み出しデ
ータを直列データに変換するための同期信号として使用
される。
【００３２】図２は、図１に示した入力バッファ１０、
１２、１４の詳細を示している。入力バッファ１０、１
２、１４は、イネーブル信号ENA（EN1信号またはWENZ1
信号）の反転信号および入力信号IN（CMD信号、ADD信
号、またはDQ信号）を受け、出力信号OUT（ICMD信号、I
ADD信号、またはIDQ信号）を出力する負論理のアンド回
路を有している。すなわち、入力バッファ１０、１２、
１４は、イネーブル信号が高レベルのときに、入力信号
INを出力信号OUTとして出力する。なお、入力バッファ
１０、１２、１４を、カレントミラー回路を含む差動増
幅回路で構成してもよい。この場合、入力信号INおよび
その反転信号は、差動入力部に入力され、イネーブル信
号ENAは、差動増幅回路と電源とを接続するスイッチン
グトランジスタを制御する。
１２、１４の詳細を示している。入力バッファ１０、１
２、１４は、イネーブル信号ENA（EN1信号またはWENZ1
信号）の反転信号および入力信号IN（CMD信号、ADD信
号、またはDQ信号）を受け、出力信号OUT（ICMD信号、I
ADD信号、またはIDQ信号）を出力する負論理のアンド回
路を有している。すなわち、入力バッファ１０、１２、
１４は、イネーブル信号が高レベルのときに、入力信号
INを出力信号OUTとして出力する。なお、入力バッファ
１０、１２、１４を、カレントミラー回路を含む差動増
幅回路で構成してもよい。この場合、入力信号INおよび
その反転信号は、差動入力部に入力され、イネーブル信
号ENAは、差動増幅回路と電源とを接続するスイッチン
グトランジスタを制御する。
【００３３】図３は、図１に示したラッチ回路１６、１
８、２２、２４の詳細を示している。ラッチ回路は、信
号ラッチ部４４および信号出力部４６を有している。信
号ラッチ部４４は、入力と出力とを互いに接続したCMOS
インバータ４４ａ、４４ｂ、CMOSインバータ４４ａ、４
４ｂの出力ノードND1、ND2を、それぞれ電源線VIIに接
続するpMOSトランジスタ４４ｃ、４４ｄ（以下、単にpM
OSと称する）、CMOSインバータ４４ａ、４４ｂのnMOSト
ランジスタのソースを接地線VSSに接続するnMOSトラン
ジスタ４４ｅ、４４ｆ、４４ｇ、４４ｈ、４４ｉ（以
下、単にnMOSと称する）、およびインバータ４４ｊで構
成されている。
８、２２、２４の詳細を示している。ラッチ回路は、信
号ラッチ部４４および信号出力部４６を有している。信
号ラッチ部４４は、入力と出力とを互いに接続したCMOS
インバータ４４ａ、４４ｂ、CMOSインバータ４４ａ、４
４ｂの出力ノードND1、ND2を、それぞれ電源線VIIに接
続するpMOSトランジスタ４４ｃ、４４ｄ（以下、単にpM
OSと称する）、CMOSインバータ４４ａ、４４ｂのnMOSト
ランジスタのソースを接地線VSSに接続するnMOSトラン
ジスタ４４ｅ、４４ｆ、４４ｇ、４４ｈ、４４ｉ（以
下、単にnMOSと称する）、およびインバータ４４ｊで構
成されている。
【００３４】pMOS４４ｃ、４４ｄのゲートおよびnMOS４
４ｉのゲートには、クロック信号CLKZ（CLK信号をバッ
ファで受けた信号、ICLK信号、CLKCZ信号、およびCLKDQ
Z信号）が供給されている。nMOS４４ｅのゲートには、
入力信号INが供給され、nMOS４４ｇのゲートには、イン
バータ４４ｊを介して入力信号INの反転信号が供給され
ている。nMOS４４ｆ、４４ｈのゲートには、ノードND
1、ND2の反転ノード/ND1、/ND2がそれぞれ接続されてい
る。
４ｉのゲートには、クロック信号CLKZ（CLK信号をバッ
ファで受けた信号、ICLK信号、CLKCZ信号、およびCLKDQ
Z信号）が供給されている。nMOS４４ｅのゲートには、
入力信号INが供給され、nMOS４４ｇのゲートには、イン
バータ４４ｊを介して入力信号INの反転信号が供給され
ている。nMOS４４ｆ、４４ｈのゲートには、ノードND
1、ND2の反転ノード/ND1、/ND2がそれぞれ接続されてい
る。
【００３５】信号出力部４６は、pMOSおよびnMOSからな
る２つの出力回路４６ａ、４６ｂ、ラッチ４６ｃ、およ
びインバータ４６ｄを有している。ラッチ４６ｃは、２
つのインバータの入力と出力とを互いに接続して構成さ
れ、両インバータの入力でそれぞれ出力回路４６ａ、４
６ｂの出力を受けている。インバータ４６ｄは、出力回
路４６ｂの出力レベルを反転し、反転した信号を出力信
号OUT（CKECZ信号、CSCZ信号、LADD信号、およびLDQ信
号）として出力する。
る２つの出力回路４６ａ、４６ｂ、ラッチ４６ｃ、およ
びインバータ４６ｄを有している。ラッチ４６ｃは、２
つのインバータの入力と出力とを互いに接続して構成さ
れ、両インバータの入力でそれぞれ出力回路４６ａ、４
６ｂの出力を受けている。インバータ４６ｄは、出力回
路４６ｂの出力レベルを反転し、反転した信号を出力信
号OUT（CKECZ信号、CSCZ信号、LADD信号、およびLDQ信
号）として出力する。
【００３６】上述したラッチ回路では、信号ラッチ部４
４のpMOS４４ｃ、４４ｄは、CLKZ信号が低レベルのとき
オンし、ノードND1、ND2は高レベルになる。信号出力部
４６の出力回路４６ａ、４６ｂは、ノードND1、ND2が高
レベルのときにオフする。このため、信号出力部４６
は、ラッチ４６ｃに保持されている信号を出力信号OUT
として出力する。
４のpMOS４４ｃ、４４ｄは、CLKZ信号が低レベルのとき
オンし、ノードND1、ND2は高レベルになる。信号出力部
４６の出力回路４６ａ、４６ｂは、ノードND1、ND2が高
レベルのときにオフする。このため、信号出力部４６
は、ラッチ４６ｃに保持されている信号を出力信号OUT
として出力する。
【００３７】CLKZ信号が高レベルに変化すると、信号ラ
ッチ部４４のnMOS４４ｉはオンし、CMOSインバータ４４
ａ、４４ｂは活性化される。nMOS４４ｅ、４４ｇのいず
れかが、入力信号INのレベルに応じてオンすることで、
ノードND1、ND2は、互いに逆のレベルに変化する。ノー
ドND1、ND2のレベルは、nMOS４４ｆ、４４ｈにフィード
バックされ、信号ラッチ部４４の状態は固定される。ノ
ードND1、ND2のレベルが決まると、それ以降は、入力信
号INが変化しても信号ラッチ部４４の状態は変わらな
い。すなわち、CLKZ信号の立ち上がりエッジに同期して
入力信号INがラッチされる。
ッチ部４４のnMOS４４ｉはオンし、CMOSインバータ４４
ａ、４４ｂは活性化される。nMOS４４ｅ、４４ｇのいず
れかが、入力信号INのレベルに応じてオンすることで、
ノードND1、ND2は、互いに逆のレベルに変化する。ノー
ドND1、ND2のレベルは、nMOS４４ｆ、４４ｈにフィード
バックされ、信号ラッチ部４４の状態は固定される。ノ
ードND1、ND2のレベルが決まると、それ以降は、入力信
号INが変化しても信号ラッチ部４４の状態は変わらな
い。すなわち、CLKZ信号の立ち上がりエッジに同期して
入力信号INがラッチされる。
【００３８】図４は、図１に示したコマンドラッチ回路
２０の詳細を示している。コマンドラッチ回路２０は、
図３のラッチ回路１６、１８、２２、２４に、出力信号
（LCMD信号）を自動的にリセットする回路を付加して構
成されている。コマンドラッチ回路２０は、図３と同一
の信号ラッチ部４４、信号出力部４６、およびCMOS伝達
ゲート２０ａ、nMOS２０ｂ、遅延回路２０ｃ、フリップ
フロップ２０ｄ、pMOS２０ｅ、nMOS２０ｆを有してい
る。
２０の詳細を示している。コマンドラッチ回路２０は、
図３のラッチ回路１６、１８、２２、２４に、出力信号
（LCMD信号）を自動的にリセットする回路を付加して構
成されている。コマンドラッチ回路２０は、図３と同一
の信号ラッチ部４４、信号出力部４６、およびCMOS伝達
ゲート２０ａ、nMOS２０ｂ、遅延回路２０ｃ、フリップ
フロップ２０ｄ、pMOS２０ｅ、nMOS２０ｆを有してい
る。
【００３９】CMOS伝達ゲート２０ａは、フリップフロッ
プ２０ｄの出力FOUTが高レベルのときにオンし、CLKCZ
信号を信号ラッチ部４４に伝達する。nMOS２０ｂは、フ
リップフロップ２０ｄの出力FOUTが高レベルのときにオ
ンし、信号ラッチ部４４を非活性化する。遅延回路２０
ｃは、フリップフロップ２０ｄの出力FOUTの変化を所定
時間遅らせ、pMOS２０ｅおよびnMOS２０ｆの制御信号PC
ON、NCONを生成する。
プ２０ｄの出力FOUTが高レベルのときにオンし、CLKCZ
信号を信号ラッチ部４４に伝達する。nMOS２０ｂは、フ
リップフロップ２０ｄの出力FOUTが高レベルのときにオ
ンし、信号ラッチ部４４を非活性化する。遅延回路２０
ｃは、フリップフロップ２０ｄの出力FOUTの変化を所定
時間遅らせ、pMOS２０ｅおよびnMOS２０ｆの制御信号PC
ON、NCONを生成する。
【００４０】フリップフロップ２０ｄは、LCMD信号が高
レベルに変化したときにリセットされ、出力FOUTを低レ
ベルにする。フリップフロップ２０ｄは、SDRAMに電源
が供給されたときに活性化される開始信号STTZを受け、
出力FOUTを低レベルにリセットする。pMOS２０ｅおよび
nMOS２０ｆは、それぞれ制御信号PCON、NCONが低レベ
ル、高レベルのときにオンし、信号出力部４６のラッチ
４６ｃをリセットする。
レベルに変化したときにリセットされ、出力FOUTを低レ
ベルにする。フリップフロップ２０ｄは、SDRAMに電源
が供給されたときに活性化される開始信号STTZを受け、
出力FOUTを低レベルにリセットする。pMOS２０ｅおよび
nMOS２０ｆは、それぞれ制御信号PCON、NCONが低レベ
ル、高レベルのときにオンし、信号出力部４６のラッチ
４６ｃをリセットする。
【００４１】図５は、図４に示したコマンドラッチ回路
２０の動作を示している。例えば、コマンドラッチ回路
２０は、CLKCZ信号の立ち上がり時に低レベルの内部コ
マンド信号ICMDを取り込み、ノードND2を低レベルに
し、LCMD信号を低レベルに変化させる（図５（ａ））。
低レベルのLCMD信号によりフリップフロップ２０ｄはリ
セットされ、出力FOUTを低レベルにする（図５
（ｂ））。図４のCMOS伝達ゲート２０ａおよびnMOS２０
ｂは、出力FOUTの低レベルを受けてそれぞれオフおよび
オンする。この動作により信号ラッチ部４４は、リセッ
トされ、ノードND1、ND2はともに高レベルになる（図５
（ｃ））。
２０の動作を示している。例えば、コマンドラッチ回路
２０は、CLKCZ信号の立ち上がり時に低レベルの内部コ
マンド信号ICMDを取り込み、ノードND2を低レベルに
し、LCMD信号を低レベルに変化させる（図５（ａ））。
低レベルのLCMD信号によりフリップフロップ２０ｄはリ
セットされ、出力FOUTを低レベルにする（図５
（ｂ））。図４のCMOS伝達ゲート２０ａおよびnMOS２０
ｂは、出力FOUTの低レベルを受けてそれぞれオフおよび
オンする。この動作により信号ラッチ部４４は、リセッ
トされ、ノードND1、ND2はともに高レベルになる（図５
（ｃ））。
【００４２】フリップフロップ２０ｄの出力FOUTは、CL
KCZ信号の立ち下がりに同期してセットされる（図５
（ｄ））。制御信号PCON、NCONは、出力FOUTの変化から
所定時間後に、低レベルおよび高レベルにそれぞれ変化
する（図５（ｅ））。pMOS２０ｅおよびnMOS２０ｆは、
制御信号PCON、NCONを受けてオンし、ノードOUT0および
LCMD信号を高レベルに変化させる（図５（ｆ））。すな
わち、コマンドラッチ回路２０は、ICMD信号を取り込ん
だ後、所定の時間後に自動的にリセットされる。
KCZ信号の立ち下がりに同期してセットされる（図５
（ｄ））。制御信号PCON、NCONは、出力FOUTの変化から
所定時間後に、低レベルおよび高レベルにそれぞれ変化
する（図５（ｅ））。pMOS２０ｅおよびnMOS２０ｆは、
制御信号PCON、NCONを受けてオンし、ノードOUT0および
LCMD信号を高レベルに変化させる（図５（ｆ））。すな
わち、コマンドラッチ回路２０は、ICMD信号を取り込ん
だ後、所定の時間後に自動的にリセットされる。
【００４３】フリップフロップ２０ｄのノードFOUT0
は、高レベルのLCMD信号により低レベルに変化する（図
５（ｇ））。制御信号PCON、NCONは、出力FOUTの変化か
ら所定時間後に、高レベルおよび低レベルにそれぞれ変
化する（図５（ｈ））。一方、コマンドラッチ回路２０
は、CLKCZ信号の立ち上がり時に高レベルのICMD信号を
取り込み、ノードND1を低レベルにする（図５
（ｉ））。このとき、出力ノードOUT0およびLCMD信号
は、既に高レベルにリセットされているため、変化しな
い（図５（ｊ））。ノードND1は、CLKCZ信号の立ち下が
りに同期して高レベルにリセットされる（図５
（ｋ））。
は、高レベルのLCMD信号により低レベルに変化する（図
５（ｇ））。制御信号PCON、NCONは、出力FOUTの変化か
ら所定時間後に、高レベルおよび低レベルにそれぞれ変
化する（図５（ｈ））。一方、コマンドラッチ回路２０
は、CLKCZ信号の立ち上がり時に高レベルのICMD信号を
取り込み、ノードND1を低レベルにする（図５
（ｉ））。このとき、出力ノードOUT0およびLCMD信号
は、既に高レベルにリセットされているため、変化しな
い（図５（ｊ））。ノードND1は、CLKCZ信号の立ち下が
りに同期して高レベルにリセットされる（図５
（ｋ））。
【００４４】図６は、図１に示した第１クロック発生回
路２６の詳細を示している。第１クロック発生回路２６
は、コマンド判定回路２６ａおよびクロック出力回路２
６ｂを有している。コマンド判定回路２６ａは、チップ
セレクト信号/CSの活性化時かつ状態信号ACTALLZの非活
性化時にコマンド信号CMDをデコードしてアクティブコ
マンド信号ACTP0Zを出力する回路と、チップセレクト信
号/CSおよび状態信号ACTZの活性化時にコマンド信号CMD
をデコードしてプリチャージコマンド信号PREP0Z、読み
出しコマンド信号RDP0Z、または書き込みコマンド信号W
RP0Zを出力する回路とを有している。すなわち、第１ク
ロック発生回路２６は、有効なコマンド信号CMDのみを
デコードするコマンドデコーダとして動作する。第１ク
ロック発生回路２６は、無効なコマンド信号CMDが供給
されたとき動作しない。このため、消費電流が削減でき
る。
路２６の詳細を示している。第１クロック発生回路２６
は、コマンド判定回路２６ａおよびクロック出力回路２
６ｂを有している。コマンド判定回路２６ａは、チップ
セレクト信号/CSの活性化時かつ状態信号ACTALLZの非活
性化時にコマンド信号CMDをデコードしてアクティブコ
マンド信号ACTP0Zを出力する回路と、チップセレクト信
号/CSおよび状態信号ACTZの活性化時にコマンド信号CMD
をデコードしてプリチャージコマンド信号PREP0Z、読み
出しコマンド信号RDP0Z、または書き込みコマンド信号W
RP0Zを出力する回路とを有している。すなわち、第１ク
ロック発生回路２６は、有効なコマンド信号CMDのみを
デコードするコマンドデコーダとして動作する。第１ク
ロック発生回路２６は、無効なコマンド信号CMDが供給
されたとき動作しない。このため、消費電流が削減でき
る。
【００４５】コマンド判定回路２６ａは、ACTPZ信号、P
REPZ信号、RDPZ信号、WRPZ信号のOR論理をコマンドイネ
ーブル信号CMDENとして出力する。クロック出力回路２
６ｂは、CLK1信号の低レベル時にオンしコマンドイネー
ブル信号CMDENを内部に伝達するCMOS伝達ゲートと、CMO
S伝達ゲートを介して伝達されるCMDEN信号をラッチコマ
ンドイネーブル信号LCMDENとして保持するラッチと、LC
MDEN信号の活性化時（高レベル時）にCLK1信号に同期す
る第１内部クロック信号CLKCZを出力するANDゲートとを
有している。
REPZ信号、RDPZ信号、WRPZ信号のOR論理をコマンドイネ
ーブル信号CMDENとして出力する。クロック出力回路２
６ｂは、CLK1信号の低レベル時にオンしコマンドイネー
ブル信号CMDENを内部に伝達するCMOS伝達ゲートと、CMO
S伝達ゲートを介して伝達されるCMDEN信号をラッチコマ
ンドイネーブル信号LCMDENとして保持するラッチと、LC
MDEN信号の活性化時（高レベル時）にCLK1信号に同期す
る第１内部クロック信号CLKCZを出力するANDゲートとを
有している。
【００４６】図７は、第１クロック発生回路２６の動作
を示している。CMD信号は、CLK信号に対して余裕（所定
のセットアップ時間）を持ってSDRAMに供給される。こ
の例では、１番目のCLK信号に同期してバンク０に対す
るアクティブコマンドACT0が供給され、２番目のCLK信
号に同期してバンク１に対するアクティブコマンドACT1
が供給され、３番目のCLK信号では、コマンドが供給さ
れない場合を示している。
を示している。CMD信号は、CLK信号に対して余裕（所定
のセットアップ時間）を持ってSDRAMに供給される。こ
の例では、１番目のCLK信号に同期してバンク０に対す
るアクティブコマンドACT0が供給され、２番目のCLK信
号に同期してバンク１に対するアクティブコマンドACT1
が供給され、３番目のCLK信号では、コマンドが供給さ
れない場合を示している。
【００４７】まず、１番目のCLK信号に対応して、/CS信
号の活性化とともにアクティブコマンドACT0が供給され
る（図７（ａ））。状態信号ACTALLZが低レベルのた
め、図６のコマンド判定回路２６ａは動作し、CMDEN信
号を活性化する（図７（ｂ））。このとき、CLK信号は
まだ低レベルであるため、クロック出力回路２６ｂのCM
OS伝達ゲートはオンしている。このため、CMDEN信号の
活性化に応じてLCMDEN信号が活性化される（図７
（ｃ））。LCMDEN信号が活性化されているため、CLK1信
号に同期して第１内部クロック信号CLKCZが出力される
（図７（ｄ））。
号の活性化とともにアクティブコマンドACT0が供給され
る（図７（ａ））。状態信号ACTALLZが低レベルのた
め、図６のコマンド判定回路２６ａは動作し、CMDEN信
号を活性化する（図７（ｂ））。このとき、CLK信号は
まだ低レベルであるため、クロック出力回路２６ｂのCM
OS伝達ゲートはオンしている。このため、CMDEN信号の
活性化に応じてLCMDEN信号が活性化される（図７
（ｃ））。LCMDEN信号が活性化されているため、CLK1信
号に同期して第１内部クロック信号CLKCZが出力される
（図７（ｄ））。
【００４８】この後、内部回路が動作してバンク０がア
クティブ状態になり、状態信号ACTZが高レベルに変化す
る（図７（ｅ））。CLKCZ信号は、CLK信号の立ち下がり
に同期して低レベルに変化する（図７（ｆ））。また、
CLK信号の立ち下がりにより、図６のCMOS伝達ゲートが
再びオンする。LCMDEN信号は、低レベルのCMDEN信号に
応じて非活性化される（図７（ｇ））。
クティブ状態になり、状態信号ACTZが高レベルに変化す
る（図７（ｅ））。CLKCZ信号は、CLK信号の立ち下がり
に同期して低レベルに変化する（図７（ｆ））。また、
CLK信号の立ち下がりにより、図６のCMOS伝達ゲートが
再びオンする。LCMDEN信号は、低レベルのCMDEN信号に
応じて非活性化される（図７（ｇ））。
【００４９】次に、２番目のCLK信号に対応して、/CS信
号の活性化とともにアクティブコマンドACT1が供給され
る（図７（ｈ））。状態信号ACTALLZが低レベルのた
め、CMDEN信号が活性化される（図７（ｉ））。CMDEN信
号の活性化に応じてLCMDEN信号が活性化される（図７
（ｊ））。LCMDEN信号の活性化により、CLK1信号に同期
して第１内部クロック信号CLKCZが出力される（図７
（ｋ））。この後、内部回路が動作してバンク１がアク
ティブ状態になり、状態信号ACTALLZが高レベルに変化
する（図７（ｌ））。
号の活性化とともにアクティブコマンドACT1が供給され
る（図７（ｈ））。状態信号ACTALLZが低レベルのた
め、CMDEN信号が活性化される（図７（ｉ））。CMDEN信
号の活性化に応じてLCMDEN信号が活性化される（図７
（ｊ））。LCMDEN信号の活性化により、CLK1信号に同期
して第１内部クロック信号CLKCZが出力される（図７
（ｋ））。この後、内部回路が動作してバンク１がアク
ティブ状態になり、状態信号ACTALLZが高レベルに変化
する（図７（ｌ））。
【００５０】３番目のCLK信号に対応して、コマンドは
供給されない（図７（ｍ））。/CS信号が活性化されな
いため、図６のコマンド判定回路２６ａは非活性化さ
れ、CMDEN信号を活性化しない（図７（ｎ））。したが
って、第１内部クロック信号CLKCZは出力されない（図
７（ｏ））。また、ACTALLZ信号が高レベルのとき、全
バンクが活性化されている。このため、３番目のCLK信
号に対応してアクティブコマンドACT0（またはACT1）が
供給されたとき、コマンド判定回路２６ａは、そのコマ
ンドを無効と判断し、第１内部クロック信号CLKCZを出
力しない。同様に、１番目のCLK信号に対応して書き込
みコマンド、読み出しコマンド、またはプリチャージコ
マンドが供給されたとき、コマンド判定回路２６ａは、
そのコマンドを無効と判断し、第１内部クロック信号CL
KCZを出力しない。
供給されない（図７（ｍ））。/CS信号が活性化されな
いため、図６のコマンド判定回路２６ａは非活性化さ
れ、CMDEN信号を活性化しない（図７（ｎ））。したが
って、第１内部クロック信号CLKCZは出力されない（図
７（ｏ））。また、ACTALLZ信号が高レベルのとき、全
バンクが活性化されている。このため、３番目のCLK信
号に対応してアクティブコマンドACT0（またはACT1）が
供給されたとき、コマンド判定回路２６ａは、そのコマ
ンドを無効と判断し、第１内部クロック信号CLKCZを出
力しない。同様に、１番目のCLK信号に対応して書き込
みコマンド、読み出しコマンド、またはプリチャージコ
マンドが供給されたとき、コマンド判定回路２６ａは、
そのコマンドを無効と判断し、第１内部クロック信号CL
KCZを出力しない。
【００５１】図８は、図１に示したコマンドデコーダ２
８の詳細を示している。コマンドデコーダ２８は、CSCZ
信号の活性化およびACTALLZ信号の非活性化時に動作
し、デコード結果に応じてアクティブコマンド信号ACTP
Zを出力するAND回路２８ａと、CSCZ信号およびACTZ信号
の活性化時に動作し、デコード結果に応じてプリチャー
ジコマンド信号PREPZ、読み出しコマンド信号RDPZ、お
よび書き込みコマンド信号WRPZをそれぞれ出力するAND
回路２８ｂ、２８ｃ、２８ｄとを有している。
８の詳細を示している。コマンドデコーダ２８は、CSCZ
信号の活性化およびACTALLZ信号の非活性化時に動作
し、デコード結果に応じてアクティブコマンド信号ACTP
Zを出力するAND回路２８ａと、CSCZ信号およびACTZ信号
の活性化時に動作し、デコード結果に応じてプリチャー
ジコマンド信号PREPZ、読み出しコマンド信号RDPZ、お
よび書き込みコマンド信号WRPZをそれぞれ出力するAND
回路２８ｂ、２８ｃ、２８ｄとを有している。
【００５２】このコマンドデコーダ２８は、例えば、AC
TALLZ信号が高レベルのとき、/CS信号（CSCZ信号）の活
性化とともにアクティブコマンドを示すコマンド信号を
受けても、ACTPZ信号を出力しない。また、コマンドデ
コーダ２８は、例えば、ACTZ信号が低レベルのとき（バ
ンク０、１がいずれも活性化されていないとき）、/CS
信号（CSCZ信号）の活性化とともに書き込みコマンドを
示すコマンド信号を受けても、WRPZを出力しない。すな
わち、コマンドデコーダ２８は、メモリコアを制御する
制御回路等の内部回路を動作させるための有効なコマン
ドが供給されたときのみ動作する。このため、コマンド
デコーダ２８の動作頻度が減り、消費電流が削減され
る。
TALLZ信号が高レベルのとき、/CS信号（CSCZ信号）の活
性化とともにアクティブコマンドを示すコマンド信号を
受けても、ACTPZ信号を出力しない。また、コマンドデ
コーダ２８は、例えば、ACTZ信号が低レベルのとき（バ
ンク０、１がいずれも活性化されていないとき）、/CS
信号（CSCZ信号）の活性化とともに書き込みコマンドを
示すコマンド信号を受けても、WRPZを出力しない。すな
わち、コマンドデコーダ２８は、メモリコアを制御する
制御回路等の内部回路を動作させるための有効なコマン
ドが供給されたときのみ動作する。このため、コマンド
デコーダ２８の動作頻度が減り、消費電流が削減され
る。
【００５３】図９は、第１の実施形態のSDRAMの動作の
一例を示している。なお、１番目のCLK信号が供給され
たとき、いずれのバンクも活性化されていない。まず、
１番目のCLK信号に対応して、チップセレクト信号/CS、
バンク０に対するアクティブコマンドACT0、アドレス信
号ADD1、およびデータ信号DQ0が供給される。/CS信号の
活性化によりEN1信号が活性化され、図１のコマンドバ
ッファ１０およびアドレスバッファ１２が活性化される
（図９（ａ））。ACTZ信号の非活性化により書き込みイ
ネーブル信号WENZ1は、非活性を保ち、図１のデータバ
ッファ１４は非活性を保つ（図９（ｂ））。
一例を示している。なお、１番目のCLK信号が供給され
たとき、いずれのバンクも活性化されていない。まず、
１番目のCLK信号に対応して、チップセレクト信号/CS、
バンク０に対するアクティブコマンドACT0、アドレス信
号ADD1、およびデータ信号DQ0が供給される。/CS信号の
活性化によりEN1信号が活性化され、図１のコマンドバ
ッファ１０およびアドレスバッファ１２が活性化される
（図９（ａ））。ACTZ信号の非活性化により書き込みイ
ネーブル信号WENZ1は、非活性を保ち、図１のデータバ
ッファ１４は非活性を保つ（図９（ｂ））。
【００５４】図１の第１クロック発生回路２６は、高レ
ベルのEN1信号、アクティブコマンド信号ACT0、および
低レベルの状態信号ACTZ、ACTALLZを受ける。このと
き、状態信号ACTALLZ信号は低レベルであるため、第１
クロック発生回路２６は、アクティブコマンドACT0を有
効なコマンドと識別し、第１内部クロック信号CLKCZを
生成する（図９（ｃ））。図１のコマンドラッチ回路２
０およびアドレスラッチ回路２２は、CLKCZ信号に同期
して内部コマンド信号ICMDおよび内部アドレス信号IADD
を取り込み、ラッチコマンド信号LCMD（ACTPZ）および
ラッチアドレス信号LADD（ADD1）として出力する（図９
（ｄ））。コマンドラッチ回路２０は、上述したように
自動的にリセットされる（図９（ｅ））。
ベルのEN1信号、アクティブコマンド信号ACT0、および
低レベルの状態信号ACTZ、ACTALLZを受ける。このと
き、状態信号ACTALLZ信号は低レベルであるため、第１
クロック発生回路２６は、アクティブコマンドACT0を有
効なコマンドと識別し、第１内部クロック信号CLKCZを
生成する（図９（ｃ））。図１のコマンドラッチ回路２
０およびアドレスラッチ回路２２は、CLKCZ信号に同期
して内部コマンド信号ICMDおよび内部アドレス信号IADD
を取り込み、ラッチコマンド信号LCMD（ACTPZ）および
ラッチアドレス信号LADD（ADD1）として出力する（図９
（ｄ））。コマンドラッチ回路２０は、上述したように
自動的にリセットされる（図９（ｅ））。
【００５５】WENZ1信号の低レベルにより、CLK信号に同
期して第２および第３内部クロック信号は出力されない
（図９（ｆ））。CLKMZ信号に同期して制御回路（内部
回路）が動作する。そして、バンク０が活性化され、状
態信号ACTZが活性化される（図９（ｈ））。次に、２番
目のCLK信号に対応して、チップセレクト信号/CS、バン
ク１に対するアクティブコマンドACT1、アドレス信号AD
D1、およびデータ信号DQ0が供給される。上述と同様
に、EN1信号が活性化され（図９（ｉ））、今回はACTZ
信号が活性化されているので書き込みイネーブル信号WE
NZ1が活性化され（図９（ｊ））、コマンドバッファ１
０、アドレスバッファ１２およびデータバッファ１４が
活性化される。
期して第２および第３内部クロック信号は出力されない
（図９（ｆ））。CLKMZ信号に同期して制御回路（内部
回路）が動作する。そして、バンク０が活性化され、状
態信号ACTZが活性化される（図９（ｈ））。次に、２番
目のCLK信号に対応して、チップセレクト信号/CS、バン
ク１に対するアクティブコマンドACT1、アドレス信号AD
D1、およびデータ信号DQ0が供給される。上述と同様
に、EN1信号が活性化され（図９（ｉ））、今回はACTZ
信号が活性化されているので書き込みイネーブル信号WE
NZ1が活性化され（図９（ｊ））、コマンドバッファ１
０、アドレスバッファ１２およびデータバッファ１４が
活性化される。
【００５６】状態信号ACTALLZ信号は低レベルであるた
め、第１クロック発生回路２６は、アクティブコマンド
ACT1を有効なコマンドと識別し、第１内部クロック信号
CLKCZを生成する（図９（ｋ））。コマンドラッチ回路
２０およびアドレスラッチ回路２２は、CLKCZ信号に同
期して内部コマンド信号ICMDおよび内部アドレス信号IA
DDを取り込む（図９（ｌ））。
め、第１クロック発生回路２６は、アクティブコマンド
ACT1を有効なコマンドと識別し、第１内部クロック信号
CLKCZを生成する（図９（ｋ））。コマンドラッチ回路
２０およびアドレスラッチ回路２２は、CLKCZ信号に同
期して内部コマンド信号ICMDおよび内部アドレス信号IA
DDを取り込む（図９（ｌ））。
【００５７】CSCZ信号の高レベルにより、CLK信号に同
期して第２内部クロック信号CLKDQZおよび第３内部クロ
ック信号CLKMZが出力される（図９（ｍ））。データラ
ッチ回路２４は、CLKDQZ信号に同期して内部データ信号
IDQを取り込む（図９（ｎ））。CLKMZ信号に同期して制
御回路（内部回路）が動作する。そして、バンク１が活
性化され、状態信号ACTALLZが活性化される（図９
（ｏ））。
期して第２内部クロック信号CLKDQZおよび第３内部クロ
ック信号CLKMZが出力される（図９（ｍ））。データラ
ッチ回路２４は、CLKDQZ信号に同期して内部データ信号
IDQを取り込む（図９（ｎ））。CLKMZ信号に同期して制
御回路（内部回路）が動作する。そして、バンク１が活
性化され、状態信号ACTALLZが活性化される（図９
（ｏ））。
【００５８】次の３番目のクロックサイクルでは、/CS
信号およびCMD信号等は供給されない（図９（ｐ））。
このため、EN1信号およびCSCZ信号は活性化されず、CLK
CZ信号、CLKDQZ信号、およびCLKMZ信号は生成されな
い。次に、４番目のCLK信号に対応して、/CS信号および
NOP（no operation）コマンドが供給される（図９
（ｑ））。第１クロック発生回路２６は、供給されたNO
Pコマンドが有効でない（内部回路の動作に関係ないコ
マンド）と判断し、CLKCZ信号を生成しない。CLKCZ信号
が生成されないため、図１のコマンドラッチ回路２０お
よびアドレスラッチ回路２２は動作しない。このため、
消費電流が削減できる。また、コマンドラッチ回路２０
は、取り込んだコマンドを自己リセットする。このた
め、４番目のクロックサイクルにおいて、２番目のクロ
ックサイクルで供給されたコマンドにより内部回路が誤
動作することが防止される。なお、従来は、破線で示し
たように、/CS信号に応答してCLKCZ信号が出力されてい
た（図９（ｒ））。
信号およびCMD信号等は供給されない（図９（ｐ））。
このため、EN1信号およびCSCZ信号は活性化されず、CLK
CZ信号、CLKDQZ信号、およびCLKMZ信号は生成されな
い。次に、４番目のCLK信号に対応して、/CS信号および
NOP（no operation）コマンドが供給される（図９
（ｑ））。第１クロック発生回路２６は、供給されたNO
Pコマンドが有効でない（内部回路の動作に関係ないコ
マンド）と判断し、CLKCZ信号を生成しない。CLKCZ信号
が生成されないため、図１のコマンドラッチ回路２０お
よびアドレスラッチ回路２２は動作しない。このため、
消費電流が削減できる。また、コマンドラッチ回路２０
は、取り込んだコマンドを自己リセットする。このた
め、４番目のクロックサイクルにおいて、２番目のクロ
ックサイクルで供給されたコマンドにより内部回路が誤
動作することが防止される。なお、従来は、破線で示し
たように、/CS信号に応答してCLKCZ信号が出力されてい
た（図９（ｒ））。
【００５９】この実施形態では、CLKDQZ信号およびCLKM
Z信号は、CSCZ信号の活性化時にCLK信号に同期して生成
される。このため、/CS信号が活性化される４番目のク
ロックサイクルにおいて、CLKDQZ信号およびCLKMZ信号
は生成され（図９（ｓ））、データラッチ回路２４およ
び一部の内部回路は動作する。５番目のCLK信号に対応
して、DESL（device deselect）コマンドが供給される
（図９（ｔ））。DESLコマンドは、/CS信号の非活性化
時に供給されるコマンドであり、メモリ動作と関係しな
いコマンドである。。/CS信号が活性化されないため、E
N1信号およびCSCZ信号は活性化されず、CLKCZ信号、CLK
DQZ信号、およびCLKMZ信号は生成されない。
Z信号は、CSCZ信号の活性化時にCLK信号に同期して生成
される。このため、/CS信号が活性化される４番目のク
ロックサイクルにおいて、CLKDQZ信号およびCLKMZ信号
は生成され（図９（ｓ））、データラッチ回路２４およ
び一部の内部回路は動作する。５番目のCLK信号に対応
して、DESL（device deselect）コマンドが供給される
（図９（ｔ））。DESLコマンドは、/CS信号の非活性化
時に供給されるコマンドであり、メモリ動作と関係しな
いコマンドである。。/CS信号が活性化されないため、E
N1信号およびCSCZ信号は活性化されず、CLKCZ信号、CLK
DQZ信号、およびCLKMZ信号は生成されない。
【００６０】６番目のCLK信号に対応して、/CS信号、バ
ンク１に対する書き込みコマンドWRITE、アドレス信号A
DD1、およびデータ信号DQ0が供給される（図９
（ｕ））。状態信号ACTZ信号は高レベルであるため、第
１クロック発生回路２６は、書き込みコマンドWRITEを
有効なコマンドと識別し、第１内部クロック信号CLKCZ
を生成する（図９（ｖ））。コマンドラッチ回路２０お
よびアドレスラッチ回路２２は、CLKCZ信号に同期してI
CMD信号（WRPZ）およびIADD信号（ADD1）を取り込む
（図９（ｗ））。
ンク１に対する書き込みコマンドWRITE、アドレス信号A
DD1、およびデータ信号DQ0が供給される（図９
（ｕ））。状態信号ACTZ信号は高レベルであるため、第
１クロック発生回路２６は、書き込みコマンドWRITEを
有効なコマンドと識別し、第１内部クロック信号CLKCZ
を生成する（図９（ｖ））。コマンドラッチ回路２０お
よびアドレスラッチ回路２２は、CLKCZ信号に同期してI
CMD信号（WRPZ）およびIADD信号（ADD1）を取り込む
（図９（ｗ））。
【００６１】図１のバースト書き込み制御回路３０は、
コマンドデコーダ２８からの書き込みコマンド信号WRPZ
を受け、書き込みバースト長に対応するクロックサイク
ルの期間バースト書き込み信号WBSTZを高レベルにする
（図９（ｘ））。このため、データバッファ１４および
データラッチ回路２４は、４クロックサイクルの期間書
き込みイネーブル信号WENZ1および第２内部クロック信
号CLKDQZをそれぞれ受ける（図９（ｙ））。そして、書
き込みデータDQ0、DQ1、DQ2、DQ3がSDRAM内に取り込ま
れ、書き込み動作が実行される（図９（ｚ））。
コマンドデコーダ２８からの書き込みコマンド信号WRPZ
を受け、書き込みバースト長に対応するクロックサイク
ルの期間バースト書き込み信号WBSTZを高レベルにする
（図９（ｘ））。このため、データバッファ１４および
データラッチ回路２４は、４クロックサイクルの期間書
き込みイネーブル信号WENZ1および第２内部クロック信
号CLKDQZをそれぞれ受ける（図９（ｙ））。そして、書
き込みデータDQ0、DQ1、DQ2、DQ3がSDRAM内に取り込ま
れ、書き込み動作が実行される（図９（ｚ））。
【００６２】図１０は、第１の実施形態のSDRAMの動作
の別の例を示している。この例は、バンクがいずれも活
性化されていない状態で、コマンド信号CMDが供給され
たときの動作を示している。１番目から４番目までのク
ロックサイクルでは、NOPコマンドのみが供給される。
このような状態をプリチャージスタンバイ状態と称して
いる。上述した図９と同じ動作については、詳細な説明
を省略する。
の別の例を示している。この例は、バンクがいずれも活
性化されていない状態で、コマンド信号CMDが供給され
たときの動作を示している。１番目から４番目までのク
ロックサイクルでは、NOPコマンドのみが供給される。
このような状態をプリチャージスタンバイ状態と称して
いる。上述した図９と同じ動作については、詳細な説明
を省略する。
【００６３】まず、１番目のCLK信号に対応して、/CS信
号、NOPコマンド、アドレス信号ADD1、およびデータ信
号DQ0が供給される。/CS信号の活性化によりEN1信号が
活性化され、図１のコマンドバッファ１０およびアドレ
スバッファ１２が活性化される（図１０（ａ））。ACTZ
信号の非活性状態により書き込みイネーブル信号WENZ1
は非活性を保ち、図１のデータバッファ１４は非活性状
態を保つ（図１０（ｂ））。
号、NOPコマンド、アドレス信号ADD1、およびデータ信
号DQ0が供給される。/CS信号の活性化によりEN1信号が
活性化され、図１のコマンドバッファ１０およびアドレ
スバッファ１２が活性化される（図１０（ａ））。ACTZ
信号の非活性状態により書き込みイネーブル信号WENZ1
は非活性を保ち、図１のデータバッファ１４は非活性状
態を保つ（図１０（ｂ））。
【００６４】図１の第１クロック発生回路２６は、供給
されたNOPコマンドが有効でない（内部回路の動作に関
係ないコマンド）と判断し、CLKCZ信号を生成しない
（図１０（ｃ））。CLKCZ信号が生成されないため、図
１のコマンドラッチ回路２０およびアドレスラッチ回路
２２は動作しない。CLKDQZ信号およびCLKMZ信号は、ACT
Z信号が非活性状態のため、CLK信号に同期したクロック
を生成しない（図１０（ｄ））。このため、データラッ
チ回路２４は動作しない。
されたNOPコマンドが有効でない（内部回路の動作に関
係ないコマンド）と判断し、CLKCZ信号を生成しない
（図１０（ｃ））。CLKCZ信号が生成されないため、図
１のコマンドラッチ回路２０およびアドレスラッチ回路
２２は動作しない。CLKDQZ信号およびCLKMZ信号は、ACT
Z信号が非活性状態のため、CLK信号に同期したクロック
を生成しない（図１０（ｄ））。このため、データラッ
チ回路２４は動作しない。
【００６５】２番目および４番目のクロックサイクルの
動作は、１番目のクロックサイクルの動作と同じため、
説明を省略する。また、３番目および５番目のクロック
サイクルの動作は、図９の３番目および５番目のクロッ
クサイクルの動作と同じため、説明を省略する。６番目
のCLK信号に対応して、/CS信号、書き込みコマンドWRIT
E、アドレス信号ADD1、およびデータ信号DQ0が供給され
る（図１０（ｅ））。このとき、いずれのバンクも活性
化されていないため（ACTZ信号＝低レベル）、第１クロ
ック発生回路２６は、供給された書き込みコマンドWRIT
Eが有効でない（内部回路の動作に関係ないコマンド）
と判断し、CLKCZ信号を生成しない（図１０（ｆ））。C
LKCZ信号が生成されないため、図１のコマンドラッチ回
路２０およびアドレスラッチ回路２２は動作しない。
動作は、１番目のクロックサイクルの動作と同じため、
説明を省略する。また、３番目および５番目のクロック
サイクルの動作は、図９の３番目および５番目のクロッ
クサイクルの動作と同じため、説明を省略する。６番目
のCLK信号に対応して、/CS信号、書き込みコマンドWRIT
E、アドレス信号ADD1、およびデータ信号DQ0が供給され
る（図１０（ｅ））。このとき、いずれのバンクも活性
化されていないため（ACTZ信号＝低レベル）、第１クロ
ック発生回路２６は、供給された書き込みコマンドWRIT
Eが有効でない（内部回路の動作に関係ないコマンド）
と判断し、CLKCZ信号を生成しない（図１０（ｆ））。C
LKCZ信号が生成されないため、図１のコマンドラッチ回
路２０およびアドレスラッチ回路２２は動作しない。
【００６６】なお、従来は、破線で示したように、/CS
信号に応答して実際の動作に関係しないCLKCZ信号が出
力されていた。本実施形態では、このような無駄なCLKC
Z信号が出力されないため、コマンドラッチ回路２０お
よびアドレスラッチ回路２２の動作頻度が低減される。
本実施形態は、特に、プリチャージスタンバイ時におい
て、消費電流の削減効果が高い。
信号に応答して実際の動作に関係しないCLKCZ信号が出
力されていた。本実施形態では、このような無駄なCLKC
Z信号が出力されないため、コマンドラッチ回路２０お
よびアドレスラッチ回路２２の動作頻度が低減される。
本実施形態は、特に、プリチャージスタンバイ時におい
て、消費電流の削減効果が高い。
【００６７】以上、本実施形態では、第１クロック発生
回路２６は、外部から供給されたコマンド信号CMDが有
効なときのみ、第１内部クロック信号CLKCZを生成し
た。このため、コマンドラッチ回路２０およびアドレス
ラッチ回路２２を、有効なコマンド信号CMDが供給され
たときのみ動作させることができる。したがって、コマ
ンドラッチ回路２０およびアドレスラッチ回路２２の動
作頻度を従来に比べ減らすことができ、消費電流を削減
できる。
回路２６は、外部から供給されたコマンド信号CMDが有
効なときのみ、第１内部クロック信号CLKCZを生成し
た。このため、コマンドラッチ回路２０およびアドレス
ラッチ回路２２を、有効なコマンド信号CMDが供給され
たときのみ動作させることができる。したがって、コマ
ンドラッチ回路２０およびアドレスラッチ回路２２の動
作頻度を従来に比べ減らすことができ、消費電流を削減
できる。
【００６８】図１１は、本発明の半導体メモリの第２の
実施形態を示している。この実施形態は、請求項３ない
し請求項８に対応している。第１の実施形態で説明した
回路・信号と同一の回路・信号については、同一の符号
を付し、これ等については、詳細な説明を省略する。こ
の実施形態では、第１の実施形態の第１クロック発生回
路２６、第３クロック発生回路３８、および書き込みイ
ネーブル発生回路４０の代わりに第１クロック発生回路
５０、第３クロック発生回路５２、および書き込みイネ
ーブル発生回路５４がそれぞれ形成され、第２クロック
発生回路３６に入力される信号が第１の実施形態と相違
している。その他の構成は、第１の実施形態と同じであ
る。
実施形態を示している。この実施形態は、請求項３ない
し請求項８に対応している。第１の実施形態で説明した
回路・信号と同一の回路・信号については、同一の符号
を付し、これ等については、詳細な説明を省略する。こ
の実施形態では、第１の実施形態の第１クロック発生回
路２６、第３クロック発生回路３８、および書き込みイ
ネーブル発生回路４０の代わりに第１クロック発生回路
５０、第３クロック発生回路５２、および書き込みイネ
ーブル発生回路５４がそれぞれ形成され、第２クロック
発生回路３６に入力される信号が第１の実施形態と相違
している。その他の構成は、第１の実施形態と同じであ
る。
【００６９】第１クロック発生回路５０は、内部クロッ
ク信号CLK1と内部チップセレクト信号CSCZのAND論理を
演算し、コマンドラッチ回路２０およびアドレスラッチ
回路２２に供給する第１内部クロック信号CLKCZを生成
する。すなわち、CLKCZ信号は、チップセレクト信号/CS
の活性化時にクロック信号CLKに同期して生成される。
ク信号CLK1と内部チップセレクト信号CSCZのAND論理を
演算し、コマンドラッチ回路２０およびアドレスラッチ
回路２２に供給する第１内部クロック信号CLKCZを生成
する。すなわち、CLKCZ信号は、チップセレクト信号/CS
の活性化時にクロック信号CLKに同期して生成される。
【００７０】第３クロック発生回路５２は、コマンドデ
コーダ２８からの書き込みコマンド信号WRPZ、読み出し
コマンド信号RDPZ、バースト書き込み制御回路３０から
のバースト書き込み信号WBSTZ、またはバースト読み出
し制御回路３２からのバースト読み出し信号RBSTZの活
性化時に、CLK1信号に同期する第３内部クロック信号CL
KMZを生成する。すなわち、第３クロック発生回路３８
は、通常の書き込み動作時（有効な書き込みコマンドが
供給されたとき）、読み出し動作時（有効な読み出しコ
マンドが供給されたとき）、バースト書き込み動作時、
およびバースト読み出し動作時にCLKMZ信号を出力す
る。
コーダ２８からの書き込みコマンド信号WRPZ、読み出し
コマンド信号RDPZ、バースト書き込み制御回路３０から
のバースト書き込み信号WBSTZ、またはバースト読み出
し制御回路３２からのバースト読み出し信号RBSTZの活
性化時に、CLK1信号に同期する第３内部クロック信号CL
KMZを生成する。すなわち、第３クロック発生回路３８
は、通常の書き込み動作時（有効な書き込みコマンドが
供給されたとき）、読み出し動作時（有効な読み出しコ
マンドが供給されたとき）、バースト書き込み動作時、
およびバースト読み出し動作時にCLKMZ信号を出力す
る。
【００７１】書き込みイネーブル発生回路５４は、書き
込みコマンド判定回路５６を有している。書き込みコマ
ンド判定回路５６は、内部チップセレクト信号EN1およ
び状態信号ACTZの活性化時に書き込みコマンドを受けた
とき（有効な書き込みコマンドが供給されたとき）、書
き込みイネーブル信号WRITEを活性化する。そして、書
き込みイネーブル発生回路５６は、書き込みイネーブル
信号WRITEの活性化時（書き込み動作時）およびバース
ト書き込み信号WBSTZの活性化時（バースト書き込み動
作時）に、DQ信号を受け付ける書き込みイネーブル信号
WENZ1を出力する。
込みコマンド判定回路５６を有している。書き込みコマ
ンド判定回路５６は、内部チップセレクト信号EN1およ
び状態信号ACTZの活性化時に書き込みコマンドを受けた
とき（有効な書き込みコマンドが供給されたとき）、書
き込みイネーブル信号WRITEを活性化する。そして、書
き込みイネーブル発生回路５６は、書き込みイネーブル
信号WRITEの活性化時（書き込み動作時）およびバース
ト書き込み信号WBSTZの活性化時（バースト書き込み動
作時）に、DQ信号を受け付ける書き込みイネーブル信号
WENZ1を出力する。
【００７２】第２クロック発生回路３６のORゲートは、
コマンドデコーダ２８からの書き込みコマンド信号WRPZ
またはバースト書き込み制御回路３０からのバースト書
き込み信号WBSTZを受け、書き込みイネーブル信号WENZ
を生成する。そして、第２クロック発生回路３６は、WE
NZ信号の高レベル時にCLK1信号に同期する第２内部クロ
ック信号CLKDQZを生成する。すなわち、第２クロック発
生回路３６は、通常の書き込み動作時（有効な書き込み
コマンドが供給されたとき）およびバースト書き込み動
作時に、DQ信号を取り込むCLKDQZ信号を出力する。
コマンドデコーダ２８からの書き込みコマンド信号WRPZ
またはバースト書き込み制御回路３０からのバースト書
き込み信号WBSTZを受け、書き込みイネーブル信号WENZ
を生成する。そして、第２クロック発生回路３６は、WE
NZ信号の高レベル時にCLK1信号に同期する第２内部クロ
ック信号CLKDQZを生成する。すなわち、第２クロック発
生回路３６は、通常の書き込み動作時（有効な書き込み
コマンドが供給されたとき）およびバースト書き込み動
作時に、DQ信号を取り込むCLKDQZ信号を出力する。
【００７３】図１２は、図１１に示した書き込みコマン
ド判定回路５６の詳細を示している。書き込みコマンド
判定回路５６は、EN1信号、ACTZ信号、および書き込み
コマンドを示すICMD信号を受けるAND回路を有してい
る。すなわち、書き込みコマンド判定回路５６は、EN1
信号およびACTZ信号の活性化時に活性化し、ICMD信号が
書き込みコマンドを示すときに書き込みイネーブル信号
WRITEを活性化するコマンドデコーダとして動作する。
ド判定回路５６の詳細を示している。書き込みコマンド
判定回路５６は、EN1信号、ACTZ信号、および書き込み
コマンドを示すICMD信号を受けるAND回路を有してい
る。すなわち、書き込みコマンド判定回路５６は、EN1
信号およびACTZ信号の活性化時に活性化し、ICMD信号が
書き込みコマンドを示すときに書き込みイネーブル信号
WRITEを活性化するコマンドデコーダとして動作する。
【００７４】図１３は、第２の実施形態のSDRAMの動作
の一例を示している。上述した第１の実施形態の図９と
同じ動作については、詳細な説明を省略する。外部から
供給される信号は、図９と同一である。この実施形態で
は、有効な書き込みコマンドが供給されたとき、および
バースト書き込み動作時のみ、書き込みイネーブル信号
WENZ1、第２内部クロック信号CLKDQZが生成され、有効
な書き込みコマンドおよび有効な読み出しコマンドが供
給されたとき、およびバースト書き込み動作時、バース
ト読み出し動作時のみ、第３内部クロック信号CLKMZが
生成される。このため、１番目、２番目、および４番目
のクロックサイクルにおいて、これ等WENZ1信号、CLKDQ
Z信号、およびCLKMZ信号は発生しない（図１３（ａ）〜
（ｃ））。ここで、破線は、従来の波形を示している。
このように、データバッファ１４、データラッチ回路２
４、およびバンクを制御する内部回路は動作せず、消費
電力が削減される。
の一例を示している。上述した第１の実施形態の図９と
同じ動作については、詳細な説明を省略する。外部から
供給される信号は、図９と同一である。この実施形態で
は、有効な書き込みコマンドが供給されたとき、および
バースト書き込み動作時のみ、書き込みイネーブル信号
WENZ1、第２内部クロック信号CLKDQZが生成され、有効
な書き込みコマンドおよび有効な読み出しコマンドが供
給されたとき、およびバースト書き込み動作時、バース
ト読み出し動作時のみ、第３内部クロック信号CLKMZが
生成される。このため、１番目、２番目、および４番目
のクロックサイクルにおいて、これ等WENZ1信号、CLKDQ
Z信号、およびCLKMZ信号は発生しない（図１３（ａ）〜
（ｃ））。ここで、破線は、従来の波形を示している。
このように、データバッファ１４、データラッチ回路２
４、およびバンクを制御する内部回路は動作せず、消費
電力が削減される。
【００７５】なお、この実施形態では、第１内部クロッ
ク信号CLKCZは、内部クロック信号CLK1と内部チップセ
レクト信号CSCZのAND論理で生成される。このため、４
番目のクロックサイクルにおいて、CSCZ信号が生成さ
れ、コマンドラッチ回路２０およびアドレスラッチ回路
２２が動作する（図１３（ｄ））。図１４は、第２の実
施形態のSDRAMの動作の別の例を示している。上述した
第１の実施形態の図１０と同じ動作については、詳細な
説明を省略する。外部から供給される信号は、図１０と
同一である。
ク信号CLKCZは、内部クロック信号CLK1と内部チップセ
レクト信号CSCZのAND論理で生成される。このため、４
番目のクロックサイクルにおいて、CSCZ信号が生成さ
れ、コマンドラッチ回路２０およびアドレスラッチ回路
２２が動作する（図１３（ｄ））。図１４は、第２の実
施形態のSDRAMの動作の別の例を示している。上述した
第１の実施形態の図１０と同じ動作については、詳細な
説明を省略する。外部から供給される信号は、図１０と
同一である。
【００７６】この例では、いずれのバンクも活性化され
ていないため、全てのクロックサイクルにおいて、WENZ
1信号、CLKDQZ信号、およびCLKMZ信号は発生しない（図
１４（ａ）〜（ｄ））。ここで、破線は、従来の波形を
示している。したがって、データバッファ１４、データ
ラッチ回路２４、およびバンクを制御する内部回路は動
作せず、消費電力が削減される。多数の回路の動作頻度
が減らすことができるため、プリチャージスタンバイ時
においてもほぼ同等の消費電流の削減効果が得られる。
ていないため、全てのクロックサイクルにおいて、WENZ
1信号、CLKDQZ信号、およびCLKMZ信号は発生しない（図
１４（ａ）〜（ｄ））。ここで、破線は、従来の波形を
示している。したがって、データバッファ１４、データ
ラッチ回路２４、およびバンクを制御する内部回路は動
作せず、消費電力が削減される。多数の回路の動作頻度
が減らすことができるため、プリチャージスタンバイ時
においてもほぼ同等の消費電流の削減効果が得られる。
【００７７】なお、CLKCZ信号は、/CS1信号の活性化時
に生成されるため、１、２、４、６番目のクロックサイ
クルにおいて、コマンドラッチ回路２０およびアドレス
ラッチ回路２２が動作する（図１３（ｅ）〜（ｈ））。
この実施形態においても、上述した第１の実施形態と同
様の効果を得ることができる。
に生成されるため、１、２、４、６番目のクロックサイ
クルにおいて、コマンドラッチ回路２０およびアドレス
ラッチ回路２２が動作する（図１３（ｅ）〜（ｈ））。
この実施形態においても、上述した第１の実施形態と同
様の効果を得ることができる。
【００７８】第２クロック発生回路３６は、コマンド信
号CMDが有効な書き込みコマンドを示すとき、およびバ
ースト書き込み動作時に第２内部クロック信号CLKDQZを
生成した。このため、データラッチ回路２４は、実際に
書き込み動作を実行するためにデータ信号DQを取り込む
必要があるときのみ動作する。第３クロック発生回路５
２は、コマンド信号CMDが有効な書き込みコマンドおよ
び有効な読み出しコマンドを示すとき、バースト書き込
み動作時、およびバースト読み出し動作時に第３内部ク
ロック信号CLKMZを発生した。このため、バンクを制御
する内部回路は、実際に書き込み動作および読み出し動
作を実行するときのみ動作する。
号CMDが有効な書き込みコマンドを示すとき、およびバ
ースト書き込み動作時に第２内部クロック信号CLKDQZを
生成した。このため、データラッチ回路２４は、実際に
書き込み動作を実行するためにデータ信号DQを取り込む
必要があるときのみ動作する。第３クロック発生回路５
２は、コマンド信号CMDが有効な書き込みコマンドおよ
び有効な読み出しコマンドを示すとき、バースト書き込
み動作時、およびバースト読み出し動作時に第３内部ク
ロック信号CLKMZを発生した。このため、バンクを制御
する内部回路は、実際に書き込み動作および読み出し動
作を実行するときのみ動作する。
【００７９】図１５は、本発明の半導体メモリの第３の
実施形態を示している。この実施形態は、請求項９に対
応している。第１の実施形態で説明した回路・信号と同
一の回路・信号については、同一の符号を付し、これ等
については、詳細な説明を省略する。この実施形態で
は、第１の実施形態の第１クロック発生回路２６および
コマンドラッチ回路２２の代わりに第１クロック発生回
路５８およびコマンドラッチ回路６０が形成されてい
る。コマンドラッチ回路６０は、図３に示したラッチ回
路と同一であり、自己リセット機能を有していない。そ
の他の構成は、第１の実施形態と同じである。
実施形態を示している。この実施形態は、請求項９に対
応している。第１の実施形態で説明した回路・信号と同
一の回路・信号については、同一の符号を付し、これ等
については、詳細な説明を省略する。この実施形態で
は、第１の実施形態の第１クロック発生回路２６および
コマンドラッチ回路２２の代わりに第１クロック発生回
路５８およびコマンドラッチ回路６０が形成されてい
る。コマンドラッチ回路６０は、図３に示したラッチ回
路と同一であり、自己リセット機能を有していない。そ
の他の構成は、第１の実施形態と同じである。
【００８０】第１クロック発生回路５８は、内部クロッ
ク信号ICLKの立ち上がりエッジに同期して内部チップセ
レクト信号CSCZを取り込むラッチ６２と、ラッチ６２の
出力信号CSCZ2とCSCZ信号のOR論理を出力するORゲート
と、ORゲートの出力と内部クロック信号CLK1のAND論理
を第１内部クロック信号CLKCZとして出力するANDゲート
とを有している。CSCZ信号は、ICLK信号に同期して生成
される。したがって、ラッチ６２は、CSCZ2信号をCSCZ
信号が生成された次のクロックサイクルに出力する。す
なわち、第１クロック発生回路５８は、チップセレクト
信号/CSが供給されたクロックサイクルおよびその次の
クロックサイクルに、クロック信号CLKに同期して第１
内部クロック信号CLKCZを生成する。
ク信号ICLKの立ち上がりエッジに同期して内部チップセ
レクト信号CSCZを取り込むラッチ６２と、ラッチ６２の
出力信号CSCZ2とCSCZ信号のOR論理を出力するORゲート
と、ORゲートの出力と内部クロック信号CLK1のAND論理
を第１内部クロック信号CLKCZとして出力するANDゲート
とを有している。CSCZ信号は、ICLK信号に同期して生成
される。したがって、ラッチ６２は、CSCZ2信号をCSCZ
信号が生成された次のクロックサイクルに出力する。す
なわち、第１クロック発生回路５８は、チップセレクト
信号/CSが供給されたクロックサイクルおよびその次の
クロックサイクルに、クロック信号CLKに同期して第１
内部クロック信号CLKCZを生成する。
【００８１】図１６は、第１クロック発生回路５８にお
けるラッチ６２の詳細を示している。ラッチ６２は、CM
OS伝達ゲート６２ａ、ラッチ６２ｂ、CMOS伝達ゲート６
２ｃ、およびラッチ６２ｄを直列に接続して構成されて
いる。CSCZ信号を受けるCMOS伝達ゲート６２ａは、ICLK
信号の低レベル時にオンする。ラッチ６２ｂ、６２ｄに
挟まれたCMOS伝達ゲート６２ｃは、ICLK信号の高レベル
時にオンする。
けるラッチ６２の詳細を示している。ラッチ６２は、CM
OS伝達ゲート６２ａ、ラッチ６２ｂ、CMOS伝達ゲート６
２ｃ、およびラッチ６２ｄを直列に接続して構成されて
いる。CSCZ信号を受けるCMOS伝達ゲート６２ａは、ICLK
信号の低レベル時にオンする。ラッチ６２ｂ、６２ｄに
挟まれたCMOS伝達ゲート６２ｃは、ICLK信号の高レベル
時にオンする。
【００８２】図１７は、第３の実施形態のSDRAMの動作
の一例を示している。上述した第１の実施形態の図９と
同じ動作については、詳細な説明を省略する。外部から
供給される信号は、図９と同一である。この実施形態で
は、３番目および７番目のクロックサイクルに示すよう
に、/CS信号が供給された次のクロックサイクルでもCLK
CZ信号が出力される（図１７（ａ）、（ｂ））。このた
め、/CS信号とともに供給されたコマンド信号CMDを取り
込んだコマンドラッチ回路６０は、次のサイクルで別の
コマンド信号CMDを取り込む。すなわち、コマンドラッ
チ回路６０は、次のサイクルで必ずリセットされる。し
たがって、コマンドラッチ回路６０は、自己リセット機
能を有する必要がなく、簡易な回路で構成できる。この
結果、コマンドラッチ回路６０をリセットするために必
要な回路の消費電流を削減できる。
の一例を示している。上述した第１の実施形態の図９と
同じ動作については、詳細な説明を省略する。外部から
供給される信号は、図９と同一である。この実施形態で
は、３番目および７番目のクロックサイクルに示すよう
に、/CS信号が供給された次のクロックサイクルでもCLK
CZ信号が出力される（図１７（ａ）、（ｂ））。このた
め、/CS信号とともに供給されたコマンド信号CMDを取り
込んだコマンドラッチ回路６０は、次のサイクルで別の
コマンド信号CMDを取り込む。すなわち、コマンドラッ
チ回路６０は、次のサイクルで必ずリセットされる。し
たがって、コマンドラッチ回路６０は、自己リセット機
能を有する必要がなく、簡易な回路で構成できる。この
結果、コマンドラッチ回路６０をリセットするために必
要な回路の消費電流を削減できる。
【００８３】図１８は、第３の実施形態のSDRAMの動作
の別の例を示している。上述した第１の実施形態の図１
０と同じ動作については、詳細な説明を省略する。外部
から供給される信号は、図１０と同一である。この例に
おいても、３番目および７番目のクロックサイクルに示
すように、/CS信号が供給された次のクロックサイクル
でCLKCZ信号が出力される（図１８（ａ）、（ｂ））。
このため、コマンド信号を取り込んだコマンドラッチ回
路２２は、次のサイクルで必ずリセットされる。
の別の例を示している。上述した第１の実施形態の図１
０と同じ動作については、詳細な説明を省略する。外部
から供給される信号は、図１０と同一である。この例に
おいても、３番目および７番目のクロックサイクルに示
すように、/CS信号が供給された次のクロックサイクル
でCLKCZ信号が出力される（図１８（ａ）、（ｂ））。
このため、コマンド信号を取り込んだコマンドラッチ回
路２２は、次のサイクルで必ずリセットされる。
【００８４】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、第
１クロック発生回路５８は、第１クロック信号CLKCZ
を、チップセレクト信号/CSの活性化時と次のクロック
サイクルに発生した。このため、簡易な制御でコマンド
ラッチ回路６０をリセットでき、消費電流を削減でき
る。
実施形態と同様の効果を得ることができる。さらに、第
１クロック発生回路５８は、第１クロック信号CLKCZ
を、チップセレクト信号/CSの活性化時と次のクロック
サイクルに発生した。このため、簡易な制御でコマンド
ラッチ回路６０をリセットでき、消費電流を削減でき
る。
【００８５】図１９は、本発明の半導体メモリの第４の
実施形態を示している。この実施形態は、請求項１０に
対応している。第１および第３の実施形態で説明した回
路・信号と同一の回路・信号については、同一の符号を
付し、これ等については、詳細な説明を省略する。この
実施形態では、第３の実施形態の第１クロック発生回路
５８の代わりに第１クロック発生回路６４が形成されて
いる。その他の構成は、第３の実施形態と同じである。
実施形態を示している。この実施形態は、請求項１０に
対応している。第１および第３の実施形態で説明した回
路・信号と同一の回路・信号については、同一の符号を
付し、これ等については、詳細な説明を省略する。この
実施形態では、第３の実施形態の第１クロック発生回路
５８の代わりに第１クロック発生回路６４が形成されて
いる。その他の構成は、第３の実施形態と同じである。
【００８６】第１クロック発生回路６４は、コマンドデ
コーダ２８から出力される書き込みコマンド信号WRPZ、
読み出しコマンド信号RDPZ、またはアクティブコマンド
信号ACTPZを、内部クロック信号ICLKの立ち上がりエッ
ジに同期して取り込むラッチ６４ａと、ラッチ６４ａの
出力および内部チップセレクト信号CSCZのOR論理を出力
するORゲートと、ORゲートの出力および内部クロック信
号CLK1のAND論理を第１内部クロック信号CLKCZとして出
力するANDゲートとを有している。
コーダ２８から出力される書き込みコマンド信号WRPZ、
読み出しコマンド信号RDPZ、またはアクティブコマンド
信号ACTPZを、内部クロック信号ICLKの立ち上がりエッ
ジに同期して取り込むラッチ６４ａと、ラッチ６４ａの
出力および内部チップセレクト信号CSCZのOR論理を出力
するORゲートと、ORゲートの出力および内部クロック信
号CLK1のAND論理を第１内部クロック信号CLKCZとして出
力するANDゲートとを有している。
【００８７】コマンドデコーダ２８は、第１内部クロッ
ク信号CLKCZでラッチされた内部コマンド信号LCMDをデ
コードする。このため、第１クロック発生回路６４のラ
ッチ６４ａは、コマンド信号CMDが供給された次のサイ
クルのICLK信号でコマンド信号WRPZ（またはRDPZ、ACTP
Z）を取り込む。すなわち、第１クロック発生回路６４
は、チップセレクト信号/CSが供給されたクロックサイ
クル、およびチップセレクト信号/CSとともに供給され
たコマンド信号CMDが有効な場合、次のクロックサイク
ルでもクロック信号CLKに同期して第１内部クロック信
号CLKCZを生成する。
ク信号CLKCZでラッチされた内部コマンド信号LCMDをデ
コードする。このため、第１クロック発生回路６４のラ
ッチ６４ａは、コマンド信号CMDが供給された次のサイ
クルのICLK信号でコマンド信号WRPZ（またはRDPZ、ACTP
Z）を取り込む。すなわち、第１クロック発生回路６４
は、チップセレクト信号/CSが供給されたクロックサイ
クル、およびチップセレクト信号/CSとともに供給され
たコマンド信号CMDが有効な場合、次のクロックサイク
ルでもクロック信号CLKに同期して第１内部クロック信
号CLKCZを生成する。
【００８８】図２０は、第４の実施形態のSDRAMの動作
の一例を示している。上述した図９および図１７と同じ
動作については、詳細な説明を省略する。外部から供給
される信号は、図９と同一である。この実施形態では、
４番目のクロックサイクルに供給されるNOPコマンド
は、メモリ動作に必要なコマンド（有効なコマンド）で
ない。このため、CLKCZ信号は、５番目のクロックサイ
クルでは出力されない（図２０（ａ））。CLKCZ信号が
出力されないため、図１９のコマンドラッチ回路６０お
よびアドレスラッチ回路２２は、５番目のクロックサイ
クルでは動作しない。したがって、第３の実施形態に比
べ、消費電流が削減される。
の一例を示している。上述した図９および図１７と同じ
動作については、詳細な説明を省略する。外部から供給
される信号は、図９と同一である。この実施形態では、
４番目のクロックサイクルに供給されるNOPコマンド
は、メモリ動作に必要なコマンド（有効なコマンド）で
ない。このため、CLKCZ信号は、５番目のクロックサイ
クルでは出力されない（図２０（ａ））。CLKCZ信号が
出力されないため、図１９のコマンドラッチ回路６０お
よびアドレスラッチ回路２２は、５番目のクロックサイ
クルでは動作しない。したがって、第３の実施形態に比
べ、消費電流が削減される。
【００８９】図２１は、第４の実施形態のSDRAMの動作
の別の例を示している。上述した図１０および図１８と
同じ動作については、詳細な説明を省略する。外部から
供給される信号は、図１０と同一である。この例におい
ても、CLKCZ信号は、５番目のクロックサイクルでは出
力されない（図２１（ａ））。このため、コマンドラッ
チ回路６０およびアドレスラッチ回路２２の消費電流が
削減される。。
の別の例を示している。上述した図１０および図１８と
同じ動作については、詳細な説明を省略する。外部から
供給される信号は、図１０と同一である。この例におい
ても、CLKCZ信号は、５番目のクロックサイクルでは出
力されない（図２１（ａ））。このため、コマンドラッ
チ回路６０およびアドレスラッチ回路２２の消費電流が
削減される。。
【００９０】この実施形態においても、上述した第３の
実施形態と同様の効果を得ることができる。さらに、コ
マンドラッチ回路６０およびアドレスラッチ回路２２
を、チップセレクト信号/CSが供給されたクロックサイ
クル、およびチップセレクト信号/CSとともに供給され
たコマンド信号CMDが有効な場合、次のクロックサイク
ルに動作させた。したがって、これ等ラッチ回路６０、
２２の動作頻度を従来に比べ減らすことができ、消費電
流を削減できる。
実施形態と同様の効果を得ることができる。さらに、コ
マンドラッチ回路６０およびアドレスラッチ回路２２
を、チップセレクト信号/CSが供給されたクロックサイ
クル、およびチップセレクト信号/CSとともに供給され
たコマンド信号CMDが有効な場合、次のクロックサイク
ルに動作させた。したがって、これ等ラッチ回路６０、
２２の動作頻度を従来に比べ減らすことができ、消費電
流を削減できる。
【００９１】図２２は、本発明の半導体メモリの第５の
実施形態を示している。この実施形態は、請求項３ない
し請求項８に対応している。第１および第２の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付し、これ等については、詳細な説明を省
略する。この実施形態では、第２の実施形態のコマンド
ラッチ回路２０およびコマンドデコーダ２８の代わりに
コマンドラッチ回路６６およびコマンドデコーダ６７が
形成されている。その他の構成は、第２の実施形態と同
じである。
実施形態を示している。この実施形態は、請求項３ない
し請求項８に対応している。第１および第２の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付し、これ等については、詳細な説明を省
略する。この実施形態では、第２の実施形態のコマンド
ラッチ回路２０およびコマンドデコーダ２８の代わりに
コマンドラッチ回路６６およびコマンドデコーダ６７が
形成されている。その他の構成は、第２の実施形態と同
じである。
【００９２】コマンドラッチ回路６６は、第１内部クロ
ック信号CLKCZの立ち上がりエッジに同期して内部コマ
ンド信号ICMDを取り込み、取り込んだ信号をラッチコマ
ンド信号LCMDとして出力する。また、コマンドラッチ回
路６６は、内部チップセレクト信号CSCZの立ち下がりエ
ッジに同期して取り込んだコマンド信号をリセットする
機能を有している。
ック信号CLKCZの立ち上がりエッジに同期して内部コマ
ンド信号ICMDを取り込み、取り込んだ信号をラッチコマ
ンド信号LCMDとして出力する。また、コマンドラッチ回
路６６は、内部チップセレクト信号CSCZの立ち下がりエ
ッジに同期して取り込んだコマンド信号をリセットする
機能を有している。
【００９３】コマンドデコーダ６７は、図８に示したコ
マンドデコーダ２８から内部チップセレクト信号CSCZの
論理を除いた回路である。これは、コマンドラッチ回路
６６がCSCZ信号に応じてリセットされるため、コマンド
デコーダ６７にCSCZ信号の論理を含める必要がないため
である。図２３は、図２２に示したコマンドラッチ回路
６６の詳細を示している。コマンドラッチ回路６６は、
図３に示したラッチ回路における信号出力部４６のイン
バータ４６ｄの代わりにNANDゲート６６ａを有して構成
されている。NANDゲート６６ａの一方の入力は、ラッチ
４６ｃの出力を受け、他方の入力は、内部チップセレク
ト信号CSCZを受けている。このため、コマンドラッチ回
路６６は、CSCZ信号が低レベルのとき、ラッチしている
コマンド信号CMDにかかわらず常に高レベルのラッチコ
マンド信号LCMDを出力する。
マンドデコーダ２８から内部チップセレクト信号CSCZの
論理を除いた回路である。これは、コマンドラッチ回路
６６がCSCZ信号に応じてリセットされるため、コマンド
デコーダ６７にCSCZ信号の論理を含める必要がないため
である。図２３は、図２２に示したコマンドラッチ回路
６６の詳細を示している。コマンドラッチ回路６６は、
図３に示したラッチ回路における信号出力部４６のイン
バータ４６ｄの代わりにNANDゲート６６ａを有して構成
されている。NANDゲート６６ａの一方の入力は、ラッチ
４６ｃの出力を受け、他方の入力は、内部チップセレク
ト信号CSCZを受けている。このため、コマンドラッチ回
路６６は、CSCZ信号が低レベルのとき、ラッチしている
コマンド信号CMDにかかわらず常に高レベルのラッチコ
マンド信号LCMDを出力する。
【００９４】図２４は、第５の実施形態のSDRAMの動作
の一例を示している。上述した図９および図１３と同じ
動作については、詳細な説明を省略する。外部から供給
される信号は、図９と同一である。この実施形態では、
３番目、５番目、および７番目のクロックサイクルに示
すように、CSCZ信号の立ち下がりエッジに同期してコマ
ンドラッチ回路６６がリセットされる（図２４（ａ）〜
（ｃ））。このため、複雑なコマンドラッチ回路等、特
別の回路を形成することなく、コマンドラッチ回路６６
をリセットできる。
の一例を示している。上述した図９および図１３と同じ
動作については、詳細な説明を省略する。外部から供給
される信号は、図９と同一である。この実施形態では、
３番目、５番目、および７番目のクロックサイクルに示
すように、CSCZ信号の立ち下がりエッジに同期してコマ
ンドラッチ回路６６がリセットされる（図２４（ａ）〜
（ｃ））。このため、複雑なコマンドラッチ回路等、特
別の回路を形成することなく、コマンドラッチ回路６６
をリセットできる。
【００９５】なお、/CS信号が連続して供給されると
き、CSCZ信号は、高レベルを保持する。このため、例え
ば、２番目のクロックサイクルにおいて、取り込んだコ
マンドがリセットされることが防止される。図２５は、
第５の実施形態のSDRAMの動作の別の例を示している。
上述した図１０および図１４と同じ動作については、詳
細な説明を省略する。外部から供給される信号は、図１
０と同一である。
き、CSCZ信号は、高レベルを保持する。このため、例え
ば、２番目のクロックサイクルにおいて、取り込んだコ
マンドがリセットされることが防止される。図２５は、
第５の実施形態のSDRAMの動作の別の例を示している。
上述した図１０および図１４と同じ動作については、詳
細な説明を省略する。外部から供給される信号は、図１
０と同一である。
【００９６】この例においても、３番目、５番目、およ
び７番目のクロックサイクルにおいて、CSCZ信号の立ち
下がりエッジに同期してコマンドラッチ回路６６がリセ
ットされる（図２５（ａ）〜（ｃ））。この実施形態に
おいても、上述した第２の実施形態と同様の効果を得る
ことができる。さらに、特別な制御回路を形成すること
なく、コマンドラッチ回路６６の誤動作およびコマンド
ラッチ回路６６の出力を受けるコマンドデコーダ２８の
誤動作を防止できる。
び７番目のクロックサイクルにおいて、CSCZ信号の立ち
下がりエッジに同期してコマンドラッチ回路６６がリセ
ットされる（図２５（ａ）〜（ｃ））。この実施形態に
おいても、上述した第２の実施形態と同様の効果を得る
ことができる。さらに、特別な制御回路を形成すること
なく、コマンドラッチ回路６６の誤動作およびコマンド
ラッチ回路６６の出力を受けるコマンドデコーダ２８の
誤動作を防止できる。
【００９７】図２６は、本発明の半導体メモリの第６の
実施形態を示している。この実施形態は、請求項３ない
し請求項８に対応している。第１および第２の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付し、これ等については、詳細な説明を省
略する。この実施形態では、第２の実施形態のコマンド
ラッチ回路２０およびコマンドデコーダ２８の代わりに
コマンドラッチ回路６８およびコマンドデコーダ６７が
形成されている。また、内部チップセレクト信号CSCZの
立ち下がりエッジに同期してチップセレクトパルスCSP
を生成するパルス生成回路７０を有している。その他の
構成は、第２の実施形態と同じである。
実施形態を示している。この実施形態は、請求項３ない
し請求項８に対応している。第１および第２の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付し、これ等については、詳細な説明を省
略する。この実施形態では、第２の実施形態のコマンド
ラッチ回路２０およびコマンドデコーダ２８の代わりに
コマンドラッチ回路６８およびコマンドデコーダ６７が
形成されている。また、内部チップセレクト信号CSCZの
立ち下がりエッジに同期してチップセレクトパルスCSP
を生成するパルス生成回路７０を有している。その他の
構成は、第２の実施形態と同じである。
【００９８】コマンドラッチ回路６８は、第１内部クロ
ック信号CLKCZの立ち上がりエッジに同期して内部コマ
ンド信号ICMDを取り込み、取り込んだ信号をラッチコマ
ンド信号LCMDとして出力する。また、コマンドラッチ回
路６８は、チップセレクトパルスCSPに同期して取り込
んだコマンド信号をリセットする機能を有している。図
２７は、図２６に示したコマンドラッチ回路６８の詳細
を示している。コマンドラッチ回路６８は、図３に示し
たラッチ回路における信号出力部４６のラッチ４６ｃの
出力ノードに、ソースを接地線VSSに接続したnMOS６８
ａを有して構成されている。nMOS６８ａのゲートは、チ
ップセレクトパルスCSPを受けている。そして、コマン
ドラッチ回路６８は、内部チップセレクト信号CSCZの立
ち下がりエッジに同期したチップセレクトパルスCSP
（高レベルのパルス）を受けたとき、ラッチしているコ
マンド信号CMDにかかわらず常に高レベルのラッチコマ
ンド信号LCMDを出力する。
ック信号CLKCZの立ち上がりエッジに同期して内部コマ
ンド信号ICMDを取り込み、取り込んだ信号をラッチコマ
ンド信号LCMDとして出力する。また、コマンドラッチ回
路６８は、チップセレクトパルスCSPに同期して取り込
んだコマンド信号をリセットする機能を有している。図
２７は、図２６に示したコマンドラッチ回路６８の詳細
を示している。コマンドラッチ回路６８は、図３に示し
たラッチ回路における信号出力部４６のラッチ４６ｃの
出力ノードに、ソースを接地線VSSに接続したnMOS６８
ａを有して構成されている。nMOS６８ａのゲートは、チ
ップセレクトパルスCSPを受けている。そして、コマン
ドラッチ回路６８は、内部チップセレクト信号CSCZの立
ち下がりエッジに同期したチップセレクトパルスCSP
（高レベルのパルス）を受けたとき、ラッチしているコ
マンド信号CMDにかかわらず常に高レベルのラッチコマ
ンド信号LCMDを出力する。
【００９９】この実施形態におけるSDRAMの動作は、上
述した第５の実施形態（図２４、図２５）と同じである
ため、説明を省略する。この実施形態においても、上述
した第２および第５の実施形態と同様の効果を得ること
ができる。なお、上述した実施形態では、本発明をSDRA
Mに適用した例について述べた。本発明はかかる実施形
態に限定されるものではない。例えば、本発明をFCRAM
（Fast Cycle RAM）あるいはクロック同期式のSRAMに適
用してもよい。
述した第５の実施形態（図２４、図２５）と同じである
ため、説明を省略する。この実施形態においても、上述
した第２および第５の実施形態と同様の効果を得ること
ができる。なお、上述した実施形態では、本発明をSDRA
Mに適用した例について述べた。本発明はかかる実施形
態に限定されるものではない。例えば、本発明をFCRAM
（Fast Cycle RAM）あるいはクロック同期式のSRAMに適
用してもよい。
【０１００】上述した実施形態では、コマンドデコーダ
２８は、コマンドラッチ回路でラッチされたコマンド信
号をデコードした例について述べた。本発明はかかる実
施形態に限定されるものではない。例えば、コマンドデ
コーダ２８でコマンド信号をデコードした後に、そのデ
コード信号をラッチしてもよい。上述した第２の実施形
態では、書き込みイネーブル信号WENZ1、第２内部クロ
ック信号CLKDQZ、および第３内部クロック信号CLKMZ
を、バンクアドレス信号に関係なく、書き込みコマン
ド、読み出しコマンドが供給されたときに出力した例に
ついて述べた。本発明はかかる実施形態に限定されるも
のではない。例えば、これ等信号WENZ1、CLKDQZ、CLKMZ
の生成にバンクアドレス信号の論理を含め、活性化され
ているバンクに対する書き込みコマンド、読み出しコマ
ンドが供給されたときのみこれ等信号WENZ1、CLKDQZ、C
LKMZを出力してもよい。この場合、さらに消費電流を削
減できる。
２８は、コマンドラッチ回路でラッチされたコマンド信
号をデコードした例について述べた。本発明はかかる実
施形態に限定されるものではない。例えば、コマンドデ
コーダ２８でコマンド信号をデコードした後に、そのデ
コード信号をラッチしてもよい。上述した第２の実施形
態では、書き込みイネーブル信号WENZ1、第２内部クロ
ック信号CLKDQZ、および第３内部クロック信号CLKMZ
を、バンクアドレス信号に関係なく、書き込みコマン
ド、読み出しコマンドが供給されたときに出力した例に
ついて述べた。本発明はかかる実施形態に限定されるも
のではない。例えば、これ等信号WENZ1、CLKDQZ、CLKMZ
の生成にバンクアドレス信号の論理を含め、活性化され
ているバンクに対する書き込みコマンド、読み出しコマ
ンドが供給されたときのみこれ等信号WENZ1、CLKDQZ、C
LKMZを出力してもよい。この場合、さらに消費電流を削
減できる。
【０１０１】第１の実施形態に、第２の実施形態の書き
込みイネーブル発生回路５４、第２および第３クロック
発生回路３６、５２を適用することで、さらに消費電流
を削減できる。さらに、第１および第３の実施形態、第
２および第３の実施形態、第２および第４の実施形態、
第１および第５（または第６）の実施形態をそれぞれ組
み合わせることでも、単独の実施形態より顕著な効果を
得ることができる。
込みイネーブル発生回路５４、第２および第３クロック
発生回路３６、５２を適用することで、さらに消費電流
を削減できる。さらに、第１および第３の実施形態、第
２および第３の実施形態、第２および第４の実施形態、
第１および第５（または第６）の実施形態をそれぞれ組
み合わせることでも、単独の実施形態より顕著な効果を
得ることができる。
【０１０２】図２８は、第１および第３の実施形態を組
み合わせる場合の第１クロック発生回路７２の例を示し
ている。第１クロック発生回路７２は、図６に示した第
１クロック発生回路２６のクロック出力回路２６ｂにラ
ッチ７２ａおよびORゲート７２ｂを追加して形成されて
いる。ラッチ７２ａは、CLK1信号の立ち下がりエッジに
同期してラッチコマンドイネーブル信号LCMDENを取り込
む。ORゲート７２ｂは、LCMDEN信号およびラッチ７２ａ
の出力信号LCMD2のOR論理を、LCMD3信号として出力す
る。そして、第１内部クロック信号CLKCZは、LCMD3信号
が高レベルのときに、CLK1信号に同期して生成される。
すなわち、第１クロック発生回路７２は、有効なコマン
ドが供給されたクロックサイクルとその次のクロックサ
イクルのみにCSCZ信号を出力する。
み合わせる場合の第１クロック発生回路７２の例を示し
ている。第１クロック発生回路７２は、図６に示した第
１クロック発生回路２６のクロック出力回路２６ｂにラ
ッチ７２ａおよびORゲート７２ｂを追加して形成されて
いる。ラッチ７２ａは、CLK1信号の立ち下がりエッジに
同期してラッチコマンドイネーブル信号LCMDENを取り込
む。ORゲート７２ｂは、LCMDEN信号およびラッチ７２ａ
の出力信号LCMD2のOR論理を、LCMD3信号として出力す
る。そして、第１内部クロック信号CLKCZは、LCMD3信号
が高レベルのときに、CLK1信号に同期して生成される。
すなわち、第１クロック発生回路７２は、有効なコマン
ドが供給されたクロックサイクルとその次のクロックサ
イクルのみにCSCZ信号を出力する。
【０１０３】図２９は、第１クロック発生回路７２の動
作を示している。図２８のラッチ７２ａにより、有効な
アクティブコマンドACT1を受けた次のクロックサイクル
（３番目のクロックサイクル）まで、高レベルのLCMD3
信号が出力される（図２９（ａ））。したがって、CLKC
Z信号は、有効なコマンド信号が供給されたクロックサ
イクルだけでなく、その次のクロックサイクルにも出力
される（図２９（ｂ））。この結果、コマンドラッチ回
路は、確実にリセットされる。
作を示している。図２８のラッチ７２ａにより、有効な
アクティブコマンドACT1を受けた次のクロックサイクル
（３番目のクロックサイクル）まで、高レベルのLCMD3
信号が出力される（図２９（ａ））。したがって、CLKC
Z信号は、有効なコマンド信号が供給されたクロックサ
イクルだけでなく、その次のクロックサイクルにも出力
される（図２９（ｂ））。この結果、コマンドラッチ回
路は、確実にリセットされる。
【０１０４】以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） メモリ動作を指示するコマンド信号を、チ
ップの選択を指示するチップセレクト信号の活性化時に
受け付け、内部コマンド信号として出力するコマンドバ
ッファと、前記内部コマンド信号が有効であることを識
別したときに、外部クロック信号に同期して第１内部ク
ロック信号を生成する第１クロック発生回路と、前記第
１内部クロック信号に同期して前記内部コマンド信号を
取り込むコマンドラッチ回路とを備えていることを特徴
とする半導体メモリ。
理して、付記として開示する。 （付記１） メモリ動作を指示するコマンド信号を、チ
ップの選択を指示するチップセレクト信号の活性化時に
受け付け、内部コマンド信号として出力するコマンドバ
ッファと、前記内部コマンド信号が有効であることを識
別したときに、外部クロック信号に同期して第１内部ク
ロック信号を生成する第１クロック発生回路と、前記第
１内部クロック信号に同期して前記内部コマンド信号を
取り込むコマンドラッチ回路とを備えていることを特徴
とする半導体メモリ。
【０１０５】（付記２） 付記１記載の半導体メモリに
おいて、前記第１クロック発生回路は、前記チップセレ
クト信号、前記内部コマンド信号、およびチップの動作
状態を示す状態信号を受け、受け付け可能な前記コマン
ド信号が供給されたと判定したとき、コマンドイネーブ
ル信号を活性化するコマンド判定回路と、前記コマンド
イネーブル信号の活性化時に前記外部クロック信号に同
期する内部クロック信号を前記第１内部クロック信号と
して出力するクロック出力回路とを備えていることを特
徴とする半導体メモリ。
おいて、前記第１クロック発生回路は、前記チップセレ
クト信号、前記内部コマンド信号、およびチップの動作
状態を示す状態信号を受け、受け付け可能な前記コマン
ド信号が供給されたと判定したとき、コマンドイネーブ
ル信号を活性化するコマンド判定回路と、前記コマンド
イネーブル信号の活性化時に前記外部クロック信号に同
期する内部クロック信号を前記第１内部クロック信号と
して出力するクロック出力回路とを備えていることを特
徴とする半導体メモリ。
【０１０６】（付記３） 付記２記載の半導体メモリに
おいて、前記コマンド判定回路は、前記チップセレクト
信号および前記状態信号に応じて活性化され、前記内部
コマンド信号をデコードするコマンドデコーダを備えて
いることを特徴とする半導体メモリ。 （付記４） 付記１記載の半導体メモリにおいて、メモ
リセルを選択するアドレス信号を、前記チップセレクト
信号の活性化時に受け付け、内部アドレス信号として出
力するアドレスバッファと、前記第１内部クロック信号
に同期して前記内部アドレス信号を取り込むアドレスラ
ッチ回路とを備えていることを特徴とする半導体メモ
リ。
おいて、前記コマンド判定回路は、前記チップセレクト
信号および前記状態信号に応じて活性化され、前記内部
コマンド信号をデコードするコマンドデコーダを備えて
いることを特徴とする半導体メモリ。 （付記４） 付記１記載の半導体メモリにおいて、メモ
リセルを選択するアドレス信号を、前記チップセレクト
信号の活性化時に受け付け、内部アドレス信号として出
力するアドレスバッファと、前記第１内部クロック信号
に同期して前記内部アドレス信号を取り込むアドレスラ
ッチ回路とを備えていることを特徴とする半導体メモ
リ。
【０１０７】（付記５） 付記１記載の半導体メモリに
おいて、DRAMのメモリセルを有するメモリコアと、前記
メモリコアを前記内部クロック信号に同期して制御する
制御回路とを備えていることを特徴とする半導体メモ
リ。 （付記６） メモリ動作を指示するコマンド信号を、チ
ップの選択を指示するチップセレクト信号の活性化時に
受け付け、内部コマンド信号として出力するコマンドバ
ッファと、前記コマンド信号が有効な書き込みコマンド
を示すことを識別したときに、書き込みイネーブル信号
を活性化する書き込みイネーブル発生回路と、メモリセ
ルに書き込まれるデータ信号を、前記書き込みイネーブ
ル信号の活性化時に受け付け、内部データ信号として出
力するデータバッファとを備えていることを特徴とする
半導体メモリ。
おいて、DRAMのメモリセルを有するメモリコアと、前記
メモリコアを前記内部クロック信号に同期して制御する
制御回路とを備えていることを特徴とする半導体メモ
リ。 （付記６） メモリ動作を指示するコマンド信号を、チ
ップの選択を指示するチップセレクト信号の活性化時に
受け付け、内部コマンド信号として出力するコマンドバ
ッファと、前記コマンド信号が有効な書き込みコマンド
を示すことを識別したときに、書き込みイネーブル信号
を活性化する書き込みイネーブル発生回路と、メモリセ
ルに書き込まれるデータ信号を、前記書き込みイネーブ
ル信号の活性化時に受け付け、内部データ信号として出
力するデータバッファとを備えていることを特徴とする
半導体メモリ。
【０１０８】（付記７） 付記６記載の半導体メモリに
おいて、一つの書き込みコマンドに対応して複数の書き
込みデータを連続して受け付けるバースト書き込み機能
を有し、前記書き込みイネーブル発生回路は、前記コマ
ンド信号が有効な前記書き込みコマンドを示すとき、お
よびバースト書き込み動作時に前記書き込みイネーブル
信号を活性化することを特徴とする半導体メモリ。
おいて、一つの書き込みコマンドに対応して複数の書き
込みデータを連続して受け付けるバースト書き込み機能
を有し、前記書き込みイネーブル発生回路は、前記コマ
ンド信号が有効な前記書き込みコマンドを示すとき、お
よびバースト書き込み動作時に前記書き込みイネーブル
信号を活性化することを特徴とする半導体メモリ。
【０１０９】（付記８） 付記６記載の半導体メモリに
おいて、前記書き込みイネーブル発生回路は、前記チッ
プセレクト信号、前記内部コマンド信号、およびチップ
の動作状態を示す状態信号を受け、有効な前記書き込み
コマンドが供給されたと判定したとき、前記書き込みイ
ネーブル信号を生成する書き込みコマンド判定回路を備
えていることを特徴とする半導体メモリ。
おいて、前記書き込みイネーブル発生回路は、前記チッ
プセレクト信号、前記内部コマンド信号、およびチップ
の動作状態を示す状態信号を受け、有効な前記書き込み
コマンドが供給されたと判定したとき、前記書き込みイ
ネーブル信号を生成する書き込みコマンド判定回路を備
えていることを特徴とする半導体メモリ。
【０１１０】（付記９） 付記８記載の半導体メモリに
おいて、前記書き込みコマンド判定回路は、前記チップ
セレクト信号および前記状態信号に応じて活性化され、
前記内部コマンド信号をデコードするコマンドデコーダ
を備えていることを特徴とする半導体メモリ。 （付記１０） 付記６記載の半導体メモリにおいて、前
記コマンド信号が有効な書き込みコマンドを示すとき
に、外部クロック信号に同期して第２内部クロック信号
を生成する第２クロック発生回路と、前記第２内部クロ
ック信号に同期して前記内部データ信号を取り込むデー
タラッチ回路とを備えていることを特徴とする半導体メ
モリ。
おいて、前記書き込みコマンド判定回路は、前記チップ
セレクト信号および前記状態信号に応じて活性化され、
前記内部コマンド信号をデコードするコマンドデコーダ
を備えていることを特徴とする半導体メモリ。 （付記１０） 付記６記載の半導体メモリにおいて、前
記コマンド信号が有効な書き込みコマンドを示すとき
に、外部クロック信号に同期して第２内部クロック信号
を生成する第２クロック発生回路と、前記第２内部クロ
ック信号に同期して前記内部データ信号を取り込むデー
タラッチ回路とを備えていることを特徴とする半導体メ
モリ。
【０１１１】（付記１１） 付記１０記載の半導体メモ
リにおいて、一つの書き込みコマンドに対応して複数の
書き込みデータを連続して受け付けるバースト書き込み
機能を有し、前記第２クロック発生回路は、前記コマン
ド信号が有効な前記書き込みコマンドを示すとき、およ
びバースト書き込み動作時に前記第２内部クロック信号
を生成することを特徴とする半導体メモリ。
リにおいて、一つの書き込みコマンドに対応して複数の
書き込みデータを連続して受け付けるバースト書き込み
機能を有し、前記第２クロック発生回路は、前記コマン
ド信号が有効な前記書き込みコマンドを示すとき、およ
びバースト書き込み動作時に前記第２内部クロック信号
を生成することを特徴とする半導体メモリ。
【０１１２】（付記１２） 付記１０記載の半導体メモ
リにおいて、前記内部コマンド信号をデコードするコマ
ンドデコーダを備え、前記第２クロック発生回路は、前
記コマンドデコーダによりデコードされた書き込みコマ
ンド信号に応じて前記第２内部クロック信号を発生する
ことを特徴とする半導体メモリ。
リにおいて、前記内部コマンド信号をデコードするコマ
ンドデコーダを備え、前記第２クロック発生回路は、前
記コマンドデコーダによりデコードされた書き込みコマ
ンド信号に応じて前記第２内部クロック信号を発生する
ことを特徴とする半導体メモリ。
【０１１３】（付記１３） 付記６記載の半導体メモリ
において、前記コマンド信号が有効な書き込みコマンド
および有効な読み出しコマンドを示すときに、外部クロ
ック信号に同期して第３内部クロック信号を生成する第
３クロック発生回路と、前記第３内部クロック信号に同
期して動作し、書き込み動作および読み出し動作を実行
する内部回路とを備えていることを特徴とする半導体メ
モリ。
において、前記コマンド信号が有効な書き込みコマンド
および有効な読み出しコマンドを示すときに、外部クロ
ック信号に同期して第３内部クロック信号を生成する第
３クロック発生回路と、前記第３内部クロック信号に同
期して動作し、書き込み動作および読み出し動作を実行
する内部回路とを備えていることを特徴とする半導体メ
モリ。
【０１１４】（付記１４） 付記１３記載の半導体メモ
リにおいて、一つの書き込みコマンドに対応して複数の
書き込みデータを連続して受け付けるバースト書き込み
機能および一つの読み出しコマンドに対応して複数の読
み出しデータを連続して出力するバースト読み出し機能
を有し、前記第３クロック発生回路は、コマンド信号が
有効な前記書き込みコマンドおよび有効な前記読み出し
コマンドを示すとき、バースト書き込み動作時、および
バースト読み出し動作時に前記第３内部クロック信号を
発生することを特徴とする半導体メモリ。
リにおいて、一つの書き込みコマンドに対応して複数の
書き込みデータを連続して受け付けるバースト書き込み
機能および一つの読み出しコマンドに対応して複数の読
み出しデータを連続して出力するバースト読み出し機能
を有し、前記第３クロック発生回路は、コマンド信号が
有効な前記書き込みコマンドおよび有効な前記読み出し
コマンドを示すとき、バースト書き込み動作時、および
バースト読み出し動作時に前記第３内部クロック信号を
発生することを特徴とする半導体メモリ。
【０１１５】（付記１５） 付記１４記載の半導体メモ
リにおいて、前記内部コマンド信号をデコードするコマ
ンドデコーダを備え、前記第３クロック発生回路は、前
記コマンドデコーダのデコード結果に応じて書き込み動
作および読み出し動作を示す有効な前記コマンド信号が
供給されたことを検出することを特徴とする半導体メモ
リ。
リにおいて、前記内部コマンド信号をデコードするコマ
ンドデコーダを備え、前記第３クロック発生回路は、前
記コマンドデコーダのデコード結果に応じて書き込み動
作および読み出し動作を示す有効な前記コマンド信号が
供給されたことを検出することを特徴とする半導体メモ
リ。
【０１１６】（付記１６） メモリ動作を指示するコマ
ンド信号を、チップの選択を指示するチップセレクト信
号の活性化時に受け付け、内部コマンド信号として出力
するコマンドバッファと、前記チップセレクト信号が供
給されたクロックサイクルおよびその次のクロックサイ
クルに、外部クロック信号に同期して第１内部クロック
信号を生成する第１クロック発生回路と、前記第１内部
クロック信号に同期して前記内部コマンド信号を取り込
むコマンドラッチ回路とを備えていることを特徴とする
半導体メモリ。
ンド信号を、チップの選択を指示するチップセレクト信
号の活性化時に受け付け、内部コマンド信号として出力
するコマンドバッファと、前記チップセレクト信号が供
給されたクロックサイクルおよびその次のクロックサイ
クルに、外部クロック信号に同期して第１内部クロック
信号を生成する第１クロック発生回路と、前記第１内部
クロック信号に同期して前記内部コマンド信号を取り込
むコマンドラッチ回路とを備えていることを特徴とする
半導体メモリ。
【０１１７】（付記１７） メモリ動作を指示するコマ
ンド信号を、チップの選択を指示するチップセレクト信
号の活性化時に受け付け、内部コマンド信号として出力
するコマンドバッファと、前記チップセレクト信号が供
給されたクロックサイクルに外部クロック信号に同期し
て第１内部クロック信号を生成するとともに、該チップ
セレクト信号とともに供給された前記コマンド信号が有
効なときに、次のクロックサイクルにも外部クロック信
号に同期して第１内部クロック信号を生成する第１クロ
ック発生回路と、前記第１内部クロック信号に同期して
前記内部コマンド信号を取り込むコマンドラッチ回路と
を備えていることを特徴とする半導体メモリ。
ンド信号を、チップの選択を指示するチップセレクト信
号の活性化時に受け付け、内部コマンド信号として出力
するコマンドバッファと、前記チップセレクト信号が供
給されたクロックサイクルに外部クロック信号に同期し
て第１内部クロック信号を生成するとともに、該チップ
セレクト信号とともに供給された前記コマンド信号が有
効なときに、次のクロックサイクルにも外部クロック信
号に同期して第１内部クロック信号を生成する第１クロ
ック発生回路と、前記第１内部クロック信号に同期して
前記内部コマンド信号を取り込むコマンドラッチ回路と
を備えていることを特徴とする半導体メモリ。
【０１１８】（付記１８） 付記１７記載の半導体メモ
リにおいて、前記内部コマンド信号をデコードするコマ
ンドデコーダを備え、前記第１クロック発生回路は、前
記コマンドデコーダによりデコードされた書き込みコマ
ンド信号に応じて前記第１内部クロック信号を発生する
ことを特徴とする半導体メモリ。
リにおいて、前記内部コマンド信号をデコードするコマ
ンドデコーダを備え、前記第１クロック発生回路は、前
記コマンドデコーダによりデコードされた書き込みコマ
ンド信号に応じて前記第１内部クロック信号を発生する
ことを特徴とする半導体メモリ。
【０１１９】付記２の半導体メモリでは、第１クロック
発生回路は、コマンド判定回路およびクロック出力回路
を有している。コマンド判定回路は、チップセレクト信
号、内部コマンド信号、およびチップの動作状態を示す
状態信号を受け、受け付け可能なコマンド信号が供給さ
れたと判定したとき、コマンドイネーブル信号を活性化
する。クロック出力回路は、コマンドイネーブル信号の
活性化時に外部クロック信号に同期する内部クロック信
号を第１内部クロック信号として出力する。
発生回路は、コマンド判定回路およびクロック出力回路
を有している。コマンド判定回路は、チップセレクト信
号、内部コマンド信号、およびチップの動作状態を示す
状態信号を受け、受け付け可能なコマンド信号が供給さ
れたと判定したとき、コマンドイネーブル信号を活性化
する。クロック出力回路は、コマンドイネーブル信号の
活性化時に外部クロック信号に同期する内部クロック信
号を第１内部クロック信号として出力する。
【０１２０】クロック同期式の半導体メモリでは、コマ
ンド信号は、外部クロック信号のエッジに対して余裕
（セットアップ時間）を持って供給される。このため、
コマンド判定回路により、供給されたコマンド信号が有
効か否かを予め判定でき、この判定結果を用いて第１内
部クロック信号を発生できる。付記３および付記９、１
２、１５、１８の半導体メモリでは、コマンド判定回路
は、チップセレクト信号および状態信号に応じて活性化
され、内部コマンド信号をデコードするコマンドデコー
ダを含んでいる。チップセレクト信号が非活性化されて
いるとき、および状態信号がコマンドを受け付け可能な
状態を示していないとき、コマンドデコーダは非活性化
され、クロックイネーブル信号は活性化されない。チッ
プセレクト信号が活性化され、かつ状態信号がコマンド
を受け付け可能な状態を示しているとき、コマンドデコ
ーダは、活性化され、内部コマンド信号をデコードす
る。上記動作は、簡易な論理回路により構成できる。し
たがって、コマンドデコーダにより、有効なコマンド信
号が供給されたことを簡易な回路で判定できる。簡易な
回路で判定できるため、判定時間を短くできる。
ンド信号は、外部クロック信号のエッジに対して余裕
（セットアップ時間）を持って供給される。このため、
コマンド判定回路により、供給されたコマンド信号が有
効か否かを予め判定でき、この判定結果を用いて第１内
部クロック信号を発生できる。付記３および付記９、１
２、１５、１８の半導体メモリでは、コマンド判定回路
は、チップセレクト信号および状態信号に応じて活性化
され、内部コマンド信号をデコードするコマンドデコー
ダを含んでいる。チップセレクト信号が非活性化されて
いるとき、および状態信号がコマンドを受け付け可能な
状態を示していないとき、コマンドデコーダは非活性化
され、クロックイネーブル信号は活性化されない。チッ
プセレクト信号が活性化され、かつ状態信号がコマンド
を受け付け可能な状態を示しているとき、コマンドデコ
ーダは、活性化され、内部コマンド信号をデコードす
る。上記動作は、簡易な論理回路により構成できる。し
たがって、コマンドデコーダにより、有効なコマンド信
号が供給されたことを簡易な回路で判定できる。簡易な
回路で判定できるため、判定時間を短くできる。
【０１２１】付記８の半導体メモリでは、書き込みイネ
ーブル発生回路は、チップセレクト信号、内部コマンド
信号、およびチップの動作状態を示す状態信号を受け、
有効な書き込みコマンドが供給されたと判定したとき、
書き込みイネーブル信号を生成する書き込みコマンド判
定回路を有している。クロック同期式の半導体メモリで
は、コマンド信号は、外部クロック信号のエッジに対し
て余裕（セットアップ時間）を持って供給される。この
ため、コマンド判定回路により、供給された書き込みコ
マンドが有効か否かを予め判定でき、この判定結果を用
いて書き込みイネーブル信号を発生できる。
ーブル発生回路は、チップセレクト信号、内部コマンド
信号、およびチップの動作状態を示す状態信号を受け、
有効な書き込みコマンドが供給されたと判定したとき、
書き込みイネーブル信号を生成する書き込みコマンド判
定回路を有している。クロック同期式の半導体メモリで
は、コマンド信号は、外部クロック信号のエッジに対し
て余裕（セットアップ時間）を持って供給される。この
ため、コマンド判定回路により、供給された書き込みコ
マンドが有効か否かを予め判定でき、この判定結果を用
いて書き込みイネーブル信号を発生できる。
【０１２２】付記１２、付記１５、および付記１８の半
導体メモリでは、簡易な論理回路で構成できるコマンド
デコーダにより、有効なコマンド信号が供給されたこと
を検出し、あるいは検出結果に応じて内部クロック信号
を生成できる。さらに、すでにあるコマンドデコーダを
流用することもできる。以上、本発明について詳細に説
明してきたが、上記の実施形態およびその変形例は発明
の一例に過ぎず、本発明はこれに限定されるものではな
い。本発明を逸脱しない範囲で変形可能であることは明
らかである。
導体メモリでは、簡易な論理回路で構成できるコマンド
デコーダにより、有効なコマンド信号が供給されたこと
を検出し、あるいは検出結果に応じて内部クロック信号
を生成できる。さらに、すでにあるコマンドデコーダを
流用することもできる。以上、本発明について詳細に説
明してきたが、上記の実施形態およびその変形例は発明
の一例に過ぎず、本発明はこれに限定されるものではな
い。本発明を逸脱しない範囲で変形可能であることは明
らかである。
【０１２３】
【発明の効果】請求項１の半導体メモリでは、コマンド
ラッチ回路の動作頻度を従来に比べ減らすことができ
る。この結果、コマンド信号の供給に伴う内部回路の無
駄な動作を防止でき、動作時およびスタンバイ時の消費
電流をともに削減できる。スタンバイ時に動作する回路
は、元々少ないため、特にスタンバイ時の消費電流の削
減効果が大きい。請求項２の半導体メモリでは、アドレ
スラッチ回路の動作頻度を従来に比べ減らすことができ
る。この結果、動作時およびスタンバイ時の消費電流を
さらに削減できる。
ラッチ回路の動作頻度を従来に比べ減らすことができ
る。この結果、コマンド信号の供給に伴う内部回路の無
駄な動作を防止でき、動作時およびスタンバイ時の消費
電流をともに削減できる。スタンバイ時に動作する回路
は、元々少ないため、特にスタンバイ時の消費電流の削
減効果が大きい。請求項２の半導体メモリでは、アドレ
スラッチ回路の動作頻度を従来に比べ減らすことができ
る。この結果、動作時およびスタンバイ時の消費電流を
さらに削減できる。
【０１２４】請求項３の半導体メモリでは、データバッ
ファの動作頻度を従来に比べ減らすことができる。この
結果、動作時およびスタンバイ時の消費電流をともに削
減できる。請求項４の半導体メモリでは、データバッフ
ァは、実際に書き込み動作を実行するためにデータ信号
を受け付ける必要があるときのみ動作する。この結果、
動作時およびスタンバイ時の消費電流を削減できる。
ファの動作頻度を従来に比べ減らすことができる。この
結果、動作時およびスタンバイ時の消費電流をともに削
減できる。請求項４の半導体メモリでは、データバッフ
ァは、実際に書き込み動作を実行するためにデータ信号
を受け付ける必要があるときのみ動作する。この結果、
動作時およびスタンバイ時の消費電流を削減できる。
【０１２５】請求項５の半導体メモリでは、データラッ
チ回路の動作頻度を従来に比べ減らすことができる。こ
の結果、コマンド信号の供給に伴う内部回路の無駄な動
作を防止でき、動作時およびスタンバイ時の消費電流を
削減できる。請求項６の半導体メモリでは、データラッ
チ回路は、実際に書き込み動作を実行するためにデータ
信号を取り込む必要があるときのみ動作する。この結
果、動作時およびスタンバイ時の消費電流を削減でき
る。
チ回路の動作頻度を従来に比べ減らすことができる。こ
の結果、コマンド信号の供給に伴う内部回路の無駄な動
作を防止でき、動作時およびスタンバイ時の消費電流を
削減できる。請求項６の半導体メモリでは、データラッ
チ回路は、実際に書き込み動作を実行するためにデータ
信号を取り込む必要があるときのみ動作する。この結
果、動作時およびスタンバイ時の消費電流を削減でき
る。
【０１２６】請求項７の半導体メモリでは、書き込み動
作および読み出し動作を実行する内部回路の動作頻度を
従来に比べ減らすことができる。この結果、動作時およ
びスタンバイ時の消費電流を削減できる。請求項８の半
導体メモリでは、内部回路は、実際に書き込み動作およ
び読み出し動作を実行するときのみ動作する。この結
果、動作時およびスタンバイ時の消費電流を削減でき
る。
作および読み出し動作を実行する内部回路の動作頻度を
従来に比べ減らすことができる。この結果、動作時およ
びスタンバイ時の消費電流を削減できる。請求項８の半
導体メモリでは、内部回路は、実際に書き込み動作およ
び読み出し動作を実行するときのみ動作する。この結
果、動作時およびスタンバイ時の消費電流を削減でき
る。
【０１２７】請求項９の半導体メモリでは、コマンドラ
ッチ回路に保持されているコマンドを確実リセットで
き、リセットするために必要な回路の消費電流を削減で
きる。請求項１０の半導体メモリでは、コマンドラッチ
回路に保持されているコマンドを確実リセットできる。
コマンドラッチ回路の動作頻度を従来に比べ減らすこと
ができ、動作時およびスタンバイ時の消費電流をともに
削減できる。
ッチ回路に保持されているコマンドを確実リセットで
き、リセットするために必要な回路の消費電流を削減で
きる。請求項１０の半導体メモリでは、コマンドラッチ
回路に保持されているコマンドを確実リセットできる。
コマンドラッチ回路の動作頻度を従来に比べ減らすこと
ができ、動作時およびスタンバイ時の消費電流をともに
削減できる。
【図１】本発明の半導体メモリの第１の実施形態を示す
ブロック図である。
ブロック図である。
【図２】図１に示した入力バッファの詳細を示す回路図
である。
である。
【図３】図１に示した第１クロック発生回路の詳細を示
す回路図である。
す回路図である。
【図４】図１に示したコマンドラッチ回路の詳細を示す
回路図である。
回路図である。
【図５】図４に示したコマンドラッチ回路の動作を示す
タイミング図である。
タイミング図である。
【図６】図１に示した第１クロック発生回路の詳細を示
す回路図である。
す回路図である。
【図７】図６に示した第１クロック発生回路の動作を示
すタイミング図である。
すタイミング図である。
【図８】図１に示したコマンドデコーダの詳細を示す回
路図である。
路図である。
【図９】第１の実施形態のSDRAMの動作の一例を示すタ
イミング図である。
イミング図である。
【図１０】第１の実施形態のSDRAMの動作の別の例を示
すタイミング図である。
すタイミング図である。
【図１１】本発明の半導体メモリの第２の実施形態を示
すブロック図である。
すブロック図である。
【図１２】図１１に示した書き込みコマンド判定回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図１３】第２の実施形態のSDRAMの動作の一例を示す
タイミング図である。
タイミング図である。
【図１４】第２の実施形態のSDRAMの動作の別の例を示
すタイミング図である。
すタイミング図である。
【図１５】本発明の半導体メモリの第３の実施形態を示
すブロック図である。
すブロック図である。
【図１６】図１５に示した第１クロック発生回路におけ
るラッチの詳細を示す回路図である。
るラッチの詳細を示す回路図である。
【図１７】第３の実施形態のSDRAMの動作の一例を示す
タイミング図である。
タイミング図である。
【図１８】第３の実施形態のSDRAMの動作の別の例を示
すタイミング図である。
すタイミング図である。
【図１９】本発明の半導体メモリの第４の実施形態を示
すブロック図である。
すブロック図である。
【図２０】第４の実施形態のSDRAMの動作の一例を示す
タイミング図である。
タイミング図である。
【図２１】第４の実施形態のSDRAMの動作の別の例を示
すタイミング図である。
すタイミング図である。
【図２２】本発明の半導体メモリの第５の実施形態を示
すブロック図である。
すブロック図である。
【図２３】図２２に示したコマンドラッチ回路の詳細を
示す回路図である。
示す回路図である。
【図２４】第５の実施形態のSDRAMの動作の一例を示す
タイミング図である。
タイミング図である。
【図２５】第５の実施形態のSDRAMの動作の別の例を示
すタイミング図である。
すタイミング図である。
【図２６】本発明の半導体メモリの第６の実施形態を示
すブロック図である。
すブロック図である。
【図２７】図２６に示したコマンドラッチ回路の詳細を
示す回路図である。
示す回路図である。
【図２８】第１クロック発生回路の別の例を示す回路図
である。
である。
【図２９】図２８に示した第１クロック発生回路の動作
を示すタイミング図である。
を示すタイミング図である。
１０ コマンドバッファ
１２ アドレスバッファ
１４ データバッファ
１６ クロックイネーブルラッチ
１８ チップセレクトラッチ
２０ コマンドラッチ回路
２２ アドレスラッチ回路
２４ データラッチ回路
２６ 第１クロック発生回路
２８ コマンドデコーダ
２６ａ コマンド判定回路
２６ｂ クロック出力回路
３０ バースト書き込み制御回路
３２ バースト読み出し制御回路
３４ アクティブ検出回路
３６ 第２クロック発生回路
３８ 第３クロック発生回路
４０ 書き込みイネーブル発生回路
４２ レイテンシ制御回路
４４ 信号ラッチ部
４６ 信号出力部
５０ 第１クロック発生回路
５２ 第３クロック発生回路
５４ 書き込みイネーブル発生回路
５６ 書き込みコマンド判定回路
５８ 第１クロック発生回路
６０ コマンドラッチ回路
６２ ラッチ
６４ 第１クロック発生回路
６６ コマンドラッチ回路
６８ コマンドラッチ回路
７０ パルス生成回路
７２ 第１クロック発生回路
ACT0、ACT1 アクティブ信号
ACTALLZ、ACTZ 状態信号
ACTPZ アクティブコマンド信号
ADD アドレス信号
CLK クロック信号
CLK0Z 内部クロック信号
CLKCZ 第１内部クロック信号
CLKDQZ 第２内部クロック信号
CLKMZ 第３内部クロック信号
CKE クロックイネーブル信号
CKECZ 内部クロックイネーブル信号
CMD コマンド信号
/CS チップセレクト信号
CSCZ 内部チップセレクト信号
DQ データ信号
EN1 内部チップセレクト信号
IADD 内部アドレス信号
ICMD 内部コマンド信号
IDQ 内部データ信号
LCMD ラッチコマンド信号
LADD ラッチアドレス信号
LDQ ラッチデータ信号
RBSTZ バースト読み出し信号
PREPZ プリチャージコマンド信号
RDPZ 読み出しコマンド信号
WBSTZ バースト書き込み信号
WENZ 書き込みイネーブル信号
WENZ1 書き込みイネーブル信号
WRPZ 書き込みコマンド信号
Claims (10)
- 【請求項１】 メモリ動作を指示するコマンド信号を、
チップの選択を指示するチップセレクト信号の活性化時
に受け付け、内部コマンド信号として出力するコマンド
バッファと、 前記内部コマンド信号が有効であることを識別したとき
に、外部クロック信号に同期して第１内部クロック信号
を生成する第１クロック発生回路と、 前記第１内部クロック信号に同期して前記内部コマンド
信号を取り込むコマンドラッチ回路とを備えていること
を特徴とする半導体メモリ。 - 【請求項２】 請求項１記載の半導体メモリにおいて、 メモリセルを選択するアドレス信号を、前記チップセレ
クト信号の活性化時に受け付け、内部アドレス信号とし
て出力するアドレスバッファと、 前記第１内部クロック信号に同期して前記内部アドレス
信号を取り込むアドレスラッチ回路とを備えていること
を特徴とする半導体メモリ。 - 【請求項３】 メモリ動作を指示するコマンド信号を、
チップの選択を指示するチップセレクト信号の活性化時
に受け付け、内部コマンド信号として出力するコマンド
バッファと、 前記コマンド信号が有効な書き込みコマンドを示すこと
を識別したときに、書き込みイネーブル信号を活性化す
る書き込みイネーブル発生回路と、 メモリセルに書き込まれるデータ信号を、前記書き込み
イネーブル信号の活性化時に受け付け、内部データ信号
として出力するデータバッファとを備えていることを特
徴とする半導体メモリ。 - 【請求項４】 請求項３記載の半導体メモリにおいて、 一つの書き込みコマンドに対応して複数の書き込みデー
タを連続して受け付けるバースト書き込み機能を有し、 前記書き込みイネーブル発生回路は、前記コマンド信号
が有効な前記書き込みコマンドを示すとき、およびバー
スト書き込み動作時に前記書き込みイネーブル信号を活
性化することを特徴とする半導体メモリ。 - 【請求項５】 請求項３記載の半導体メモリにおいて、 前記コマンド信号が有効な書き込みコマンドを示すとき
に、外部クロック信号に同期して第２内部クロック信号
を生成する第２クロック発生回路と、 前記第２内部クロック信号に同期して前記内部データ信
号を取り込むデータラッチ回路とを備えていることを特
徴とする半導体メモリ。 - 【請求項６】 請求項５記載の半導体メモリにおいて、 一つの書き込みコマンドに対応して複数の書き込みデー
タを連続して受け付けるバースト書き込み機能を有し、 前記第２クロック発生回路は、前記コマンド信号が有効
な前記書き込みコマンドを示すとき、およびバースト書
き込み動作時に前記第２内部クロック信号を生成するこ
とを特徴とする半導体メモリ。 - 【請求項７】 請求項３記載の半導体メモリにおいて、 前記コマンド信号が有効な書き込みコマンドおよび有効
な読み出しコマンドを示すときに、外部クロック信号に
同期して第３内部クロック信号を生成する第３クロック
発生回路と、 前記第３内部クロック信号に同期して動作し、書き込み
動作および読み出し動作を実行する内部回路とを備えて
いることを特徴とする半導体メモリ。 - 【請求項８】 請求項７記載の半導体メモリにおいて、 一つの書き込みコマンドに対応して複数の書き込みデー
タを連続して受け付けるバースト書き込み機能および一
つの読み出しコマンドに対応して複数の読み出しデータ
を連続して出力するバースト読み出し機能を有し、 前記第３クロック発生回路は、コマンド信号が有効な前
記書き込みコマンドおよび有効な前記読み出しコマンド
を示すとき、バースト書き込み動作時、およびバースト
読み出し動作時に前記第３内部クロック信号を発生する
ことを特徴とする半導体メモリ。 - 【請求項９】 メモリ動作を指示するコマンド信号を、
チップの選択を指示するチップセレクト信号の活性化時
に受け付け、内部コマンド信号として出力するコマンド
バッファと、 前記チップセレクト信号が供給されたクロックサイクル
およびその次のクロックサイクルに、外部クロック信号
に同期して第１内部クロック信号を生成する第１クロッ
ク発生回路と、 前記第１内部クロック信号に同期して前記内部コマンド
信号を取り込むコマンドラッチ回路とを備えていること
を特徴とする半導体メモリ。 - 【請求項１０】 メモリ動作を指示するコマンド信号
を、チップの選択を指示するチップセレクト信号の活性
化時に受け付け、内部コマンド信号として出力するコマ
ンドバッファと、 前記チップセレクト信号が供給されたクロックサイクル
に外部クロック信号に同期して第１内部クロック信号を
生成するとともに、該チップセレクト信号とともに供給
された前記コマンド信号が有効なときに、次のクロック
サイクルにも外部クロック信号に同期して第１内部クロ
ック信号を生成する第１クロック発生回路と、 前記第１内部クロック信号に同期して前記内部コマンド
信号を取り込むコマンドラッチ回路とを備えていること
を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207581A JP4727073B2 (ja) | 2001-07-09 | 2001-07-09 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207581A JP4727073B2 (ja) | 2001-07-09 | 2001-07-09 | 半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011067396A Division JP5418528B2 (ja) | 2011-03-25 | 2011-03-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003022673A true JP2003022673A (ja) | 2003-01-24 |
| JP4727073B2 JP4727073B2 (ja) | 2011-07-20 |
Family
ID=19043542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001207581A Expired - Fee Related JP4727073B2 (ja) | 2001-07-09 | 2001-07-09 | 半導体メモリ |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332496A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
| WO2014129438A1 (ja) * | 2013-02-25 | 2014-08-28 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| JP2015038802A (ja) * | 2009-01-12 | 2015-02-26 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
| US10591200B2 (en) | 2012-12-03 | 2020-03-17 | Whirlpool Corporation | Low energy refrigerator heat source |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048565A (ja) * | 1998-07-29 | 2000-02-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2000156082A (ja) * | 1998-11-18 | 2000-06-06 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000182372A (ja) * | 1998-12-14 | 2000-06-30 | Fujitsu Ltd | メモリ装置 |
| JP2000285674A (ja) * | 1999-03-31 | 2000-10-13 | Fujitsu Ltd | 同期型半導体記憶装置 |
| JP2002074953A (ja) * | 2000-09-04 | 2002-03-15 | Fujitsu Ltd | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
| JP2002304887A (ja) * | 2001-04-10 | 2002-10-18 | Fujitsu Ltd | 半導体集積回路 |
-
2001
- 2001-07-09 JP JP2001207581A patent/JP4727073B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048565A (ja) * | 1998-07-29 | 2000-02-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2000156082A (ja) * | 1998-11-18 | 2000-06-06 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000182372A (ja) * | 1998-12-14 | 2000-06-30 | Fujitsu Ltd | メモリ装置 |
| JP2000285674A (ja) * | 1999-03-31 | 2000-10-13 | Fujitsu Ltd | 同期型半導体記憶装置 |
| JP2002074953A (ja) * | 2000-09-04 | 2002-03-15 | Fujitsu Ltd | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
| JP2002304887A (ja) * | 2001-04-10 | 2002-10-18 | Fujitsu Ltd | 半導体集積回路 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332496A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
| JP2015038802A (ja) * | 2009-01-12 | 2015-02-26 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
| US9229523B2 (en) | 2009-01-12 | 2016-01-05 | Rambus Inc. | Memory controller with transaction-queue-dependent power modes |
| US9753521B2 (en) | 2009-01-12 | 2017-09-05 | Rambus Inc. | Chip-to-chip signaling link timing calibration |
| US10331193B2 (en) | 2009-01-12 | 2019-06-25 | Rambus Inc. | Signaling interface with phase and framing calibration |
| US10901485B2 (en) | 2009-01-12 | 2021-01-26 | Rambus Inc. | Clock-forwarding memory controller with mesochronously-clocked signaling interface |
| US11556164B2 (en) | 2009-01-12 | 2023-01-17 | Rambus Inc. | Memory IC with data loopback |
| US11960344B2 (en) | 2009-01-12 | 2024-04-16 | Rambus Inc. | Memory controller with looped-back calibration data receiver |
| US10591200B2 (en) | 2012-12-03 | 2020-03-17 | Whirlpool Corporation | Low energy refrigerator heat source |
| WO2014129438A1 (ja) * | 2013-02-25 | 2014-08-28 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| TWI559316B (zh) * | 2013-02-25 | 2016-11-21 | Ｐｓ４盧克斯科公司 | 半導體裝置 |
| US9520169B2 (en) | 2013-02-25 | 2016-12-13 | Longitude Semiconductor S.A.R.L. | Semiconductor device |
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