JP2000173267A - Ddrsdramでデ―タストロ―ブ信号を制御するための方法及び装置 - Google Patents
Ddrsdramでデ―タストロ―ブ信号を制御するための方法及び装置Info
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Abstract
置を提供する。 【解決手段】 DDR SDRAMでプリアンブル及びポストアン
ブル状態を有するデータストローブ信号を制御するため
の方法において、第1制御信号によりデータが出力され
る区間とプリアンブル区間及びポストアンブル区間の各
区間以外の区間で上記データストローブ信号(DQS)を
ハイインピーダンス(HI-Z)状態で制御して、第2制御
信号により上記データストローブ信号の上記プリアンブ
ル状態が始まる時点を制御することを特徴とする。
Description
であるDDR(double data rate)SDRAM(synchronous DR
AM)に関し、特にDDR SDRAMの読み出し(Read)駆動時
に使われるデータストローブ信号(data strobe signa
l)を制御する方法及び装置に関するものである。
おいて、DRAMは、動作速度向上のために、外部のシステ
ムクロックに同期して動作するSDRAMが広く使用されて
いる。一方、通常のSDRAMは、クロックのライジング(r
ising)エッジ(edge)だけを使用する素子であるのに
対し、DDR SDRAMは、クロックライジング及びフォーリ
ング(falling)エッジを共に使用するために、さらに
高速な動作を実現できることから次世代DRAMとして大き
な脚光を浴びている。一方、データを読み出す時、メモ
リーチップセット(chip set)での各チップ間に発生す
るタイムスキュー(time skew)を最小化するために、
データストローブ信号を使用している。
d)の際のタイミングを表すものであり、図1では、'ca
s latency'(読み出し命令が入ったクロックの時点から
データが読み出される時までのクロック数を規定したも
の)が2であり、'burst length'(連続して処理するデ
ータ数を規定したもの)が4である場合のタイミング図
である。
し(Read)動作の際に、データストローブ信号(DQS)
がイネーブルである時点に合せてライジングエッジ及び
フォーリングエッジで全てデータを送りだす必要があ
る。ところが、クロックの周期(cycle)が8nsec程度
であると、ライジング及びフォーリングの際の時間(約
1nsec)とその他のスペックを合せるための時間などを
引けば、実質的に約6nsec以下の時間内に二つのデータ
を連続的に出力しなければならない。このために、デー
タストローブ信号(DQS)は、ハイインピーダンス(hi-
z、'ハイ'レベルと'ロー'レベル間のレベル)状態を維
持し、データが出てくる一つのクロック前に予め'ロー'
状態を有するべきであり(preamble)、データが出てく
る際には、そのエッジにデータストローブ信号のエッジ
が一致すべきであり(edge trigger)、最後のデータが
出てくる際に、その半クロックの間、'ロー'を維持すべ
きである(postamble)。
ンブル区間とポストアンブル区間とを設定するためには
データストローブ信号を制御しなければならないが、従
来においては一つの制御信号を使用してデータストロー
ブ信号を制御する方式を使用している。
号制御方法を表すタイミング図であり、'cas latency'
が2で、'burst length'が2である場合、すなわち、読
み出し命令語(RD1)が発生した後、二つのクロック後
に二つのデータ(DQ)が連続的に出てくる場合である。
図2に示すように、従来はデータストローブイネーブル
信号(QS_ENABLE)でデータストローブ信号(DQS)を制
御した。ところが、仮りに読み出し命令語(RD1)が発
生した後、二つのクロック後に読み出し命令語(RD2)
が入力されると、データストローブ信号(DQS)のポス
トアンブル区間(図面のA)とプリアンブル区間(図面
のB)は引き続きになるが、この時、データストローブ
イネーブル信号(QS_ENABLE)は必ず'ロー'に落ちてか
ら'ハイ'に上がる区間(図面のC)があるべきである。
しかし、もしこの区間があまりに小さくて上昇エッジを
認識できなければ、プリアンブル区間(B)はなくな
る。これを克服しようとするとデータストローブイネー
ブル信号(QS_ENABLE)が、'ハイ'から'ロー'に非活性
化される時点を早くするか、さもなければ、'ロー'か
ら'ハイ'に活性化される時点を遅くすれば良いが、前者
の場合はポストアンブル区間(A)に影響を与え、後者
の場合はプリアンブル区間に(B)に影響を与える。
ストローブ信号を制御する方法は、データストローブ信
号の正確なプリアンブルまたはポストアンブル区間を設
定することは難しく、これにより正確なデータ読み出し
がむずかしいという問題点がある。
SDRAMの読み出し(Read)駆動時、データストローブ信
号はハイインピーダンス(HI-Z)状態を維持し、データ
が出てくる一つのクロック前にプリアンブル区間を有す
るべきであり、データとデータストローブ信号間にエッ
ジトリガー(edge trigger)がなされるべきであり、最
後のデータが出てくる時、半クロック間、ポストアンブ
ル区間を有するべきであるが、本発明はこのような諸般
の要求事項を充足させるために、データストローブ信号
を制御する方法及び装置を提供することにその目的があ
る。
に本発明においては、DDR SDRAMでプリアンブル及びポ
ストアンブル状態を有するデータストローブ信号を制御
するための方法において、第1制御信号によりデータが
出力される区間とプリアンブル区間、及びポストアンブ
ル区間の各区間以外の区間で上記データストローブ信号
(DQS)をハイインピーダンス(HI-Z)状態に制御し、
第2制御信号により上記データストローブ信号の上記プ
リアンブル状態が始まる時点を制御することを特徴とす
る。
ーブ信号制御装置において、多数の'cas latency'情報
と多数の出力イネーブル信号が入力されて、読み出し命
令語が活性化された時点から、'cas latency'値より一
つのクロックが少ないクロック数ほど遅延された出力イ
ネーブル信号を選択して、第1制御信号として出力する
第1制御信号発生手段と、上記選択された出力イネーブ
ル信号が活性化されれば、活性化された第2制御信号を
出力して、上記第1制御信号が非活性化されている
間、'cas latency'情報によって選択されたライジング
またはフォーリング遅延固定ループ信号に制御されて、
非活性化された第2制御信号を出力する第2制御信号発
生手段と、上記第2制御信号を初期化させるための初期
化手段とを含む。
おいて通常の知識を有する当業者が本発明の技術的思想
を容易に実施可能であるように、本発明の最も望ましい
実施例を、添附の図面を参照して詳細に説明する。
構成図であり、この図3に示したように、本発明に係る
データストローブ信号制御装置(200)は、'cas lat
ency'信号CLと、出力イネーブル信号OE及びクロック信
号CLKを入力して(100)、データストローブ信号ド
ライバー(300)を制御するための制御信号として、
制御信号QS_ENABLEと制御信号QS_PREAMBLE信号を発生し
ている。
号制御方法を表すタイミング図であり、'cas latency'
が2で、'burst leangth'が2である場合であり、読み
出し命令語(RD1)が発生した後、3クロック後に読み
出し命令語(RD2)が入力される場合である。図4に図
示したように、制御信号QS_PREAMBLEは、データストロ
ーブ信号(DQS)のプリアンブル状態が始まる時点を制
御するが、制御信号QS_PREAMBLEが、論理'ロー'から論
理'ハイ'に遷移する時、データストローブ信号(DQS)
がプリアンブル状態を始める。
る区間とプリアンブル区間及びポストアンブル区間の各
区間以外の区間で、上記データストローブ信号(DQS)
をハイインピーダンス(HI-Z)状態に制御するが、制御
信号QS_ENABLEが論理'ロー'である時、上記データスト
ローブ信号は高インピーダンス(HI-Z)状態となる。
angth'が2である場合、そして読み出し命令語(RD1)
が発生した後、2クロック後に読み出し命令語(RD2)
が入力される場合に、本発明によってデータストローブ
信号が制御される状態を示す。この時には、データスト
ローブ信号(DQS)のポストアンブル区間(図面のA)
とプリアンブル区間(図面のB)は引き続きになるが、
この時、データストローブ信号(DQS)のプリアンブル
区間(図面のB)の始まりは、制御信号QS_ENABLEの上
昇エッジに制御されるものではなく、制御信号QS_PREAM
BLEの上昇エッジに制御されるため、プリアンブル区間
(B)が正確に設定される。
ローブ信号制御装置(200)を表す回路図であり、図
7は、'cas latency'が2である場合にこれによる各信
号の波形を表すタイミング図である。図6を参照すれ
ば、本発明の一実施例に係るデータストローブ信号制御
装置(200)は、制御信号QS_ENABLEを発生させる制
御信号発生部(220)と、制御信号QS_PREAMBLEを発
生させる制御信号発生部(210)、及びパワーアップ
信号(PWRUP)により、データストローブ信号制御装置
(200)を初期化させる初期化部(230)で構成さ
れる。
信号発生部(210)は、'cas latency'が1.5である
(読み出し命令語が活性化された後、1.5クロック後
にデータが出力される)ことを知らせる信号CL_1.5が活
性化される場合、読み出し命令語が活性化された時点か
ら半クロックほど遅延された出力イネーブル信号OE_0.5
を制御信号QS_PREAMBLEとして出力し、'cas latency'が
2である(読み出し命令語が活性化された後2クロック
後にデータが出力される)ことを知らせる信号CL_2.0が
活性化される場合、読み出し命令語が活性化された時点
から一つのクロックほど遅延された出力イネーブル信号
OE_1.0を制御信号QS_PREAMBLEとして出力し、'cas late
ncy'が2.5である(読み出し命令語が活性化された後
2.5クロック後にデータが出力される)ことを知らせ
る信号CL_2.5が活性化される場合、読み出し命令語が活
性化された時点から1.5クロックほど遅延された出力
イネーブル信号OE_1.5を制御信号QS_PREAMBLEとして出
力するように構成されている。
多数の'cas latency'情報(CL_1.5、CL_2.0、CL_1.5)
と、多数の出力イネーブル信号(OE_0.5、OE_1.0、OE_
1.5)を入力されて、読み出し命令語(RD)が活性化さ
れた時点から、'cas latency'値より一つのクロックが
少ないクロック数ほど遅延された、出力イネーブル信号
を制御信号QS_PREAMBLEとして出力する。本実施例では
図面に示したように、制御信号発生部(210)を構成
することにおいて、'cas latency'によって適切に遅延
された出力イネーブル信号を伝達するために、NMOSトラ
ンジスターとPMOSトランジスターとの対でなされた伝達
ゲート(211、212、213)を使用し、出力バッ
ファーリングのためにインバータ(214、215、2
16)を使用した。
cy'情報によって選択された出力イネーブル信号が'ハ
イ'に活性化されると制御信号QS_ENABLEが'ハイ'に活性
化され、制御信号QS_PREAMBLEが'ロー'に非活性化され
ている間、ライジングまたはフォーリングクロック遅延
固定ループ信号RCLK_DLL、またはFCLK_DLLが'ハイ'に活
性化されると、制御信号QS_ENABLEが'ロー'に非活性化
されるように構成されている。ライジングクロック遅延
固定ループ信号RCLK_DLLは、メーンクロック(CLK)の
ライジングエッジでパルスを有し、フォーリングクロッ
ク遅延固定ループ信号FCLK_DLLは、メーンクロック(CL
K)のフォーリングエッジでパルスを有する。
NABLEを出力するナンドゲート(221)〔直列連結さ
れた二つのインバータ(222、223)は無視して説
明する〕は、信号OEBを一つの入力とするために、信号O
EBが'ロー'を維持すれば無条件制御信号QS_ENABLEを'ハ
イ'に維持する。すなわち、信号OEBは、インバータ(2
14)により'cas latency'情報によって選択された出
力イネーブル信号の反転された信号であるため、'cas l
atency'情報によって選択された出力イネーブル信号が'
ハイ'に活性化されると制御信号QS_ENABLEが'ハイ'に活
性化される。一方、ナンドゲート(221)は、伝達ゲ
ート(224)を介して制御信号QS_PREAMBLEの反転さ
れた信号を他の側の入力として入力し、伝達ゲート(2
24)は、'cas latency'情報によって選択されたライ
ジングまたはフォーリングクロック遅延固定ループ信号
RCLK_DLL、またはFCLK_DLLをゲート入力とするために、
信号OEBが'ハイ'を維持して制御信号QS_PREAMBLEが'ロ
ー'を維持する時、ライジングまたはフォーリングクロ
ック遅延固定ループ信号RCLK_DLL、またはFCLK_DLLが'
ハイ'に活性化されると、制御信号QS_ENABLEが'ロー'に
非活性化される。
ートを制御するライジングまたはフォーリングクロック
遅延固定ループ信号RCLK_DLL、またはFCLK_DLLを選択す
ることにおいて、'cas latency'信号CL2が'ハイ'である
とライジングクロック遅延固定ループ信号RCLK_DLLが伝
達ゲート(224)のゲートを制御し、'cas latency'
信号CL2が'ロー'であるとフォーリングクロック遅延固
定ループ信号FCLK_DLLが伝達ゲート(224)のゲート
を制御するように、3つのナンドゲートで実施構成し
た。
21)の他入力端を初期化するように、パワーアップ信
号(PWRUP)を一つの入力として伝達ゲート(224)
を介して伝えられた制御信号QS_PREAMBLEを他の入力と
するナンドゲート及びラッチで実施構成にされている。
よって具体的に説明したが、上記した実施例はその説明
のためのものでありその制限のためのものではないこと
を注意するべきでる。また、本発明の技術分野の通常の
専門家である当業者ならば本発明の技術思想の範囲内で
多様な実施例が可能であることが理解できる。
御信号を使用してデータストローブ信号を制御すること
により、DDR SDRAMの読み出し(Read)駆動時、データ
ストローブ信号が有するべきプリアンブル区間とポスト
アンブル区間とを正確に、そして安定的に設定できるた
め、データ出力を安定的に駆動できる。
イミング図である。
を表すタイミング図である。
る。
表すタイミング図である。
表すタイミング図である。
制御装置を表す回路図である。
Claims (6)
- 【請求項1】 DDR SDRAMでプリアンブル及びポストアン
ブル状態を有するデータストローブ信号を制御するため
の方法において、 第1制御信号によりデータが出力される区間とプリアン
ブル区間及びポストアンブル区間の各区間以外の区間で
上記データストローブ信号(DQS)をハイインピーダン
ス(HI-Z)状態で制御し、 第2制御信号により上記データストローブ信号の上記プ
リアンブル状態が始まる時点を制御することを特徴とす
るデータストローブ信号制御方法。 - 【請求項2】 上記第1制御信号が論理'ロー'である
時、上記データストローブ信号は高インピーダンス(HI
-Z)状態を有し、上記第2制御信号が論理'ロー'から論
理'ハイ'に遷移する時、上記データストローブ信号がプ
リアンブル状態を始めるように制御することを特徴とす
る請求項1記載のデータストローブ信号制御方法。 - 【請求項3】 DDR SDRAMのデータストローブ信号制御装
置において、 多数の'cas latency'情報と多数の出力イネーブル信号
が入力されて、読み出し命令語が活性化された時点か
ら、'cas latency'値より一つのクロックが少ないクロ
ック数ほど遅延された出力イネーブル信号を選択し、第
1制御信号として出力する第1制御信号発生手段と、 上記選択された出力イネーブル信号が活性化されると、
活性化された第2制御信号を出力し、上記第1制御信号
が非活性化されている間、'cas latency'情報によって
選択されたライジング(rising)またはフォーリング遅
延固定ループ信号に制御されて非活性化された第2制御
信号を出力する第2制御信号発生手段と、 上記第2制御信号を初期化させるための初期化手段と、 を含んでなることを特徴とするデータストローブ信号制
御装置。 - 【請求項4】 上記第1制御信号発生手段は、 'cas latency'情報に応答して出力イネーブル信号を伝
達する第1伝達ゲートと、 上記第1伝達ゲートからの出力をバッファーリングする
ための偶数個の直列連結されたインバータと、 を含んでなることを特徴とする請求項3記載のデータス
トローブ信号制御装置。 - 【請求項5】 上記第2制御信号発生手段は、 'cas latency'によって選択されたライジングクロック
遅延固定ループ信号、またはフォーリングクロック遅延
固定ループ信号に応答して上記第1制御信号を伝達する
第2伝達ゲートと、 上記第1伝達ゲートを介して出力された出力イネーブル
信号の反転された信号を一つの入力として、上記第2伝
達ゲートを介して伝達されてきた信号の反転された信号
を他の入力とする第1ナンドゲートと、 を含んでなることを特徴とする請求項4記載のデータス
トローブ信号制御装置。 - 【請求項6】 初期化手段は、上記第1ナンドゲートの
他入力端を初期化させるように、パワーアップ信号を一
つの入力とし、上記第2伝達ゲートを介して伝達された
信号を他の入力とする第2ナンドゲートと、 上記第2伝達ゲートの出力ノードをラッチさせるラッチ
と、 を含んでなることを特徴とする請求項5記載のデータス
トローブ信号制御装置。
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