JP2000173267A - Ｄｄｒｓｄｒａｍでデ―タストロ―ブ信号を制御するための方法及び装置 - Google Patents
Ｄｄｒｓｄｒａｍでデ―タストロ―ブ信号を制御するための方法及び装置Info
- Publication number
- JP2000173267A JP2000173267A JP11307769A JP30776999A JP2000173267A JP 2000173267 A JP2000173267 A JP 2000173267A JP 11307769 A JP11307769 A JP 11307769A JP 30776999 A JP30776999 A JP 30776999A JP 2000173267 A JP2000173267 A JP 2000173267A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data strobe
- control signal
- control
- strobe signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
Abstract
(57)【要約】
【課題】 データストローブ信号を制御する方法及び装
置を提供する。 【解決手段】 DDR SDRAMでプリアンブル及びポストアン
ブル状態を有するデータストローブ信号を制御するため
の方法において、第１制御信号によりデータが出力され
る区間とプリアンブル区間及びポストアンブル区間の各
区間以外の区間で上記データストローブ信号（DQS）を
ハイインピーダンス（HI-Z）状態で制御して、第２制御
信号により上記データストローブ信号の上記プリアンブ
ル状態が始まる時点を制御することを特徴とする。
置を提供する。 【解決手段】 DDR SDRAMでプリアンブル及びポストアン
ブル状態を有するデータストローブ信号を制御するため
の方法において、第１制御信号によりデータが出力され
る区間とプリアンブル区間及びポストアンブル区間の各
区間以外の区間で上記データストローブ信号（DQS）を
ハイインピーダンス（HI-Z）状態で制御して、第２制御
信号により上記データストローブ信号の上記プリアンブ
ル状態が始まる時点を制御することを特徴とする。
Description
【０００１】
【発明が属する技術分野】本発明は次世代メモリー素子
であるDDR（double data rate）SDRAM（synchronous DR
AM）に関し、特にDDR SDRAMの読み出し（Read）駆動時
に使われるデータストローブ信号（data strobe signa
l）を制御する方法及び装置に関するものである。
であるDDR（double data rate）SDRAM（synchronous DR
AM）に関し、特にDDR SDRAMの読み出し（Read）駆動時
に使われるデータストローブ信号（data strobe signa
l）を制御する方法及び装置に関するものである。
【０００２】
【従来の技術】周知のように、半導体メモリー素子中に
おいて、DRAMは、動作速度向上のために、外部のシステ
ムクロックに同期して動作するSDRAMが広く使用されて
いる。一方、通常のSDRAMは、クロックのライジング（r
ising）エッジ（edge）だけを使用する素子であるのに
対し、DDR SDRAMは、クロックライジング及びフォーリ
ング（falling）エッジを共に使用するために、さらに
高速な動作を実現できることから次世代DRAMとして大き
な脚光を浴びている。一方、データを読み出す時、メモ
リーチップセット（chip set）での各チップ間に発生す
るタイムスキュー（time skew）を最小化するために、
データストローブ信号を使用している。
おいて、DRAMは、動作速度向上のために、外部のシステ
ムクロックに同期して動作するSDRAMが広く使用されて
いる。一方、通常のSDRAMは、クロックのライジング（r
ising）エッジ（edge）だけを使用する素子であるのに
対し、DDR SDRAMは、クロックライジング及びフォーリ
ング（falling）エッジを共に使用するために、さらに
高速な動作を実現できることから次世代DRAMとして大き
な脚光を浴びている。一方、データを読み出す時、メモ
リーチップセット（chip set）での各チップ間に発生す
るタイムスキュー（time skew）を最小化するために、
データストローブ信号を使用している。
【０００３】図１は、DDR SDRAMでデータ読み出し（Rea
d）の際のタイミングを表すものであり、図１では、'ca
s latency'（読み出し命令が入ったクロックの時点から
データが読み出される時までのクロック数を規定したも
の）が２であり、'burst length'（連続して処理するデ
ータ数を規定したもの）が４である場合のタイミング図
である。
d）の際のタイミングを表すものであり、図１では、'ca
s latency'（読み出し命令が入ったクロックの時点から
データが読み出される時までのクロック数を規定したも
の）が２であり、'burst length'（連続して処理するデ
ータ数を規定したもの）が４である場合のタイミング図
である。
【０００４】図１に示すように、DDR SDRAMは、読み出
し（Read）動作の際に、データストローブ信号（DQS）
がイネーブルである時点に合せてライジングエッジ及び
フォーリングエッジで全てデータを送りだす必要があ
る。ところが、クロックの周期（cycle）が８nsec程度
であると、ライジング及びフォーリングの際の時間（約
１nsec）とその他のスペックを合せるための時間などを
引けば、実質的に約６nsec以下の時間内に二つのデータ
を連続的に出力しなければならない。このために、デー
タストローブ信号（DQS）は、ハイインピーダンス（hi-
z、'ハイ'レベルと'ロー'レベル間のレベル）状態を維
持し、データが出てくる一つのクロック前に予め'ロー'
状態を有するべきであり（preamble）、データが出てく
る際には、そのエッジにデータストローブ信号のエッジ
が一致すべきであり（edge trigger）、最後のデータが
出てくる際に、その半クロックの間、'ロー'を維持すべ
きである（postamble）。
し（Read）動作の際に、データストローブ信号（DQS）
がイネーブルである時点に合せてライジングエッジ及び
フォーリングエッジで全てデータを送りだす必要があ
る。ところが、クロックの周期（cycle）が８nsec程度
であると、ライジング及びフォーリングの際の時間（約
１nsec）とその他のスペックを合せるための時間などを
引けば、実質的に約６nsec以下の時間内に二つのデータ
を連続的に出力しなければならない。このために、デー
タストローブ信号（DQS）は、ハイインピーダンス（hi-
z、'ハイ'レベルと'ロー'レベル間のレベル）状態を維
持し、データが出てくる一つのクロック前に予め'ロー'
状態を有するべきであり（preamble）、データが出てく
る際には、そのエッジにデータストローブ信号のエッジ
が一致すべきであり（edge trigger）、最後のデータが
出てくる際に、その半クロックの間、'ロー'を維持すべ
きである（postamble）。
【０００５】このようなデータストローブ信号のプリア
ンブル区間とポストアンブル区間とを設定するためには
データストローブ信号を制御しなければならないが、従
来においては一つの制御信号を使用してデータストロー
ブ信号を制御する方式を使用している。
ンブル区間とポストアンブル区間とを設定するためには
データストローブ信号を制御しなければならないが、従
来においては一つの制御信号を使用してデータストロー
ブ信号を制御する方式を使用している。
【０００６】図２は従来技術に係るデータストローブ信
号制御方法を表すタイミング図であり、'cas latency'
が２で、'burst length'が２である場合、すなわち、読
み出し命令語（RD1）が発生した後、二つのクロック後
に二つのデータ（DQ）が連続的に出てくる場合である。
図２に示すように、従来はデータストローブイネーブル
信号（QS_ENABLE）でデータストローブ信号（DQS）を制
御した。ところが、仮りに読み出し命令語（RD１）が発
生した後、二つのクロック後に読み出し命令語（RD2）
が入力されると、データストローブ信号（DQS）のポス
トアンブル区間（図面のＡ）とプリアンブル区間（図面
のＢ）は引き続きになるが、この時、データストローブ
イネーブル信号（QS_ENABLE）は必ず'ロー'に落ちてか
ら'ハイ'に上がる区間（図面のＣ）があるべきである。
しかし、もしこの区間があまりに小さくて上昇エッジを
認識できなければ、プリアンブル区間（Ｂ）はなくな
る。これを克服しようとするとデータストローブイネー
ブル信号（QS_ENABLE）が、'ハイ'から'ロー'に非活性
化される時点を早くするか、さもなければ、'ロー'か
ら'ハイ'に活性化される時点を遅くすれば良いが、前者
の場合はポストアンブル区間（Ａ）に影響を与え、後者
の場合はプリアンブル区間に（Ｂ）に影響を与える。
号制御方法を表すタイミング図であり、'cas latency'
が２で、'burst length'が２である場合、すなわち、読
み出し命令語（RD1）が発生した後、二つのクロック後
に二つのデータ（DQ）が連続的に出てくる場合である。
図２に示すように、従来はデータストローブイネーブル
信号（QS_ENABLE）でデータストローブ信号（DQS）を制
御した。ところが、仮りに読み出し命令語（RD１）が発
生した後、二つのクロック後に読み出し命令語（RD2）
が入力されると、データストローブ信号（DQS）のポス
トアンブル区間（図面のＡ）とプリアンブル区間（図面
のＢ）は引き続きになるが、この時、データストローブ
イネーブル信号（QS_ENABLE）は必ず'ロー'に落ちてか
ら'ハイ'に上がる区間（図面のＣ）があるべきである。
しかし、もしこの区間があまりに小さくて上昇エッジを
認識できなければ、プリアンブル区間（Ｂ）はなくな
る。これを克服しようとするとデータストローブイネー
ブル信号（QS_ENABLE）が、'ハイ'から'ロー'に非活性
化される時点を早くするか、さもなければ、'ロー'か
ら'ハイ'に活性化される時点を遅くすれば良いが、前者
の場合はポストアンブル区間（Ａ）に影響を与え、後者
の場合はプリアンブル区間に（Ｂ）に影響を与える。
【０００７】このように、一つの制御信号としてデータ
ストローブ信号を制御する方法は、データストローブ信
号の正確なプリアンブルまたはポストアンブル区間を設
定することは難しく、これにより正確なデータ読み出し
がむずかしいという問題点がある。
ストローブ信号を制御する方法は、データストローブ信
号の正確なプリアンブルまたはポストアンブル区間を設
定することは難しく、これにより正確なデータ読み出し
がむずかしいという問題点がある。
【０００８】
【発明が解決しようとする課題】上記したように、DDR
SDRAMの読み出し（Read）駆動時、データストローブ信
号はハイインピーダンス（HI-Z）状態を維持し、データ
が出てくる一つのクロック前にプリアンブル区間を有す
るべきであり、データとデータストローブ信号間にエッ
ジトリガー（edge trigger）がなされるべきであり、最
後のデータが出てくる時、半クロック間、ポストアンブ
ル区間を有するべきであるが、本発明はこのような諸般
の要求事項を充足させるために、データストローブ信号
を制御する方法及び装置を提供することにその目的があ
る。
SDRAMの読み出し（Read）駆動時、データストローブ信
号はハイインピーダンス（HI-Z）状態を維持し、データ
が出てくる一つのクロック前にプリアンブル区間を有す
るべきであり、データとデータストローブ信号間にエッ
ジトリガー（edge trigger）がなされるべきであり、最
後のデータが出てくる時、半クロック間、ポストアンブ
ル区間を有するべきであるが、本発明はこのような諸般
の要求事項を充足させるために、データストローブ信号
を制御する方法及び装置を提供することにその目的があ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、DDR SDRAMでプリアンブル及びポ
ストアンブル状態を有するデータストローブ信号を制御
するための方法において、第１制御信号によりデータが
出力される区間とプリアンブル区間、及びポストアンブ
ル区間の各区間以外の区間で上記データストローブ信号
（DQS）をハイインピーダンス（HI-Z）状態に制御し、
第２制御信号により上記データストローブ信号の上記プ
リアンブル状態が始まる時点を制御することを特徴とす
る。
に本発明においては、DDR SDRAMでプリアンブル及びポ
ストアンブル状態を有するデータストローブ信号を制御
するための方法において、第１制御信号によりデータが
出力される区間とプリアンブル区間、及びポストアンブ
ル区間の各区間以外の区間で上記データストローブ信号
（DQS）をハイインピーダンス（HI-Z）状態に制御し、
第２制御信号により上記データストローブ信号の上記プ
リアンブル状態が始まる時点を制御することを特徴とす
る。
【００１０】また本発明は、DDR SDRAMのデータストロ
ーブ信号制御装置において、多数の'cas latency'情報
と多数の出力イネーブル信号が入力されて、読み出し命
令語が活性化された時点から、'cas latency'値より一
つのクロックが少ないクロック数ほど遅延された出力イ
ネーブル信号を選択して、第１制御信号として出力する
第１制御信号発生手段と、上記選択された出力イネーブ
ル信号が活性化されれば、活性化された第２制御信号を
出力して、上記第１制御信号が非活性化されている
間、'cas latency'情報によって選択されたライジング
またはフォーリング遅延固定ループ信号に制御されて、
非活性化された第２制御信号を出力する第２制御信号発
生手段と、上記第２制御信号を初期化させるための初期
化手段とを含む。
ーブ信号制御装置において、多数の'cas latency'情報
と多数の出力イネーブル信号が入力されて、読み出し命
令語が活性化された時点から、'cas latency'値より一
つのクロックが少ないクロック数ほど遅延された出力イ
ネーブル信号を選択して、第１制御信号として出力する
第１制御信号発生手段と、上記選択された出力イネーブ
ル信号が活性化されれば、活性化された第２制御信号を
出力して、上記第１制御信号が非活性化されている
間、'cas latency'情報によって選択されたライジング
またはフォーリング遅延固定ループ信号に制御されて、
非活性化された第２制御信号を出力する第２制御信号発
生手段と、上記第２制御信号を初期化させるための初期
化手段とを含む。
【００１１】
【発明の実施の形態】以下、本発明が属する技術分野に
おいて通常の知識を有する当業者が本発明の技術的思想
を容易に実施可能であるように、本発明の最も望ましい
実施例を、添附の図面を参照して詳細に説明する。
おいて通常の知識を有する当業者が本発明の技術的思想
を容易に実施可能であるように、本発明の最も望ましい
実施例を、添附の図面を参照して詳細に説明する。
【００１２】図３は本発明の技術的構成を表すブロック
構成図であり、この図３に示したように、本発明に係る
データストローブ信号制御装置（２００）は、'cas lat
ency'信号CLと、出力イネーブル信号OE及びクロック信
号CLKを入力して（１００）、データストローブ信号ド
ライバー（３００）を制御するための制御信号として、
制御信号QS_ENABLEと制御信号QS_PREAMBLE信号を発生し
ている。
構成図であり、この図３に示したように、本発明に係る
データストローブ信号制御装置（２００）は、'cas lat
ency'信号CLと、出力イネーブル信号OE及びクロック信
号CLKを入力して（１００）、データストローブ信号ド
ライバー（３００）を制御するための制御信号として、
制御信号QS_ENABLEと制御信号QS_PREAMBLE信号を発生し
ている。
【００１３】図４は本発明にかかるデータストローブ信
号制御方法を表すタイミング図であり、'cas latency'
が２で、'burst leangth'が２である場合であり、読み
出し命令語（RD1）が発生した後、３クロック後に読み
出し命令語（RD2）が入力される場合である。図４に図
示したように、制御信号QS_PREAMBLEは、データストロ
ーブ信号（DQS）のプリアンブル状態が始まる時点を制
御するが、制御信号QS_PREAMBLEが、論理'ロー'から論
理'ハイ'に遷移する時、データストローブ信号（DQS）
がプリアンブル状態を始める。
号制御方法を表すタイミング図であり、'cas latency'
が２で、'burst leangth'が２である場合であり、読み
出し命令語（RD1）が発生した後、３クロック後に読み
出し命令語（RD2）が入力される場合である。図４に図
示したように、制御信号QS_PREAMBLEは、データストロ
ーブ信号（DQS）のプリアンブル状態が始まる時点を制
御するが、制御信号QS_PREAMBLEが、論理'ロー'から論
理'ハイ'に遷移する時、データストローブ信号（DQS）
がプリアンブル状態を始める。
【００１４】制御信号QS_ENABLEは、データが出力され
る区間とプリアンブル区間及びポストアンブル区間の各
区間以外の区間で、上記データストローブ信号（DQS）
をハイインピーダンス（HI-Z）状態に制御するが、制御
信号QS_ENABLEが論理'ロー'である時、上記データスト
ローブ信号は高インピーダンス（HI-Z）状態となる。
る区間とプリアンブル区間及びポストアンブル区間の各
区間以外の区間で、上記データストローブ信号（DQS）
をハイインピーダンス（HI-Z）状態に制御するが、制御
信号QS_ENABLEが論理'ロー'である時、上記データスト
ローブ信号は高インピーダンス（HI-Z）状態となる。
【００１５】図５は、'cas latency'が２で、'burst le
angth'が２である場合、そして読み出し命令語（RD1）
が発生した後、２クロック後に読み出し命令語（RD2）
が入力される場合に、本発明によってデータストローブ
信号が制御される状態を示す。この時には、データスト
ローブ信号（DQS）のポストアンブル区間（図面のＡ）
とプリアンブル区間（図面のＢ）は引き続きになるが、
この時、データストローブ信号（DQS）のプリアンブル
区間（図面のＢ）の始まりは、制御信号QS_ENABLEの上
昇エッジに制御されるものではなく、制御信号QS_PREAM
BLEの上昇エッジに制御されるため、プリアンブル区間
（Ｂ）が正確に設定される。
angth'が２である場合、そして読み出し命令語（RD1）
が発生した後、２クロック後に読み出し命令語（RD2）
が入力される場合に、本発明によってデータストローブ
信号が制御される状態を示す。この時には、データスト
ローブ信号（DQS）のポストアンブル区間（図面のＡ）
とプリアンブル区間（図面のＢ）は引き続きになるが、
この時、データストローブ信号（DQS）のプリアンブル
区間（図面のＢ）の始まりは、制御信号QS_ENABLEの上
昇エッジに制御されるものではなく、制御信号QS_PREAM
BLEの上昇エッジに制御されるため、プリアンブル区間
（Ｂ）が正確に設定される。
【００１６】図６は本発明の一実施例に係るデータスト
ローブ信号制御装置（２００）を表す回路図であり、図
７は、'cas latency'が２である場合にこれによる各信
号の波形を表すタイミング図である。図６を参照すれ
ば、本発明の一実施例に係るデータストローブ信号制御
装置（２００）は、制御信号QS_ENABLEを発生させる制
御信号発生部（２２０）と、制御信号QS_PREAMBLEを発
生させる制御信号発生部（２１０）、及びパワーアップ
信号（PWRUP）により、データストローブ信号制御装置
（２００）を初期化させる初期化部（２３０）で構成さ
れる。
ローブ信号制御装置（２００）を表す回路図であり、図
７は、'cas latency'が２である場合にこれによる各信
号の波形を表すタイミング図である。図６を参照すれ
ば、本発明の一実施例に係るデータストローブ信号制御
装置（２００）は、制御信号QS_ENABLEを発生させる制
御信号発生部（２２０）と、制御信号QS_PREAMBLEを発
生させる制御信号発生部（２１０）、及びパワーアップ
信号（PWRUP）により、データストローブ信号制御装置
（２００）を初期化させる初期化部（２３０）で構成さ
れる。
【００１７】具体的に、図６と図７を参照すれば、制御
信号発生部（２１０）は、'cas latency'が１.５である
（読み出し命令語が活性化された後、１.５クロック後
にデータが出力される）ことを知らせる信号CL_1.5が活
性化される場合、読み出し命令語が活性化された時点か
ら半クロックほど遅延された出力イネーブル信号OE_0.5
を制御信号QS_PREAMBLEとして出力し、'cas latency'が
２である（読み出し命令語が活性化された後２クロック
後にデータが出力される）ことを知らせる信号CL_2.0が
活性化される場合、読み出し命令語が活性化された時点
から一つのクロックほど遅延された出力イネーブル信号
OE_1.0を制御信号QS_PREAMBLEとして出力し、'cas late
ncy'が２.５である（読み出し命令語が活性化された後
２.５クロック後にデータが出力される）ことを知らせ
る信号CL_2.5が活性化される場合、読み出し命令語が活
性化された時点から１.５クロックほど遅延された出力
イネーブル信号OE_1.5を制御信号QS_PREAMBLEとして出
力するように構成されている。
信号発生部（２１０）は、'cas latency'が１.５である
（読み出し命令語が活性化された後、１.５クロック後
にデータが出力される）ことを知らせる信号CL_1.5が活
性化される場合、読み出し命令語が活性化された時点か
ら半クロックほど遅延された出力イネーブル信号OE_0.5
を制御信号QS_PREAMBLEとして出力し、'cas latency'が
２である（読み出し命令語が活性化された後２クロック
後にデータが出力される）ことを知らせる信号CL_2.0が
活性化される場合、読み出し命令語が活性化された時点
から一つのクロックほど遅延された出力イネーブル信号
OE_1.0を制御信号QS_PREAMBLEとして出力し、'cas late
ncy'が２.５である（読み出し命令語が活性化された後
２.５クロック後にデータが出力される）ことを知らせ
る信号CL_2.5が活性化される場合、読み出し命令語が活
性化された時点から１.５クロックほど遅延された出力
イネーブル信号OE_1.5を制御信号QS_PREAMBLEとして出
力するように構成されている。
【００１８】すなわち、制御信号発生部（２１０）は、
多数の'cas latency'情報（CL_1.5、CL_2.0、CL_1.5）
と、多数の出力イネーブル信号（OE_0.5、OE_1.0、OE_
1.5）を入力されて、読み出し命令語（RD）が活性化さ
れた時点から、'cas latency'値より一つのクロックが
少ないクロック数ほど遅延された、出力イネーブル信号
を制御信号QS_PREAMBLEとして出力する。本実施例では
図面に示したように、制御信号発生部（２１０）を構成
することにおいて、'cas latency'によって適切に遅延
された出力イネーブル信号を伝達するために、NMOSトラ
ンジスターとPMOSトランジスターとの対でなされた伝達
ゲート（２１１、２１２、２１３）を使用し、出力バッ
ファーリングのためにインバータ（２１４、２１５、２
１６）を使用した。
多数の'cas latency'情報（CL_1.5、CL_2.0、CL_1.5）
と、多数の出力イネーブル信号（OE_0.5、OE_1.0、OE_
1.5）を入力されて、読み出し命令語（RD）が活性化さ
れた時点から、'cas latency'値より一つのクロックが
少ないクロック数ほど遅延された、出力イネーブル信号
を制御信号QS_PREAMBLEとして出力する。本実施例では
図面に示したように、制御信号発生部（２１０）を構成
することにおいて、'cas latency'によって適切に遅延
された出力イネーブル信号を伝達するために、NMOSトラ
ンジスターとPMOSトランジスターとの対でなされた伝達
ゲート（２１１、２１２、２１３）を使用し、出力バッ
ファーリングのためにインバータ（２１４、２１５、２
１６）を使用した。
【００１９】制御信号発生部（２２０）は、'cas laten
cy'情報によって選択された出力イネーブル信号が'ハ
イ'に活性化されると制御信号QS_ENABLEが'ハイ'に活性
化され、制御信号QS_PREAMBLEが'ロー'に非活性化され
ている間、ライジングまたはフォーリングクロック遅延
固定ループ信号RCLK_DLL、またはFCLK_DLLが'ハイ'に活
性化されると、制御信号QS_ENABLEが'ロー'に非活性化
されるように構成されている。ライジングクロック遅延
固定ループ信号RCLK_DLLは、メーンクロック（CLK）の
ライジングエッジでパルスを有し、フォーリングクロッ
ク遅延固定ループ信号FCLK_DLLは、メーンクロック（CL
K）のフォーリングエッジでパルスを有する。
cy'情報によって選択された出力イネーブル信号が'ハ
イ'に活性化されると制御信号QS_ENABLEが'ハイ'に活性
化され、制御信号QS_PREAMBLEが'ロー'に非活性化され
ている間、ライジングまたはフォーリングクロック遅延
固定ループ信号RCLK_DLL、またはFCLK_DLLが'ハイ'に活
性化されると、制御信号QS_ENABLEが'ロー'に非活性化
されるように構成されている。ライジングクロック遅延
固定ループ信号RCLK_DLLは、メーンクロック（CLK）の
ライジングエッジでパルスを有し、フォーリングクロッ
ク遅延固定ループ信号FCLK_DLLは、メーンクロック（CL
K）のフォーリングエッジでパルスを有する。
【００２０】さらに具体的に説明すれば、制御信号QS_E
NABLEを出力するナンドゲート（２２１）〔直列連結さ
れた二つのインバータ（２２２、２２３）は無視して説
明する〕は、信号OEBを一つの入力とするために、信号O
EBが'ロー'を維持すれば無条件制御信号QS_ENABLEを'ハ
イ'に維持する。すなわち、信号OEBは、インバータ（２
１４）により'cas latency'情報によって選択された出
力イネーブル信号の反転された信号であるため、'cas l
atency'情報によって選択された出力イネーブル信号が'
ハイ'に活性化されると制御信号QS_ENABLEが'ハイ'に活
性化される。一方、ナンドゲート（２２１）は、伝達ゲ
ート（２２４）を介して制御信号QS_PREAMBLEの反転さ
れた信号を他の側の入力として入力し、伝達ゲート（２
２４）は、'cas latency'情報によって選択されたライ
ジングまたはフォーリングクロック遅延固定ループ信号
RCLK_DLL、またはFCLK_DLLをゲート入力とするために、
信号OEBが'ハイ'を維持して制御信号QS_PREAMBLEが'ロ
ー'を維持する時、ライジングまたはフォーリングクロ
ック遅延固定ループ信号RCLK_DLL、またはFCLK_DLLが'
ハイ'に活性化されると、制御信号QS_ENABLEが'ロー'に
非活性化される。
NABLEを出力するナンドゲート（２２１）〔直列連結さ
れた二つのインバータ（２２２、２２３）は無視して説
明する〕は、信号OEBを一つの入力とするために、信号O
EBが'ロー'を維持すれば無条件制御信号QS_ENABLEを'ハ
イ'に維持する。すなわち、信号OEBは、インバータ（２
１４）により'cas latency'情報によって選択された出
力イネーブル信号の反転された信号であるため、'cas l
atency'情報によって選択された出力イネーブル信号が'
ハイ'に活性化されると制御信号QS_ENABLEが'ハイ'に活
性化される。一方、ナンドゲート（２２１）は、伝達ゲ
ート（２２４）を介して制御信号QS_PREAMBLEの反転さ
れた信号を他の側の入力として入力し、伝達ゲート（２
２４）は、'cas latency'情報によって選択されたライ
ジングまたはフォーリングクロック遅延固定ループ信号
RCLK_DLL、またはFCLK_DLLをゲート入力とするために、
信号OEBが'ハイ'を維持して制御信号QS_PREAMBLEが'ロ
ー'を維持する時、ライジングまたはフォーリングクロ
ック遅延固定ループ信号RCLK_DLL、またはFCLK_DLLが'
ハイ'に活性化されると、制御信号QS_ENABLEが'ロー'に
非活性化される。
【００２１】本実施例では、伝達ゲート（２２４）のゲ
ートを制御するライジングまたはフォーリングクロック
遅延固定ループ信号RCLK_DLL、またはFCLK_DLLを選択す
ることにおいて、'cas latency'信号CL2が'ハイ'である
とライジングクロック遅延固定ループ信号RCLK_DLLが伝
達ゲート（２２４）のゲートを制御し、'cas latency'
信号CL2が'ロー'であるとフォーリングクロック遅延固
定ループ信号FCLK_DLLが伝達ゲート（２２４）のゲート
を制御するように、３つのナンドゲートで実施構成し
た。
ートを制御するライジングまたはフォーリングクロック
遅延固定ループ信号RCLK_DLL、またはFCLK_DLLを選択す
ることにおいて、'cas latency'信号CL2が'ハイ'である
とライジングクロック遅延固定ループ信号RCLK_DLLが伝
達ゲート（２２４）のゲートを制御し、'cas latency'
信号CL2が'ロー'であるとフォーリングクロック遅延固
定ループ信号FCLK_DLLが伝達ゲート（２２４）のゲート
を制御するように、３つのナンドゲートで実施構成し
た。
【００２２】初期化部（２３０）は、ナンドゲート（２
２１）の他入力端を初期化するように、パワーアップ信
号（PWRUP）を一つの入力として伝達ゲート（２２４）
を介して伝えられた制御信号QS_PREAMBLEを他の入力と
するナンドゲート及びラッチで実施構成にされている。
２１）の他入力端を初期化するように、パワーアップ信
号（PWRUP）を一つの入力として伝達ゲート（２２４）
を介して伝えられた制御信号QS_PREAMBLEを他の入力と
するナンドゲート及びラッチで実施構成にされている。
【００２３】本発明の技術思想は上記望ましい実施例に
よって具体的に説明したが、上記した実施例はその説明
のためのものでありその制限のためのものではないこと
を注意するべきでる。また、本発明の技術分野の通常の
専門家である当業者ならば本発明の技術思想の範囲内で
多様な実施例が可能であることが理解できる。
よって具体的に説明したが、上記した実施例はその説明
のためのものでありその制限のためのものではないこと
を注意するべきでる。また、本発明の技術分野の通常の
専門家である当業者ならば本発明の技術思想の範囲内で
多様な実施例が可能であることが理解できる。
【００２４】
【発明の効果】以上説明したように、本発明は二つの制
御信号を使用してデータストローブ信号を制御すること
により、DDR SDRAMの読み出し（Read）駆動時、データ
ストローブ信号が有するべきプリアンブル区間とポスト
アンブル区間とを正確に、そして安定的に設定できるた
め、データ出力を安定的に駆動できる。
御信号を使用してデータストローブ信号を制御すること
により、DDR SDRAMの読み出し（Read）駆動時、データ
ストローブ信号が有するべきプリアンブル区間とポスト
アンブル区間とを正確に、そして安定的に設定できるた
め、データ出力を安定的に駆動できる。
【図面の簡単な説明】
【図１】DDR SDRAMでのデータ読み出し（Read）際のタ
イミング図である。
イミング図である。
【図２】従来技術に係るデータストローブ信号制御方法
を表すタイミング図である。
を表すタイミング図である。
【図３】本発明の技術的構成を表すブロック構成図であ
る。
る。
【図４】本発明に係るデータストローブ信号制御方法を
表すタイミング図である。
表すタイミング図である。
【図５】本発明に係るデータストローブ信号制御方法を
表すタイミング図である。
表すタイミング図である。
【図６】本発明の一実施例に係るデータストローブ信号
制御装置を表す回路図である。
制御装置を表す回路図である。
【図７】図６の各信号に対するタイミング図である。
２００ データストローブ信号の制御装置 ２１０、２２０ 制御信号発生部 ２３０ 初期化部 ３００ データストローブドライバー
Claims (6)
- 【請求項１】 DDR SDRAMでプリアンブル及びポストアン
ブル状態を有するデータストローブ信号を制御するため
の方法において、 第１制御信号によりデータが出力される区間とプリアン
ブル区間及びポストアンブル区間の各区間以外の区間で
上記データストローブ信号（DQS）をハイインピーダン
ス（HI-Z）状態で制御し、 第２制御信号により上記データストローブ信号の上記プ
リアンブル状態が始まる時点を制御することを特徴とす
るデータストローブ信号制御方法。 - 【請求項２】 上記第１制御信号が論理'ロー'である
時、上記データストローブ信号は高インピーダンス（HI
-Z）状態を有し、上記第２制御信号が論理'ロー'から論
理'ハイ'に遷移する時、上記データストローブ信号がプ
リアンブル状態を始めるように制御することを特徴とす
る請求項１記載のデータストローブ信号制御方法。 - 【請求項３】 DDR SDRAMのデータストローブ信号制御装
置において、 多数の'cas latency'情報と多数の出力イネーブル信号
が入力されて、読み出し命令語が活性化された時点か
ら、'cas latency'値より一つのクロックが少ないクロ
ック数ほど遅延された出力イネーブル信号を選択し、第
１制御信号として出力する第１制御信号発生手段と、 上記選択された出力イネーブル信号が活性化されると、
活性化された第２制御信号を出力し、上記第１制御信号
が非活性化されている間、'cas latency'情報によって
選択されたライジング（rising）またはフォーリング遅
延固定ループ信号に制御されて非活性化された第２制御
信号を出力する第２制御信号発生手段と、 上記第２制御信号を初期化させるための初期化手段と、 を含んでなることを特徴とするデータストローブ信号制
御装置。 - 【請求項４】 上記第１制御信号発生手段は、 'cas latency'情報に応答して出力イネーブル信号を伝
達する第１伝達ゲートと、 上記第１伝達ゲートからの出力をバッファーリングする
ための偶数個の直列連結されたインバータと、 を含んでなることを特徴とする請求項３記載のデータス
トローブ信号制御装置。 - 【請求項５】 上記第２制御信号発生手段は、 'cas latency'によって選択されたライジングクロック
遅延固定ループ信号、またはフォーリングクロック遅延
固定ループ信号に応答して上記第１制御信号を伝達する
第２伝達ゲートと、 上記第１伝達ゲートを介して出力された出力イネーブル
信号の反転された信号を一つの入力として、上記第２伝
達ゲートを介して伝達されてきた信号の反転された信号
を他の入力とする第１ナンドゲートと、 を含んでなることを特徴とする請求項４記載のデータス
トローブ信号制御装置。 - 【請求項６】 初期化手段は、上記第１ナンドゲートの
他入力端を初期化させるように、パワーアップ信号を一
つの入力とし、上記第２伝達ゲートを介して伝達された
信号を他の入力とする第２ナンドゲートと、 上記第２伝達ゲートの出力ノードをラッチさせるラッチ
と、 を含んでなることを特徴とする請求項５記載のデータス
トローブ信号制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998/P45297 | 1998-10-28 | ||
| KR1019980045297A KR100303775B1 (ko) | 1998-10-28 | 1998-10-28 | 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000173267A true JP2000173267A (ja) | 2000-06-23 |
| JP4293691B2 JP4293691B2 (ja) | 2009-07-08 |
Family
ID=19555714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30776999A Expired - Fee Related JP4293691B2 (ja) | 1998-10-28 | 1999-10-28 | データストローブ信号制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6215710B1 (ja) |
| JP (1) | JP4293691B2 (ja) |
| KR (1) | KR100303775B1 (ja) |
| TW (1) | TW446959B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940321B2 (en) | 2003-01-23 | 2005-09-06 | Samsung Electronics Co., Ltd. | Circuit for generating a data strobe signal used in a double data rate synchronous semiconductor device |
| JP2006134334A (ja) * | 2004-11-04 | 2006-05-25 | Samsung Electronics Co Ltd | データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法 |
| JP2006313616A (ja) * | 2005-05-03 | 2006-11-16 | Samsung Electronics Co Ltd | 半導体メモリ装置及びその装置のデータストローブ信号発生方法 |
| US7259998B2 (en) | 2004-08-19 | 2007-08-21 | Nec Corporation | Method for controlling memories of a plurality of kinds and circuit for controlling memories of a plurality of kinds |
| JP2008071249A (ja) * | 2006-09-15 | 2008-03-27 | Ricoh Co Ltd | メモリ制御装置 |
| JP2008186517A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体装置 |
| JP2012088852A (ja) * | 2010-10-18 | 2012-05-10 | Fujitsu Semiconductor Ltd | 受信回路、システム装置及び半導体記憶装置 |
| US8531896B2 (en) | 2010-12-01 | 2013-09-10 | SK Hynix Inc. | Semiconductor system, semiconductor memory apparatus, and method for input/output of data using the same |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615345B1 (en) * | 1999-07-29 | 2003-09-02 | Micron Technology, Inc. | System and method for regulating data capture in response to data strobe using preamble, postamble and strobe signature |
| GB2393004B (en) * | 1999-09-02 | 2004-06-23 | Micron Technology Inc | Apparatus for analogue information transfer |
| JP4683690B2 (ja) * | 1999-11-05 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6615331B1 (en) * | 2000-02-22 | 2003-09-02 | Micron Technology, Inc. | System and method to reduce cycle time by performing column redundancy checks during a delay to accommodate variations in timing of a data strobe signal |
| KR100389919B1 (ko) * | 2000-05-22 | 2003-07-04 | 삼성전자주식회사 | 데이터 입출력 방법 및 데이터 입출력 회로, 및 이를구비하는 반도체 메모리장치를 채용하는 시스템 |
| US6625081B2 (en) * | 2001-08-13 | 2003-09-23 | Micron Technology, Inc. | Synchronous flash memory with virtual segment architecture |
| US6570791B2 (en) | 2001-08-30 | 2003-05-27 | Micron Technology, Inc. | Flash memory with DDRAM interface |
| KR100983962B1 (ko) * | 2001-08-31 | 2010-09-27 | 비티지 인터내셔널 리미티드 | 항암제로서 사용되는 시클로펜타[ｇ]퀴나졸린 화합물 |
| US6512704B1 (en) | 2001-09-14 | 2003-01-28 | Sun Microsystems, Inc. | Data strobe receiver |
| KR100480598B1 (ko) * | 2002-05-25 | 2005-04-06 | 삼성전자주식회사 | 프리앰블 기능을 갖는 반도체 메모리 장치 |
| US6944091B2 (en) * | 2002-07-10 | 2005-09-13 | Samsung Electronics Co., Ltd. | Latency control circuit and method of latency control |
| US7177379B1 (en) | 2003-04-29 | 2007-02-13 | Advanced Micro Devices, Inc. | DDR on-the-fly synchronization |
| US6922367B2 (en) * | 2003-07-09 | 2005-07-26 | Micron Technology, Inc. | Data strobe synchronization circuit and method for double data rate, multi-bit writes |
| KR100535649B1 (ko) * | 2004-04-20 | 2005-12-08 | 주식회사 하이닉스반도체 | 디디알 메모리 소자의 디큐에스 신호 생성 회로 및 생성방법 |
| US7184341B2 (en) * | 2004-07-26 | 2007-02-27 | Etron Technology, Inc. | Method of data flow control for a high speed memory |
| KR100568546B1 (ko) * | 2004-10-19 | 2006-04-07 | 삼성전자주식회사 | 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법 |
| DE102004057232B4 (de) * | 2004-11-26 | 2013-04-11 | Qimonda Ag | Verfahren zum Betreiben einer Halbleiterspeichervorrichtung und Halbleiterspeichersystem |
| US7082073B2 (en) | 2004-12-03 | 2006-07-25 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
| US7466783B2 (en) * | 2004-12-13 | 2008-12-16 | Lexmark International, Inc. | Method and system to implement a double data rate (DDR) interface |
| KR100559737B1 (ko) * | 2005-03-14 | 2006-03-10 | 삼성전자주식회사 | 반도체 장치, 반도체 메모리 장치 및 반도체 장치의 데이터스트로브 제어 방법 |
| US7280417B2 (en) * | 2005-04-26 | 2007-10-09 | Micron Technology, Inc. | System and method for capturing data signals using a data strobe signal |
| KR100805004B1 (ko) * | 2006-06-15 | 2008-02-20 | 주식회사 하이닉스반도체 | 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치 |
| KR100800483B1 (ko) * | 2006-09-06 | 2008-02-04 | 삼성전자주식회사 | 고주파수 동작을 위한 동기식 반도체 메모리 장치 |
| US7457175B1 (en) * | 2006-10-23 | 2008-11-25 | 3Par, Inc. | Dual data rate memory strobe checker |
| KR100868252B1 (ko) * | 2007-03-29 | 2008-11-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| KR100883140B1 (ko) * | 2007-11-02 | 2009-02-10 | 주식회사 하이닉스반도체 | 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법 |
| KR100933800B1 (ko) * | 2008-06-30 | 2009-12-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 출력 인에이블 신호 생성회로 |
| US9355051B2 (en) | 2010-09-10 | 2016-05-31 | Cypress Semiconductor Corporation | Apparatus, method, and manufacture for using a read preamble to optimize data capture |
| US9223726B2 (en) | 2010-09-10 | 2015-12-29 | Cypress Semiconductor Corporation | Apparatus and method for programmable read preamble with training pattern |
| US8140778B1 (en) | 2010-09-10 | 2012-03-20 | Spansion Llc | Apparatus and method for data capture using a read preamble |
| US8990605B2 (en) | 2010-09-10 | 2015-03-24 | Spansion Llc | Apparatus and method for read preamble disable |
| US8630131B1 (en) | 2012-07-30 | 2014-01-14 | Altera Corporation | Data strobe enable circuitry |
| TWI582790B (zh) * | 2015-10-02 | 2017-05-11 | 智原科技股份有限公司 | 雙倍資料率閘控方法與裝置 |
| US10186309B2 (en) | 2016-06-29 | 2019-01-22 | Samsung Electronics Co., Ltd. | Methods of operating semiconductor memory devices and semiconductor memory devices |
| US10692555B2 (en) | 2016-06-29 | 2020-06-23 | Samsung Electronics Co., Ltd. | Semiconductor memory devices enabling read strobe mode and related methods of operating semiconductor memory devices |
| KR20210062499A (ko) * | 2019-11-21 | 2021-05-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061292A (en) * | 1998-08-21 | 2000-05-09 | Winbond Electronics Corporation | Method and circuit for triggering column select line for write operations |
-
1998
- 1998-10-28 KR KR1019980045297A patent/KR100303775B1/ko not_active IP Right Cessation
-
1999
- 1999-10-28 TW TW088118679A patent/TW446959B/zh not_active IP Right Cessation
- 1999-10-28 JP JP30776999A patent/JP4293691B2/ja not_active Expired - Fee Related
- 1999-10-28 US US09/428,535 patent/US6215710B1/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940321B2 (en) | 2003-01-23 | 2005-09-06 | Samsung Electronics Co., Ltd. | Circuit for generating a data strobe signal used in a double data rate synchronous semiconductor device |
| US7259998B2 (en) | 2004-08-19 | 2007-08-21 | Nec Corporation | Method for controlling memories of a plurality of kinds and circuit for controlling memories of a plurality of kinds |
| JP2006134334A (ja) * | 2004-11-04 | 2006-05-25 | Samsung Electronics Co Ltd | データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法 |
| JP2006313616A (ja) * | 2005-05-03 | 2006-11-16 | Samsung Electronics Co Ltd | 半導体メモリ装置及びその装置のデータストローブ信号発生方法 |
| JP2008071249A (ja) * | 2006-09-15 | 2008-03-27 | Ricoh Co Ltd | メモリ制御装置 |
| US7518946B2 (en) | 2006-09-15 | 2009-04-14 | Ricoh Company, Ltd. | Memory control device |
| JP2008186517A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体装置 |
| JP2012088852A (ja) * | 2010-10-18 | 2012-05-10 | Fujitsu Semiconductor Ltd | 受信回路、システム装置及び半導体記憶装置 |
| US8531896B2 (en) | 2010-12-01 | 2013-09-10 | SK Hynix Inc. | Semiconductor system, semiconductor memory apparatus, and method for input/output of data using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4293691B2 (ja) | 2009-07-08 |
| TW446959B (en) | 2001-07-21 |
| US6215710B1 (en) | 2001-04-10 |
| KR100303775B1 (ko) | 2001-09-24 |
| KR20000027381A (ko) | 2000-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4293691B2 (ja) | データストローブ信号制御方法 | |
| US7710799B2 (en) | Circuit for generating data strobe in DDR memory device, and method therefor | |
| JP5795486B2 (ja) | データ入力回路 | |
| US5999458A (en) | Latch circuit, data output circuit and semiconductor device having the circuits | |
| TWI665683B (zh) | 在半導體記憶體中提供內部記憶體命令及控制信號之裝置及方法 | |
| US11262941B2 (en) | Apparatuses and methods including memory commands for semiconductor memories | |
| JP2005322379A (ja) | データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置 | |
| JP2003346480A (ja) | プリアンブル機能を有する半導体メモリ装置 | |
| KR100933257B1 (ko) | 반도체 메모리 장치 | |
| TWI271748B (en) | Circuit for generating data strobe signal in semiconductor device and method thereof | |
| US20070076493A1 (en) | Circuit for generating data strobe signal of semiconductor memory device | |
| JP3685709B2 (ja) | 同期型メモリ装置及びその連続読出方法 | |
| JP2006309914A (ja) | 半導体メモリ素子 | |
| KR100637098B1 (ko) | 데이터 스트로브 신호 생성 회로 및 데이터 스트로브 신호생성 방법 | |
| US6671788B2 (en) | Synchronous semiconductor memory device having a burst mode for improving efficiency of using the data bus | |
| KR100507876B1 (ko) | 로우 레이턴시 리드를 위한 데이터 스토로브 신호제어부를 포함하는 동기식 메모리장치 | |
| US6407962B1 (en) | Memory module having data switcher in high speed memory device | |
| KR20050038468A (ko) | 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치 | |
| KR100583151B1 (ko) | 쓰기 동작에서만 데이터, 데이터스트로브, 및 데이터마스크 버퍼를 활성화시키는 디디알 에스디램 | |
| KR100816718B1 (ko) | 동기식 반도체 메모리 소자 | |
| KR100529039B1 (ko) | 도메인 크로싱 마진을 증가시킨 반도체 메모리 소자 | |
| KR100668516B1 (ko) | 지연고정루프를 구비하는 반도체메모리소자 | |
| JP2003022673A (ja) | 半導体メモリ | |
| KR100522424B1 (ko) | 동기식 반도체 메모리 소자 | |
| KR100312968B1 (ko) | 단일칩시스템의운용방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051005 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051101 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060516 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090206 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090407 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |