JP2005322379A - データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置 - Google Patents
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Abstract
【解決手段】データアクセス動作中には入力データをラッチし、OCD調整コントロール動作中には入力されるOCD制御コードをラッチ及び整列するデータ入力部と、データを外部に出力するデータ出力ドライバと、データ入力部からのOCD制御コードをデコードして出力するOCD命令語デコーダと、OCD命令語デコーダのデコード結果に応じてデータ出力ドライバのインピーダンスを制御するOCD制御ロジック部と、データアクセス動作中にはデータ入力部から整列されたデータをメモリコアに伝達するCAS信号を生成して出力し、OCD調整コントロール動作中にはOCD命令語デコーダからOCD制御コードを受け取ってデコードするように制御するOCD動作信号を出力するCAS信号生成部とを備えることを特徴とする半導体メモリ装置。
【選択図】図5
Description
装置のスペックには、DDRメモリ装置からデータを出力する出力部のインピーダンス(impedance)を調整することができるOff Chip Driver(以下、「OCD」と記す)調整コントロール(calibration control)という概念がある。
したがって、JEDECのDDRII同期式半導体メモリ装置のスペックを満足するためには、半導体メモリ装置のデータ出力ドライバのインピーダンスを調整することができる機能を追加に備えなければならない。
本実施の形態にともなうCAS信号生成部は、図10に示されたCAS信号生成部のような波形を出すように設計されたが、OCD動作のためにOCD調整モードでは、OCD動作信号ocdp6_adjを出力するように設計した。
OCD調整モードに入力されるOCD制御コードも通常のデータが整列されるタイミングと同じタイミングに整列される。したがってOCD動作信号ocdp6_adjもCAS信号と同じタイミングに生成されて出力されるように設計される。
本発明では、通常のデータアクセス動作中には、データ入出力ピンDQ padにデータを受け取って内部メモリコア領域500に伝達し、OCD調整モードである場合、データ入出力ピンDQ padを介してOCD制御コードを受け取って、これをデコードしてデータ出力ドライバ520の出力インピーダンスを調整するようになる。
一方、プルダウンドライバの出力インピーダンスを調整するための動作も上述したプルアップドライバの出力インピーダンスを調整する動作と同じ方法であるため、その過程は省略する。
NOR1〜NOR9 NORゲート
I1〜I11 インバータ
Claims (8)
- OCD調整コントロール動作によりデータ出力ドライバの出力インピーダンスを調整することができるメモリ装置において、
データ入出力パッドと、
データアクセス動作中には、前記データ入出力パッドを通して入力されるデータ信号をバッファリングしてラッチし、
前記OCD調整コントロール動作中には、前記データ入出力パッドを介して入力されるOCD制御コードをバッファリングしてラッチ及び整列するデータ入力部と、
前記メモリコア領域において伝えられるデータ信号を外部に出力及び駆動する、データ出力ドライバと、
前記データ入力部から整列されて出力される前記OCD制御コードをデコードして出力するOCD命令語デコーダと、
該OCD命令語デコーダからデコードされる結果に応じて、前記データ出力ドライバのインピーダンスを制御するためのOCD制御ロジック部と、
データアクセス動作中には、前記データ入力部から整列されたデータをメモリコアに伝達するためのCAS信号を生成して出力し、前記OCD調整コントロール動作中には、前記OCD命令語デコーダから前記OCD制御コードを受け取ってデコードするように制御するOCD動作信号を出力するカス(column address strobe)信号生成部と
を備えることを特徴とする半導体メモリ装置。 - アドレスピンを介して入力されるOCD制御信号に応答して、前記CAS信号生成部から前記OCD動作信号を出力するようにOCDモード進入信号を出力するOCD制御信号入力部をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記CAS信号生成部は、
前記OCDモード進入信号にイネーブルされ、第1CAS信号を生成する第1CAS信号生成部と、
該第1CAS信号を前記OCD制御コードが整列される間、遅延させて第2CAS信号を出力する第2CAS信号生成部と、
前記OCDモード進入信号に応答し、前記第2CAS信号を前記CAS信号または前記OCD動作信号に出力する第3CAS信号生成部と
を備えることを特徴とする請求項2に記載の半導体メモリ装置。 - 前記第1CAS信号生成部が、
データ書き込み/読出し命令語に対応して、第1ノードをアクティブにするための読出し/書き込み制御信号入力と、
OCD調整モード時に前記第1ノードをアクティブにするためのOCD信号入力部と、
前記第1ノードがアクティブになると、これをラッチしてクロック信号に応答して前記第1CAS信号に出力するためのCAS信号伝達部と
を備えることを特徴とする請求項3に記載の半導体メモリ装置。 - 前記CAS信号伝達部は、
前記第1ノードがアクティブになると、これをクロック信号に応答して第2ノードに伝達するための信号部と、
前記信号伝達部により前記第2ノードに伝達された信号をラッチするための第1ラッチと、
前記クロック信号に応答してターンオンされて、前記第1ラッチにラッチされる信号を伝達するための伝送ゲートと、
該伝送ゲートにより伝達された信号をラッチし、前記第1CAS信号に出力するための第2ラッチと、
該第2ラッチによりラッチされた信号をAL(Additive latency)信号に応答して伝達するための第1シフタ用フリップフロップと、
該第1シフタ用フリップフロップにより伝達された信号をCASレータンシ信号に応答して前記第1CAS信号に出力するための第2シフタ用フリップフロップと
を備えることを特徴とする請求項4に記載の半導体メモリ装置。 - 前記第2CAS信号生成部は、
前記第1CAS信号を入力される信号入力部と、
該信号入力部に入力された信号をラッチするための第1ラッチと、
該第1ラッチにラッチされた信号をクロック信号に応答して伝達するための伝送ゲートと、
該伝送ゲートにより伝達された信号を1クロックを遅延させて出力するための遅延部と、
該遅延部により遅延された信号をラッチし前記第2CAS信号に出力するための第2ラッチと
を備えることを特徴とする請求項3に記載の半導体メモリ装置。 - 前記第3CAS信号生成部は、
前記第2CAS信号を入力される信号入力部と、
該信号入力部に入力された信号を受け取って、OCD制御区間の間アクティブになっているOCD区間信号のアクティブ状態に応答して、前記OCD動作信号に出力する第1信号出力部と、
前記信号入力部に入力された信号を受け取って、前記OCD区間信号の非アクティブ状態に応答して前記CAS信号に出力する第2信号出力部と
を備えることを特徴とする請求項3に記載の半導体メモリ装置。 - 前記OCD命令語デコーダは、
前記データ入力部から整列されて入力されるOCD制御コードを前記OCD動作信号に応答してラッチするOCDラッチ部と、
該OCDラッチ部にラッチされたOCD制御コードをデコードして複数のOCD制御動作に各々対応する複数の出力信号のうち、選択されたいずれかをアクティブして出力するデコーダと
該デコーダによりアクティブになった信号に応答して、プルアップドライバの駆動能力強化信号及び弱化信号、またはプルダウンドライバの駆動能力強化信号及び弱化信号を出力するOCDエンコーダと
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
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