JP2005322379A - データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置 - Google Patents

データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置 Download PDF

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Abstract

【課題】データ出力ドライバのインピーダンスを調整できるDDR同期式メモリ装置を提供する。
【解決手段】データアクセス動作中には入力データをラッチし、OCD調整コントロール動作中には入力されるOCD制御コードをラッチ及び整列するデータ入力部と、データを外部に出力するデータ出力ドライバと、データ入力部からのOCD制御コードをデコードして出力するOCD命令語デコーダと、OCD命令語デコーダのデコード結果に応じてデータ出力ドライバのインピーダンスを制御するOCD制御ロジック部と、データアクセス動作中にはデータ入力部から整列されたデータをメモリコアに伝達するCAS信号を生成して出力し、OCD調整コントロール動作中にはOCD命令語デコーダからOCD制御コードを受け取ってデコードするように制御するOCD動作信号を出力するCAS信号生成部とを備えることを特徴とする半導体メモリ装置。
【選択図】図5

Description

本発明は、半導体メモリ装置、特にデータ出力ドライバのインピーダンスを調整することができる半導体メモリ装置に関する。
半導体メモリ装置は、集積度の増加と共にその動作速度の向上のために継続的に改善されてきた。動作速度を向上させるために外部クロックと同期されて動作することができる同期式(Synchronous)半導体メモリ装置が登場された。
初めて、提案されたものは、外部クロックの立ち上がりエッジ(rising edge)に同期されて外部クロックの一周期にわたり1つのデータを入出力する、いわゆるSDR(single data rate)同期式半導体メモリ装置である。
しかし、SDR同期式半導体メモリ装置もまた、高速動作を要求するシステムの速度を満足するには不充分であり、これに伴い外部クロックの1周期で2つのデータを処理する方式であるDDR(double data rate)同期式半導体メモリ装置が提案された。
DDR同期式メモリ装置の各データ入出力ピンでは、外部クロックの立ち上がりエッジと立ち下がりエッジに同期されて連続的に2つのデータが外部クロックの1周期で入出力されるため、外部クロックの周波数を増加させなくても従来のSDR同期式メモリ装置に比べて、最小限2倍以上の帯域幅(band width)を具現するすることができるので、それだけ高速動作の具現が可能である。
DDRメモリ装置のデータ伝送速度をさらに速くするために様々の新しい概念が追加されているが、世界半導体標準協会または国際半導体標準協議機構という団体であるJEDEC(Joint Electron Device Engineering Council)から提案したDDRII同期式メモリ
装置のスペックには、DDRメモリ装置からデータを出力する出力部のインピーダンス(impedance)を調整することができるOff Chip Driver(以下、「OCD」と記す)調整コントロール(calibration control)という概念がある。
OCD調整コントロールとは、チップセット等の外部装置からデータを入出力する半導体メモリ装置のデータ出力ドライバに流れる電圧または電流を測定し、出力ドライバのインピーダンスを現在システムで最適になるように調整することを言う。
したがって、JEDECのDDRII同期式半導体メモリ装置のスペックを満足するためには、半導体メモリ装置のデータ出力ドライバのインピーダンスを調整することができる機能を追加に備えなければならない。
図1は、通常の半導体メモリ装置とチップセットとのデータのやりとり(interfacing)を示すブロック構成図である。
図1に示しているように、通常の半導体メモリ装置は、チップセット(chipset)とデータのやりとり(interfacing)をするようになるが、半導体メモリ装置は、チップセットからカラムアドレスストローブバー信号/CS、書き込みイネーブルバー信号/WEなどの命令語を複数の命令語入力ピンを通して命令語信号を受け取り、複数のアドレス信号入力ピン(A0〜A15)を介してアドレスを受け取り、複数のデータピンを介してデータを入出力する。
また、DDR同期式半導体メモリ装置は、データストローブ信号入力ピンを介してデータストローブ信号DQSとその反転信号であるデータストローブバー信号/DQSとを入力されるようになるが、データストローブ信号DQSは、データが入力されるタイミングの間、クロック(Clocking)されて入力される信号である。データストローブ信号DQSは、同期式半導体メモリ装置が入力されたデータを整列させるのに用いられ、整列されたデータを内部コアに伝達するようになる。半導体メモリ装置がデータを出力させる際には、内部からデータストローブ信号DQSを生成し、データが出力されるタイミングの間、クロックされて出力するようになる。
図2は、DDR半導体メモリ装置においてJEDECから提案したOCD調整コントロール動作を示すタイミング図である。
JEDECのスペックにおいて提案されたOCD調整コントロール動作は、大きくデータ出力ドライバのインピーダンスを測定する動作とデータ出力ドライバのインピーダンスを現在のシステムに合うように調整する調整動作に分けられる。また、データの出力ドライバは、プルアップドライバとプルダウンドライバとを備えているため、インピーダンスを測定する動作は、ハイレベルのデータを出力するプルアップドライバのインピーダンスを測定する第1駆動モードDRIVE1とロウレベルのデータを出力するプルダウンドライバのインピーダンスを測定する第2駆動モードDRIVE0に区分されて行われる。
図2に示されているCD調整コントロール動作に対して説明する。
まず、同期式半導体メモリ装置のEMRS(Extended Mode Register Set)が前記インピーダンス測定動作を第1駆動モード DRIVE1にセットすると、あらゆるデータ出力ピン(DQピン)とデータストローブ信号出力ピンDQSは、ハイレベルを出力して、反転されたデータストローブ信号出力ピンDQSは、ロウレベルを出力するようになる(10)。
ここで第1駆動モードDRIVE1は、DDR同期式半導体メモリ装置のあらゆるデータ出力ドライバに備えられるプルアップドライバからハイレベルのデータが出力される時の出力インピーダンスを測定するためのモードである。また、EMRSは、DDR同期式メモリ装置の様々の動作状態を規定するためのコードを格納したDDR同期式半導体メモリ装置の内部レジスタセルを意味する。
次いで、チップセットにおいてDDR同期式半導体メモリ装置の各データ出力ドライバに備えられたプルアップドライバのインピーダンスを測定する。測定されたインピーダンス値が現在システムに最適化されていると、EMRSは、インピーダンス測定動作を第2駆動モードDRIVE0に変換し(16)、最適のインピーダンス値と差があるとデータ出力ドライバのインピーダンスを調整する調整モードに進む(12)。
調整モードでは、データ入力ピンを介して入力される4ビットの制御コードをデコードしてデータ出力ドライバのプルアップドライバのインピーダンスを増加または減少させる(13)。ここで、データ出力ドライバのインピーダンスを測定し調整するための4ビットのコード信号を出力することは、全てチップセットがするようになる。
プルアップドライバのインピーダンスを調整することは、駆動能力が同ーの複数のプルアップ用MOSトランジスタを並列に接続してターンオンされるプルアップ用MOSトランジスタの数を調整することからなる。
次いでEMRSが、OCD調整モードを解除し(14)、再びデータ出力ドライバに備えられたプルアップドライバのインピーダンスを測定する(10、11)。
データ出力ドライバに備えられたプルアップドライバのインピーダンスが最適化されなければ、上述した調整過程を再び経らなければならなく、プルアップドライバが最適のインピーダンスを有するように調整される。
データ出力ドライバのプルアップドライバに対するインピーダンスの測定及び調整が終了すると、EMRSは、インピーダンス測定動作を第2駆動モードDRIVE0にセッティングする。第2駆動モードDRIVE0としては、第1駆動モードDRIVE1と同じ方法であらゆるデータの出力ドライバからロウレベルが出力されるようにし、その後出力ドライバのプルダウンドライバのインピーダンスを測定し、測定されたインピーダンスが最適のインピーダンス値を有するように調整するようになる(16、17、18、19)。調整が終了するとOCD調整モードが解除される(21)。
図3Aは、DDR半導体メモリ装置において、JEDECスペックによるOCD調整コントロールを行う動作中に、データ出力ドライバのインピーダンスを測定する動作を示すタイミング図である。図3Bは、図3Aに示されたデータ出力ドライバのインピーダンスを測定する動作時、アドレスピンを介して入力されるデータにともなう動作モードを示す図である。
以下では、図3Aと図3Bを参照し、JEDECスペックによってDDR同期式半導体メモリ装置のOCD調整コントロール動作において出力ドライバのインピーダンスを測定する動作を詳細に説明する。
まず、チップセットからDDR同期式半導体メモリ装置に、EMRSがインピーダンス測定動作を第1または第2駆動モードDRIVE1またはDRIVE0をセットするように制御信号を送る。
この場合、制御信号は、DDR同期式半導体メモリ装置のアドレスピンA7〜A9を介して3ビットの信号に入力されるが、入力される信号の種類による動作状態は、図3Bに示されている。例えば、アドレスピンA7〜A9に001が入力されると、第1駆動モードDRIVE1がセッティングされ、010が入力されると、第2駆動モードDRIVE0にセッティングされ、100が入力されると、調整モードとなる。ここで、111が入力されると、DDR同期式メモリ装置の出力ドライバは、基本インピーダンス値を維持するようになる。
第1駆動モードDRIVE1では、DDR同期式メモリ装置のあらゆるデータ出力ドライバからハイレベルが出力されるようにし、データ出力ドライバのプルアップドライバのインピーダンス値を測定する。
第2駆動モードDRIVE0では、DDR同期式メモリ装置のあらゆるデータ出力ドライバからロウレベルが出力されるようにとし、データ出力ドライバのプルダウンドライバのインピーダンス値を測定する。
図4Aは、DDR半導体メモリ装置において、JEDECスペックによるOCD調整コントロールを行う動作中に、データ出力ドライバのインピーダンスを調整する動作を示すタイミング図である。図4Bは、図3Bに示されたデータ出力ドライバのインピーダンスを調整する動作時、データピンを介して入力されるデータにともなう動作モードを示す図である。
以下では、図4Aと図4Bを参照して、JEDECスペックによってDDR半導体メモリ装置のOCD調整コントロール動作において出力ドライバのインピーダンスを調整する動作を説明する。
インピーダンスを調整するためのモードに進んだ後、チップセットでは、データ出力ドライバのインピーダンス値を調整するために4ビットのコード信号DT0〜DT3をデータ入力ピンを介して入力される。
図4Bに示されたテーブルには入力されたOCD制御信号、すなわち前記4ビットのコード信号によってDDR同期式半導体メモリ装置がデータ出力ドライバのインピーダンスを調整する動作が示されている。
データ出力ドライバのインピーダンス調整は、各々プルアップドライバとプルダウンドライバに複数のモストランジスタを並列に接続し、基本的に一定の数のMOSトランジスタをターンオンさせた後、OCD制御コードによってターンオンされるMOSトランジスタの数を調整することからなる。
例えば、コード信号が1000であると、データ出力ドライバのプルダウンドライバでターンオンされるMOSトランジスタの個数を1つ減少させ、コード信号が1001であると、プルアップドライバでターンオンされるMOSトランジスタの個数を1つ増加させ、プルダウンドライバでターンオンされるMOSトランジスタの個数を1つ減少させることである。
4ビットの制御コードを受け取って、データ出力ドライバのプルダウンドライバとプルアップドライバでターンオンされるMOSトランジスタの数を調整すると、OCD調整モードが解除される。
これまで開発された同期式半導体メモリ装置では、データ出力ドライバのインピーダンスを調整する構成がなかったが、最近、開発され始めたDDR同期式半導体メモリ装置には、データ出力ドライバのインピーダンスを制御できる機能が要求される。このためには、以前にはなかったOCD調整動作をすることができる新しい回路が必要である。
本発明は、データ出力ドライバの駆動能力がシステムに最適化されるように、データ出力ドライバのインピーダンスを調整することができるDDR同期式半導体メモリ装置を提供する。
上記の課題を達成するための本発明は、 OCD調整コントロール動作によりデータ出力ドライバの出力インピーダンスを調整することができるメモリ装置において、データ入出力パッドと、データアクセス動作中には、前記データ入出力パッドを通して入力されるデータ信号をバッファリングしてラッチし、前記OCD調整コントロール動作中には、前記データ入出力パッドを介して入力されるOCD制御コードをバッファリングしてラッチ及び整列するデータ入力部と、前記メモリコア領域において伝えられるデータ信号を外部に出力及び駆動する、データ出力ドライバと、前記データ入力部から整列されて出力される前記OCD制御コードをデコードして出力するOCD命令語デコーダと、該OCD命令語デコーダからデコードされる結果に応じて、前記データ出力ドライバのインピーダンスを制御するためのOCD制御ロジック部と、データアクセス動作中には、前記データ入力部から整列されたデータをメモリコアに伝達するためのCAS信号を生成して出力し、前記OCD調整コントロール動作中には、前記OCD命令語デコーダから前記OCD制御コードを受け取ってデコードするように制御するOCD動作信号を出力するカス(column address strobe)信号生成部とを備えることを特徴とする。
本発明によって同期式メモリ装置において新しく追加される回路を最小化しながらもデータの出力ドライバの出力インピーダンスをシステムに合うように最適化するOCD調整を具現することができる。特に、同期式メモリ装置において必須的に備えられる、CAS信号を発生させるカス回路に最小限の回路のみを付加し、メモリ装置がOCD制御動作が具現したため、最小限の回路面積の増加だけで出力ドライバの出力インピーダンスを調節することができる。
以下、本発明の最も好ましい実施の形態を添付された図面を参照して説明する。
図5は、本発明の好ましい実施の形態に係る同期式半導体メモリ装置を示すブロック図である。
図面に示されたように、本実施の形態に係る同期式半導体メモリ装置は、データアクセス動作中には、データ入出力パッドを介して入力されるデータ信号をバッファリングしてラッチ及び整列し、OCD調整コントロール動作中にはデータ入出力パッドを介して入力されるOCD制御コードをバッファリングしてラッチ及び整列するデータ入力部400と、メモリコア領域500から伝達されるデータ信号を外部に出力するデータ出力ドライバ520と、データ入力部400から整列されて出力されるOCD制御コードをデコードして出力するOCD命令語デコーダ120と、OCD命令語デコーダ120からデコードされた結果に応じてデータ出力ドライバ520のインピーダンスを制御するためのOCD制御ロジック部110と、データアクセス動作中には、データ入力部300から整列されたデータをメモリコア500に伝達するためのCAS信号casp6_rd,casp6_wtを生成して出力し、OCD調整コントロール動作中には、OCD命令語デコーダ120からOCD制御コードを受け取って、デコードするように制御するOCD動作信号ocdp6_adjを出力するCAS信号生成部200を備える。
また、本実施の形態に係る同期式半導体メモリ装置は、メモリコア領域から伝達されたデータをデータ出力ドライバ520に伝達したり、OCD調整モードでデータ出力ドライバ520がハイレベルまたはロウレベルを強制的に出力されることができるように制御する出力データ制御部510を備える。
また、本実施に係る同期式半導体メモリ装置は、アドレスピンadd<7:9>を介して入力されるOCD制御信号に応答して、CAS信号生成部200がOCD動作信号ocdp6_adjを出力するようにOCDモード進入信号ocd_adjpを出力するOCD制御信号入力部300をさらに備える。
また、本実施の形態に係る同期式半導体メモリ装置は、アドレスラッチ部にラッチされたOCD調整コントロール動作のための制御コードを受け取ってデコードし、出力データ制御部510と、OCD制御ロジック部110と、OCD命令語デコーダ120を制御するEMRSデコーダ700を備える。
図6は、図5のメモリ装置においてOCD制御信号入力部300を示す回路図である。
図面に示されたように、前記OCD制御信号入力部300は、複数のインバータとNANDゲートを含んでいる。アドレスピンadd<7:9>を介してOCD制御のために信号が入力されると、OCDモード進入信号ocd_adjpがアクティブになって、出力されるように構成されている。EMRSによりOCD調整にともなう命令語がアドレスピンadd<7:9>を介して入力されるが、アドレスピンadd<7:9>を介して「001」の信号が入力されると、OCDモード進入信号ocd_adjpがハイレベルに出力されるようになっている。もちろん、読出し/書き込みまたはアクティブの動作である場合、アドレスピンadd<7:9>には、データアクセスのためのアドレスが入力される。
図7は、図5のメモリ装置においてCAS信号生成部200を示すブロック構成図である。
図面に示されたように、CAS信号生成部200は、OCDモード進入信号ocd_adjpにイネーブルされて、クロック信号clkp4に応答して第1CAS信号caspwtを生成する第1CAS信号生成部210と、第1CAS信号caspwtを2クロックサイクルの間、遅延させて第2CAS信号casp_wtを出力する第2CAS信号生成部220と、OCD区間信号ocd_adjに応答して第2CAS信号casp_wtをCAS信号casp6_wtまたはOCD動作信号ocdp6_adjに選択的に出力する第3CAS信号生成部230を備える。
図8Aは、図7に示された第1CAS信号生成部210を示す回路図である。
図面に示されたように、第1CAS信号生成部210は、データ書き込み/読出し命令語に制御されて第1ノードaをアクティブにするための読出し/書き込み制御信号入力部212と、OCD調整モード時に前記第1ノードaをアクティブにするためのOCD信号入力部211と、第1ノードaがアクティブになると、これをラッチしてクロック信号clkp4に応答して第1CAS信号caspwtに出力するためのCAS信号伝達部213を備える。
CAS信号伝達部213は、第1ノードaがアクティブになると、これをクロック信号clkp4に応答して第2ノードaに伝達するための信号伝達部213_1と、信号伝達部213_1により第2ノードbに伝達された信号をラッチするためのラッチ213_2と、クロック信号clkp4に応答してターンオンされ、ラッチ213_2にラッチされた信号を伝達するための伝送ゲート213_3と、伝送ゲート213_3により伝達された信号をラッチするための第2ラッチ213_4と、ラッチ213_4によりラッチされた信号をAL(Additive ltency)信号AL<0:6>に応答して伝達するための第1シフタ用フリップフロップ213_5と、第1シフタ用フリップフロップ213_5により伝達された信号をカスレテンシ信号CL<0:6>に応答して第1CAS信号caspwtに出力するための第2シフタ用フリップフロップ213_6を備える。
ここでAL(Additive ltency)は、DDR2同期式メモリ装置の動作スペックの1つであって、アクティブ命令が行われた以後に読出し/書き込み命令が入力されたタイミングから、実際読出し/書き込み命令が行われるまでのタイミングをいう。また、カスレテンシは、読出し/書き込み命令が実行された以後から実際データが出力されるまでのタイミングをいう。
第1CAS信号生成部210は、データ入力または出力時、CAS信号casp6_wtを生成させるために第1CAS信号caspwtを先に生成する。また、第1CAS信号生成部210は、OCD調整モードでは、OCD動作信号ocdp6_adjを出力させるために第1CAS信号caspwtを生成するが、この場合、動作する部分がOCD信号入力部211である。
OCD信号入力部211は、OCD制御信号入力部300から出力されるOCDモード進入信号ocd_adjpと、パルス信号mregsetp8と、バンクアドレスをデコードした信号aBA<1>が全部ハイレベルで入力されると、ノードAをロウレベルにするようになっている。これによって第1CAS信号生成部210は、ハイレベルの第1CAS信号を出力するようになる。ここで、OCDモード進入信号ocd_adjpは、アドレスピンadd<7:9>を介して「001」が入力されると、アクティブになる信号であって、OCD制御モードに進むということを知らせる信号であり、パルス信号mregsetp8は、MRSセッティングまたはEMRSセッティング時、アクティブになるパルス信号であり、バンクアドレスをデコードした信号aBA<1>は、データアクセス時には、バンクアドレスが入力されるが、ここでは、EMRSとMRSとを区分するための信号として用いられる。
図8Bは、図7に示された第2CAS信号生成部を示す回路図であり、図8Cは、図7に示された第3CAS信号生成部を示す回路図である。
図8Bに示されたように、第2CAS信号生成部220は、第1CAS信号を入力される信号入力部221と、信号入力部221に入力された信号をラッチするためのラッチ222と、ラッチ222にラッチされた信号をクロック信号clkp4に応答して伝達するための伝送ゲート223と、伝送ゲート223により伝達された信号を1つのクロックの間、遅延させて出力するための遅延部224と、遅延部224により遅延された信号をラッチし、第2CAS信号に出力するためのラッチ225を備える。
第2CAS信号生成部220は、第1CAS信号を受け取って、所定時間の間、遅延させて第2CAS信号に出力するようになる。
図8Cに示されたように、第3CAS信号生成部230は、第2CAS信号を入力される信号入力部231と、信号入力部231に入力された信号を受け取って、OCD制御区間の間、アクティブになっているOCD区間信号に応答してOCD動作信号ocdp6_adjに出力する第1信号出力部232と、信号入力部231に入力された信号を受け取って、OCD区間信号ocd_adjが非アクティブになると、CAS信号casp6_wtに出力する第2信号出力部233を備える。
第3CAS信号生成部230は、第2CAS信号casp_wtを受け取って、OCD区間信号ocd_adjのアクティブになるか否かに応じて、CAS信号casp6_wtまたはOCD動作信号ocdp6_adjを出力するようになる。OCD区間信号ocd_adjは、EMRSセット時にアクティブになる信号であって、一度アクティブになると、MRSがリセットされるまで変わらない信号である。すなわち、MRS/EMRSセット時、カイテンシ信号CL、バースト長信号BL等は、セット後、次のセット時までハイレベルまたはロウレベルにセッティングされた値が変わらないが、OCD区間信号ocd_adjもはや次のセット時まで変わらない信号である。
OCD区間信号ocd_adjがアクティブまたは非アクティブになる時期は、各々OCD調整モードに進む時とOCD調整モードから脱出する際である。したがって、OCD区間信号ocd_adjがアクティブになる区間は、ひたすらOCD調整モード時期のみである。その他、同期式半導体メモリ装置がアクティブ動作や読出し/書き込み動作時は、ロウレベルに非アクティブになる。
第3CAS信号生成部230は、OCD区間信号ocd_adjがハイレベルにアクティブになった状態では、OCD動作信号ocdp6_adjをハイレベルにアクティブにして出力し、OCD区間信号ocd_adjがロウレベルに非アクティブになった状態では、CAS信号casp6_wtをハイレベルにアクティブにして出力する。
図9は、通常の同期式半導体メモリ装置のCAS信号生成部を示すブロック図である。図面に示されたように、前記通常の半導体メモリ装置のCAS信号生成部は、第1CAS信号生成部と第2CAS信号生成部と第3CAS信号生成部を備えている。
図10は、図9のCAS信号生成部から出力される信号の動作を示すタイミング図である。ここで、CAS信号casp6_wtは、図10のタイミング図に示されているようにデータが入力されて整列された後にメモリコア領域に入力できるようにする基準信号である。DDR2同期式メモリ装置では、書き込み命令が実行された後、AL+CL-1(Additive latency+CAS latency−1)クロック以後に4ビットのデータが順に入力され、2クロック以後4ビットのデータが整列されると、これをメモリコア領域に伝達するようになるが、この場合、基準信号に用いられる信号がCAS信号casp6_wtである。
第1CAS信号生成部から出力される第1CAS信号caspwtは、書き込み命令が実行された後にAL+CL-1クロックだけ経過した後、生成される信号であり、第2CAS信号生成部から生成される第2CAS信号casp_wtは、4ビットのデータが整列される2クロック間、第1CAS信号caspwtをさらに遅延させた信号であり、第3CAS信号生成部から最終出力されるCAS信号casp6_wtは、第2CAS信号casp_wtを最終的にタイミング調整した信号である。
本実施の形態にともなうCAS信号生成部は、図10に示されたCAS信号生成部のような波形を出すように設計されたが、OCD動作のためにOCD調整モードでは、OCD動作信号ocdp6_adjを出力するように設計した。
図11は、図5に示されたデータ入力部400を示すブロック図であって、4ビットデータ整列のための複数のデータ整列部を含んでいる。図12は、図11に示されたデータ入力部400によりデータが整列される動作を示すタイミング図である。
OCD調整モードに入力されるOCD制御コードも通常のデータが整列されるタイミングと同じタイミングに整列される。したがってOCD動作信号ocdp6_adjもCAS信号と同じタイミングに生成されて出力されるように設計される。
図13は、図7に示されたCAS信号生成部200の動作を示すタイミング図である。
図面に示されたように、データが整列されるタイミング、すなわちOCD制御コードが整列されるタイミングにOCD動作信号ocdp6_adjが生成されることが分かる。
図7の第1CAS信号生成部210は、上述したように第1CAS信号caspwtを生成して出力するようになるが、第1CAS信号caspwtは、OCD調整モードに進んだ後、AC+CL_1クロック後に生成される。
次いで第2CAS信号生成部220は、第1CAS信号caspwtを2クロックだけ遅延させた後、第2CAS信号caspwtを生成して出力し、第3CAS信号生成部230は、第2CAS信号caspwtをOCD区間信号ocd_adjに応答してOCD動作信号ocdp6_adjに出力するようになる。ここで、2クロックの遅延時間は、連続的に入力された4ビットのデータを整列させるのに必要な時間である。
OCD動作信号ocdp6_adjが生成されて出力されると、OCD命令語デコーダ210は、データ入力部400から整列され、入力されたOCD制御コードをデコードしてOCD制御ロジック部110に出力するようになる。OCD制御ロジック部110としては、データ入力部400から出力されるデコードされた信号に応答してデータ出力ドライバ520に含まれたプルアップドライバとプルダウンドライバの出力インピーダンスを調整するようになる。
図14は、図5の同期式半導体メモリ装置においてOCD制御ロジック部110とデータ出力ドライバ520のプルアップ及びプルダウンドライバを示すブロック構成図である。
図面に示されたように、OCD制御ロジック部110は、プルアップOCD制御ロジック部111とプルダウンOCD制御ロジック部112とを備える。
プルアップOCD制御ロジック部111は、OCD命令語デコーダ120から出力されるプルダウン増加制御信号pd_inc、プルアップ増加制御信号pu_inc、プルダウン減少制御信号pd_dec及びプルアップ増加制御信号pu_decを受け取って、プルアップドライバ521の出力インピーダンスを調整するための複数のプルアップドライバインピーダンス調整信号drv70u〜drv140uを出力する複数のハイレジスタ及びロウレジスタを備える。
プルアップOCD制御ロジック部111に備えられるレジスタは、ハイレジスタとロウレジスタから構成されるが、各々1つのプルアップドライバインピーダンス調整信号(例えばdrv100u)を出力している。
プルアップOCD制御ロジック部111は、初期動作時、EMRSデコーダ700から出力されるデフォルト信号ocd_defaultによって複数のプルアップドライバインピーダンス調整信号drv70u〜drv140uのうち、基本値に該当するプルアップドライバインピーダンス調整信号(例えばdrv70u〜drv100u)をアクティブにして出力し、以後にOCD命令語デコーダ120から出力されるプルアップ増加制御信号pu_incとプルアップ減少制御信号pu_decにしたがってアクティブになって出力するプルアップドライバインピーダンス調整信号の数を変化させるようになる。
パワーアップ信号pwrupは、同期式半導体メモリ装置に電源電圧が安定的に供給されることを知らせる信号であるが、ここでは、プルアップOCD制御ロジック部111に備えられるハイレジスタとローレジスタのイネーブル信号として用いられた。
また、第1スイッチSW1と第2スイッチSW2は、ハイレジスタの出力信号outをプルアップドライバインピーダンス調整信号drv70uに出力したり、電源電圧VDDをそのままプルアップドライバインピーダンス調整信号drv70uに出力するかを選択するためのものである。
プルアップドライバ521のインピーダンスを調整するにおいて、最初の調整信号であるプルアップドライバインピーダンス調整信号drv70uは、常にアクティブになっている状態を維持するようになる。したがって、複数のプルアップドライバインピーダンス調整信号drv70u〜drv140uは、データ出力ドライバ520の出力インピーダンスによって累積してアクティブになるため、電源電圧を直にプルアップドライバインピーダンス調整信号drv70uに伝達し、常にプルアップドライバインピーダンス調整信号drv70uをアクティブになるようにする。
一方、図14は、プルアップドライバ521の出力インピーダンスを調整するためのプルアップOCD制御ロジック部111のみを示したが、プルダウンドライバ522の出力インピーダンスを調整するためのプルダウンOCD制御ロジック部112を示すブロック構成は、プルアップOCD制御ロジック部111と同じ構成であるため、そのブロック構成図は省略する。
図15A及び図15Bは、図14に示されたハイレジスタとロウレジスタを示す回路図である。
図15Aに示されたように、ハイレジスタは、ハイレベルのデフォルト信号ocd_defaultをデフォルト入力端で伝達されてバッファリングして出力したり、プルアップドライバ増加制御信号pu_incを増加信号入力端INCを介して受け取って、以前端に備えられたハイレジスタの出力信号OUTを第1入力端PREを介して受け取って、論理積して出力する第1信号入力部152と、減少制御信号pu_decを減少信号入力端DECを介して受け取って反転し、次の端に接続したレジスタの出力信号OUTを第2入力端NEXTを介して受け取って論理和し、出力する第2信号入力部153と、パワーアップ信号pwrupにイネーブルされて第1及び第2信号入力部152、153の出力を2つ入力されるRSフリップフロップ155と、パワーアップ信号pwrupにイネーブルされ、RSフリップフロップ155の出力信号をバッファリングして出力する信号出力部116と、パワーアップ信号pwrupを受け取ってRSフリップフロップ155と、信号出力部156に出力するイネーブルバッファ部151、154を備える。
また、図15Bに示されているようにロウレジスタは、以前端に備えられたレジスタ(ロウレジスタまたはハイレジスタ)の出力信号Outを第1入力端PREを介して受け取って、論理積して出力する第1信号入力部161と、デフォルト信号ocd_defaultをデフォルト入力端を介して受け取って、バッファリングして出力したり、プルアップドライバ減少制御信号pu_decを減少信号入力端DECを介して受け取って、反転した後、次の端に接続したレジスタの出力信号Outを第2入力端NXTを介して受け取って、論理和して出力する第2信号入力部162と、パワーアップ信号pwrupにイネーブルされて第1及び第2信号入力部161、162の出力を2入力とする、RSフリップフロップ163と、パワーアップ信号pwrupにイネーブルされてRSフリップフロップ163の出力信号をバッファリングしてレジスタの出力信号Outに出力する信号出力部165と、パワーアップ信号pwrupを受け取って、RSフリップフロップ163と、信号出力部165に出力するイネーブルバッファ部164を備える。
図16は、図5の同期式半導体メモリ装置においてOCD命令語デコーダを示すブロック構成図である。
示されたように、OCD命令語デコーダ120は、データ入力部から整列されて入力されるOCD制御コードを前記OCD動作信号に応答してラッチするOCDラッチ部と、OCDラッチ部にラッチされたOCD制御コードをデコードし、複数のOCD制御動作に対応する複数の出力信号のうち、選択されたいずれかをアクティブにし、出力するデコーダ122と、デコーダ122によりアクティブになった信号(例えばNOP_NOP)に応答してプルダウン増加制御信号pd_inc、プルアップ増加制御信号pu_inc、プルダウン減少制御信号pd_dec及びプルアップ増加制御信号pu_dec出力するOCDエンコーダ123を備える。
図17は、図15のOCD命令語デコーダの動作を示すタイミング図である。
図17には、整列されて入力されるOCD制御コードに応答して、最終のプルダウン増加制御信号pd_inc、プルアップ増加制御信号pu_inc、プルダウン減少制御信号pd_dec及びプルアップ増加制御信号pu_decが生成されるもことが示されている。
次いで、図5ないし図17を参照し、本実施の形態に係る同期式半導体メモリ装置の全体の動作を説明する。
上述したように、メモリ装置の速度がさらに増加されながら、さらに安定的、かつ高速にデータを入出力できる様々の技術が提案されている。本発明に関するOCD調整モードに関する技術もデータの入出力をさらに高速にするための技術であって、JEDECにおいてDDR同期式メモリ装置に関するスペックとして提案したものである。
OCD調整モードは、データ出力ドライバの出力インピーダンスを調整することができるように具現した後、システムに最適化されるようにデータ出力ドライバの出力インピーダンスを調整する技術である。
このためには、OCD調整モードに進んだ後、データ出力ドライバの出力インピーダンスを測定し、測定された出力ドライバの出力インピーダンスを現在システムに最適化された出力インピーダンス値に調整するようになる。したがって、メモリ装置では、OCD調整モードを具現するためにOCD制御コードを入力されるOCD制御コード入力ピン及びOCD制御コード入力部と、入力されたOCD制御コードをデコードしてデータ出力ドライバのインピーダンスを調整する制御部が必要である。
図5に示されたように、本発明の核心的特徴は、別にOCD制御コードを入力される制御コード入力部を設けないで通常のメモリ装置にデータを入力されるデータ入力部をOCD制御コードを入力される入力パスとして利用するということである。
本発明では、通常のデータアクセス動作中には、データ入出力ピンDQ padにデータを受け取って内部メモリコア領域500に伝達し、OCD調整モードである場合、データ入出力ピンDQ padを介してOCD制御コードを受け取って、これをデコードしてデータ出力ドライバ520の出力インピーダンスを調整するようになる。
特に、本実施の形態に係る半導体メモリ装置は、OCD調整モードにおいてOCD命令語デコーダが動作するようにする信号であるOCD動作信号ocdp6_adjを、CAS信号を出力するCAS信号生成部200から生成して出力する。このため、CAS信号生成部200の第1CAS信号生成部210にOCD動作モード感知部211を追加した。
CAS信号生成部200は、正常的なデータ入出力動作である場合、CAS信号casp6_wtを出力し、OCD動作モードでは、OCD動作信号ocdp6_adjを出力するようになる。
OCD調整モードにより出力インピーダンス値が最適化されたデータ出力ドライバ520は、同期式半導体メモリ装置がデータを出力するための読み出し動作時、メモリコア領域500から伝達される出力データをデータ入出力ピンDQpadを介して出力するようになる。この場合、データ出力ドライバ520は、現在同期式半導体メモリ装置の出力ピンに印加された出力インピーダンスに最適化されているため、高速にデータックを信頼性があるように出力するようになる。
次いで、OCDコントロール調整モードにおいて本発明によるメモリ装置の動作を説明する。
上述したように、OCDコントロール調整モードは、データ出力ドライバ520の出力インピーダンスを測定するモードと測定された出力インピーダンスに基いて出力ドライバの出力インピーダンスを調整するモードとに区分される。
まず、命令語解析部700では、入力される命令語信号をデコードしてEMRSデコーダ700にOCDコントロール調整モードに進んだことを知らせる。
次いでアドレス入力ピンAddress<7:9>を介して入力されてアドレスラッチ部900にラッチされた制御信号「001」(図3B参照)によりEMRSデコーダ700では、プルアップドライバのインピーダンスを測定するための信号である第1駆動モード信号ocd_drive1をアクティブにする。
第1駆動モード信号ocd_drive1がアクティブになると、プルアップドライバ610からハイレベルのデータを入出力パッドDQ padを介して出力し、チップセットではこの時のインピーダンスを測定する。
次いで、アドレス入力ピンAddress<7:9>を介して入力されて、アドレスラッチ部900にラッチされた制御信号「100」(図3Bを参照)によりEMRSデコーダ700は、OCD調整信号ocd_adjustをアクティブにする。
OCD調整信号ocd_adjustがアクティブになると、入出力パッドDQ padを介して4ビットの制御コードが順次に入力される。入力される制御コードは、データ入力バッファ310によりバッファリングされてデータラッチ部300によりラッチされ、次いでデータ整列部400のOCDコード整列部に整列されてOCD命令語デコーダ120に入力される。
次いでOCD命令語デコーダ120では、入力される4ビットの制御コードをデコードしてプルアップOCD制御ロジック部111を制御し、プルアップOCD制御ロジック部111は、プルアップドライバの出力インピーダンスを調整するための信号drv70u〜drv140uを出力する。
次いでプルアップドライバ521は、出力インピーダンスを調整するための信号drv70u〜drv140uに応答して出力インピーダンスを調整する。プルアップドライバの出力インピーダンスを調整することは、複数のプルアップ用MOSトランジスタを並列に備えてターンオンされるプルアップ用MOSトランジスタの数を調整することによりなる。
以後では、プルアップドライバ521を介して出力端をプルアップさせることによって、ハイレベルのデータを出力する時に調整された出力インピーダンスに出力端をプルアップさせることになる。
一方、プルダウンドライバの出力インピーダンスを調整するための動作も上述したプルアップドライバの出力インピーダンスを調整する動作と同じ方法であるため、その過程は省略する。
以上、述べたように、本発明によるメモリ装置は、OCD調整モードを具現するところにあり、追加の入出力ピンとOCD制御コードの入力パスを追加に備えずに、データ入出力パッドとデータが入力されるパスを用いてOCD制御コードを受け取って、デコードするため、現在開発されているメモリ装置に追加される面積を最小化しながらOCD調整モードを具現することができる。
尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
メモリ装置とチップセットとのデータのやりとりを示すブロック構成図である。 DDRメモリ装置においてJEDECスペックによりOCD調整コントロールを行う順序を示すフローチャートである。 DDRメモリ装置においてJEDECスペックによるOCD調整コントロールを行う動作中にデータ出力ドライバのインピーダンスを測定する動作を示すタイミング図である。 図3Aに示されたようにデータ出力ドライバのインピーダンスを測定する動作時、アドレスピンを介して入力されるデータによる動作モードを示す図である。 DDRメモリ装置においてJEDECスペックに係るOCD調整コントロールを行う動作中にデータ出力ドライバのインピーダンスを調整する動作を示すタイミング図である。 図3Bに示されたようにデータ出力ドライバのインピーダンスを調整する動作時、データピンを介して入力されるデータによる動作モードを示す図である。 本発明の好ましい実施の形態に係る同期式メモリ装置を示すブロック構成図である。 図5のメモリ装置において、OCD制御信号入力部を示す回路図である。 図5のメモリ装置においてCAS信号生成部を示すブロック構成図である。 図7に示された第1CAS信号生成部を示す回路図である。 図7に示された第2CAS信号生成部を示す回路図である。 図7に示された第3CAS信号生成部を示す回路図である。 通常のメモリ装置のブロック構成図と動作タイミング図である。 通常のメモリ装置のブロック構成図と動作タイミング図である。 通常のメモリ装置のブロック構成図と動作タイミング図である。 通常のメモリ装置のブロック構成図と動作タイミング図である。 図8Aに示された第1CAS信号生成部の動作を示すタイミング図である。 図5のメモリ装置においてOCD制御ロジック部とプルアップ及びプルダウンドライバを示すブロック構成図である。 図13においてHレジスタとLレジスタを示す回路図である。 図13においてHレジスタとLレジスタを示す回路図である。 図5のメモリ装置においてOCD命令語デコーダを示すブロック構成図である。 図16のOCD命令語デコーダの動作を示すブロック構成図である。
符号の説明
ND1〜ND3 NANDゲート
NOR1〜NOR9 NORゲート
I1〜I11 インバータ

Claims (8)

  1. OCD調整コントロール動作によりデータ出力ドライバの出力インピーダンスを調整することができるメモリ装置において、
    データ入出力パッドと、
    データアクセス動作中には、前記データ入出力パッドを通して入力されるデータ信号をバッファリングしてラッチし、
    前記OCD調整コントロール動作中には、前記データ入出力パッドを介して入力されるOCD制御コードをバッファリングしてラッチ及び整列するデータ入力部と、
    前記メモリコア領域において伝えられるデータ信号を外部に出力及び駆動する、データ出力ドライバと、
    前記データ入力部から整列されて出力される前記OCD制御コードをデコードして出力するOCD命令語デコーダと、
    該OCD命令語デコーダからデコードされる結果に応じて、前記データ出力ドライバのインピーダンスを制御するためのOCD制御ロジック部と、
    データアクセス動作中には、前記データ入力部から整列されたデータをメモリコアに伝達するためのCAS信号を生成して出力し、前記OCD調整コントロール動作中には、前記OCD命令語デコーダから前記OCD制御コードを受け取ってデコードするように制御するOCD動作信号を出力するカス(column address strobe)信号生成部と
    を備えることを特徴とする半導体メモリ装置。
  2. アドレスピンを介して入力されるOCD制御信号に応答して、前記CAS信号生成部から前記OCD動作信号を出力するようにOCDモード進入信号を出力するOCD制御信号入力部をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。
  3. 前記CAS信号生成部は、
    前記OCDモード進入信号にイネーブルされ、第1CAS信号を生成する第1CAS信号生成部と、
    該第1CAS信号を前記OCD制御コードが整列される間、遅延させて第2CAS信号を出力する第2CAS信号生成部と、
    前記OCDモード進入信号に応答し、前記第2CAS信号を前記CAS信号または前記OCD動作信号に出力する第3CAS信号生成部と
    を備えることを特徴とする請求項2に記載の半導体メモリ装置。
  4. 前記第1CAS信号生成部が、
    データ書き込み/読出し命令語に対応して、第1ノードをアクティブにするための読出し/書き込み制御信号入力と、
    OCD調整モード時に前記第1ノードをアクティブにするためのOCD信号入力部と、
    前記第1ノードがアクティブになると、これをラッチしてクロック信号に応答して前記第1CAS信号に出力するためのCAS信号伝達部と
    を備えることを特徴とする請求項3に記載の半導体メモリ装置。
  5. 前記CAS信号伝達部は、
    前記第1ノードがアクティブになると、これをクロック信号に応答して第2ノードに伝達するための信号部と、
    前記信号伝達部により前記第2ノードに伝達された信号をラッチするための第1ラッチと、
    前記クロック信号に応答してターンオンされて、前記第1ラッチにラッチされる信号を伝達するための伝送ゲートと、
    該伝送ゲートにより伝達された信号をラッチし、前記第1CAS信号に出力するための第2ラッチと、
    該第2ラッチによりラッチされた信号をAL(Additive latency)信号に応答して伝達するための第1シフタ用フリップフロップと、
    該第1シフタ用フリップフロップにより伝達された信号をCASレータンシ信号に応答して前記第1CAS信号に出力するための第2シフタ用フリップフロップと
    を備えることを特徴とする請求項4に記載の半導体メモリ装置。
  6. 前記第2CAS信号生成部は、
    前記第1CAS信号を入力される信号入力部と、
    該信号入力部に入力された信号をラッチするための第1ラッチと、
    該第1ラッチにラッチされた信号をクロック信号に応答して伝達するための伝送ゲートと、
    該伝送ゲートにより伝達された信号を1クロックを遅延させて出力するための遅延部と、
    該遅延部により遅延された信号をラッチし前記第2CAS信号に出力するための第2ラッチと
    を備えることを特徴とする請求項3に記載の半導体メモリ装置。
  7. 前記第3CAS信号生成部は、
    前記第2CAS信号を入力される信号入力部と、
    該信号入力部に入力された信号を受け取って、OCD制御区間の間アクティブになっているOCD区間信号のアクティブ状態に応答して、前記OCD動作信号に出力する第1信号出力部と、
    前記信号入力部に入力された信号を受け取って、前記OCD区間信号の非アクティブ状態に応答して前記CAS信号に出力する第2信号出力部と
    を備えることを特徴とする請求項3に記載の半導体メモリ装置。
  8. 前記OCD命令語デコーダは、
    前記データ入力部から整列されて入力されるOCD制御コードを前記OCD動作信号に応答してラッチするOCDラッチ部と、
    該OCDラッチ部にラッチされたOCD制御コードをデコードして複数のOCD制御動作に各々対応する複数の出力信号のうち、選択されたいずれかをアクティブして出力するデコーダと
    該デコーダによりアクティブになった信号に応答して、プルアップドライバの駆動能力強化信号及び弱化信号、またはプルダウンドライバの駆動能力強化信号及び弱化信号を出力するOCDエンコーダと
    を備えることを特徴とする請求項1に記載の半導体メモリ装置。
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