KR101143487B1 - 반도체 메모리 장치의 - Google Patents

반도체 메모리 장치의 Download PDF

Info

Publication number
KR101143487B1
KR101143487B1 KR1020100107056A KR20100107056A KR101143487B1 KR 101143487 B1 KR101143487 B1 KR 101143487B1 KR 1020100107056 A KR1020100107056 A KR 1020100107056A KR 20100107056 A KR20100107056 A KR 20100107056A KR 101143487 B1 KR101143487 B1 KR 101143487B1
Authority
KR
South Korea
Prior art keywords
signal
data strobe
shifting
delay
latency
Prior art date
Application number
KR1020100107056A
Other languages
English (en)
Other versions
KR20120045485A (ko
Inventor
이형욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100107056A priority Critical patent/KR101143487B1/ko
Priority to US12/970,925 priority patent/US8351282B2/en
Priority to CN201110039650.3A priority patent/CN102467963B/zh
Publication of KR20120045485A publication Critical patent/KR20120045485A/ko
Application granted granted Critical
Publication of KR101143487B1 publication Critical patent/KR101143487B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Dram (AREA)

Abstract

본 발명은 데이터 스트로브 신호를 순차적으로 지연시켜 제 1 지연 데이터 스트로브 신호, 제 2 지연 데이터 스트로브 신호, 제 3 지연 데이터 스트로브 신호, 및 제 4 지연 데이터 스트로브 신호를 생성하고, 카스 라이트 신호, 카스 라이트 레이턴시 신호 및 상기 제 1 내지 제 4 지연 데이터 스트로브 신호에 응답하여 데이터 스트로브 인에이블 신호를 생성하는 데이터 입력 인에이블 신호 생성부, 상기 데이터 스트로브 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호를 래치 제어 신호로서 출력하는 래치 제어 신호 생성부, 및 데이터를 상기 래치 제어 신호에 응답하여 래치하고, 래치된 데이터를 출력하는 데이터 래치부를 포함한다.

Description

반도체 메모리 장치 {A Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 외부로부터 데이터를 입력 받아 저장하고, 저장된 데이터를 출력하는 장치이다. 이러한 반도체 메모리 장치는 외부로부터 데이터 및 데이터 스트로브 신호를 입력 받아 외부에서 입력된 데이터를 래치하여 래치된 데이터를 저장한다.
일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 지연부(10), 제 2 지연부(20), 데이터 입력 인에이블 신호 생성부(30), 래치 제어 신호 생성부(40), 및 데이터 래치부(50)를 포함한다.
상기 제 1 지연부(10)는 외부에서 입력되는 데이터(DATA)를 지연시켜 지연 데이터(DATA_d)를 생성한다.
상기 제 2 지연부(20)는 외부에서 입력되는 데이터 스트로브 신호(DQS)를 지연시켜 지연 데이터 스트로브 신호(DQS_d)를 생성한다.
상기 데이터 입력 인에이블 신호 생성부(30)는 라이트 명령이 입력되면 생성되는 카스 라이트 신호(CASWT)가 인에이블되면 인에이블되는 데이터 스트로브 인에이블 신호(DQS_en)를 생성한다. 또한 상기 데이터 입력 인에이블 신호 생성부(30)는 라이트 명령이 입력되면 설정된 라이트 레이턴시(write latency) 이후 인에이블되는 카스 라이트 레이턴시 신호(CASWL+4)가 인에이블되면 상기 데이터 스트로브 인에이블 신호(DQS_en)를 디스에이블시킨다.
상기 래치 제어 신호 생성부(40)는 상기 데이터 스트로브 인에이블 신호(DQS_en)의 인에이블 구간동안 상기 지연 데이터 스트로브 신호(DQS_d)를 래치 제어 신호(latch_ctrl)로서 출력한다.
상기 데이터 래치부(50)는 상기 지연 데이터(DATA_d)를 상기 래치 제어 신호(latch_ctrl)에 응답하여 래치하고, 래치된 데이터(DATA_latch)를 반도체 메모리 장치 내부에 제공한다. 이때, 상기 제 1 지연부(10)와 상기 제 2 지연부(20)의 지연 시간은 동일해야 한다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 동작을 도 2를 참조하여 상세히 설명하면 다음과 같다.
반도체 메모리 장치에 라이트 명령(WT)이 입력되면 카스 라이트 신호(CASWT)가 인에이블된다. 상기 라이트 명령(WT)이 입력된 이후 클럭(CLK)의 2주기가 경과하면 라이트 레이턴시(WL, write latency)가 카운팅된다. 도 2는 라이트 레이턴시가 4인 경우를 도시하고 있으며, 라이트 레이턴시 4(WL+4)인 시점에서 카스 라이트 레이턴시 신호(CASWL+4)가 인에이블되어야 하나, 내부 지연에 의해 WL+4시점으로부터 A의 지연 시간이후 상기 카스 라이트 레이턴시 신호(CASWL+4)가 인에이블된다.
상기 A의 지연 시간과 동일한 지연 시간으로 데이터 스트로브 신호(DQS)를 지연시켜 지연 데이터 스트로브 신호(DQS_d)를 생성한다.
데이터 스트로브 인에이블 신호(DQS_en)는 상기 카스 라이트 신호(CASWT)가 인에이블되면 인에이블되며, 상기 카스 라이트 레이턴시 신호(CASWL+4)가 인에이블되면 디스에이블된다.
상기 데이터 스트로브 인에이블 신호(DQS_en)의 인에이블 구간동안 상기 지연 데이터 스트로브 신호(DQS_d)를 래치 제어 신호(latch_ctrl)로서 출력한다.
도 1을 참조하면, 제 2 지연부(20)가 A만큼 지연 시간을 갖는다. 상기 데이터 스트로브 신호(DQS)가 A의 지연 시간을 가지므로, 데이터 래치부(50)에 입력되는 지연 데이터(DATA_d)) 또한 A만큼의 지연시간이후 데이터 래치부(50)에 입력되어야 한다. 그러므로, 제 1 지연부(10)는 상기 제 2 지연부(20)의 지연 시간과 동일한 지연 시간을 갖도록 설계된다.
상기 데이터 스트로브 신호(DQS)는 상기 클럭(CLK)과 동일한 위상으로 토글(toggle)하거나 하이 임피던스(high-z) 상태(로우와 하이 레벨의 중간 레벨)를 갖는 신호로서, 상기 데이터 스트로브 신호(DQS)는 토글하다가 하이 임프던스 상태가 되면 전압 레벨이 불안정하게 높아졌다가 낮아지는 링 백(ring back) 현상이 발생한다. 이러한 링 백 현상은 반도체 메모리 장치의 심각한 데이터 오류를 범할 수 있게 하므로, 데이터 스트로브 신호(DQS)를 A만큼의 지연 시간으로 지연시켜 상기 래치 제어 신호(latch_ctrl)를 생성하도록 설계된다.
하지만, 이러한 일반적인 반도체 메모리 장치는 상기 제 1 지연부(10), 및 제 2 지연부(20)를 통해 데이터(DATA)를 래치하므로, 반도체 메모리 장치의 데이터 저장 속도를 떨어뜨리고, 지연부 로직 추가로 인해 면적 효율이 떨어지며, 전력 소모 또한 증가하는 현상이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 저장 속도를 떨어뜨리지 않고, 면적 효율이 좋으며, 전력 소모를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터 스트로브 신호를 순차적으로 지연시켜 제 1 지연 데이터 스트로브 신호, 제 2 지연 데이터 스트로브 신호, 제 3 지연 데이터 스트로브 신호, 및 제 4 지연 데이터 스트로브 신호를 생성하고, 카스 라이트 신호, 카스 라이트 레이턴시 신호 및 상기 제 1 내지 제 4 지연 데이터 스트로브 신호에 응답하여 데이터 스트로브 인에이블 신호를 생성하는 데이터 입력 인에이블 신호 생성부, 상기 데이터 스트로브 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호를 래치 제어 신호로서 출력하는 래치 제어 신호 생성부, 및 데이터를 상기 래치 제어 신호에 응답하여 래치하고, 래치된 데이터를 출력하는 데이터 래치부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 카스 라이트 레이턴시 신호를 데이터 스트로브 신호의 한 주기보다 짧은 제 1 시간만큼 쉬프팅시키고, 쉬프팅된 신호를 상기 제 1 시간만큼 쉬프팅시키는 동작을 반복하여 쉬프팅 카스 라이트 레이턴시 신호를 생성하며, 카스 라이트 신호에 응답하여 데이터 스트로브 인에이블 신호를 인에이블시키고, 상기 쉬프팅 카스 라이트 레이턴시 신호에 응답하여 상기 데이터 스트로브 인에이블 신호를 디스에이블시키는 데이터 입력 인에이블 신호 생성부, 상기 데이터 스트로브 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호를 래치 제어 신호로서 출력하는 래치 제어 신호 생성부, 및 데이터를 상기 래치 제어 신호에 응답하여 래치하고, 래치된 데이터를 출력하는 데이터 래치부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 데이터 저장 속도를 떨어뜨리지 않고, 면적 효율이 좋으며, 전력 소모를 줄일 수 있다.
도 1은 일반적인 반도체 메모리 장치를 도시한 구성도,
도 2는 도 1의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 구성도,
도 4는 도 3의 지연부를 개략적으로 도시한 구성도,
도 5는 도 3의 쉬프팅부를 개략적으로 도시한 구성도,
도 6은 도 3의 신호 생성부를 개략적으로 도시한 구성도,
도 7은 도 3의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, 데이터 입력 인에이블 신호 생성부(100), 래치 제어 신호 생성부(40), 및 데이터 래치부(50)를 포함한다.
상기 데이터 입력 인에이블 신호 생성부(100)는 데이터 스트로브 신호(DQS)를 순차적으로 지연시켜 제 1 내지 제 4 지연 데이터 스트로브 신호(DQS_d1 ~ DQS_d4)를 생성하고, 카스 라이트 신호(CASWT), 카스 라이트 레이턴시 신호(CASWL) 및 상기 제 1 내지 제 4 지연 데이터 스트로브 신호(DQS_d1 ~ DQS_d4)에 응답하여 데이터 스트로브 인에이블 신호(DQS_en)를 생성한다.
상기 데이터 입력 인에이블 신호 생성부(100)는 지연부(110), 쉬프팅부(120), 및 신호 생성부(130)를 포함한다.
상기 지연부(110)는 상기 데이터 스트로브 신호(DQS)를 순차적으로 지연시켜 상기 제 1 내지 제 4 지연 데이터 스트로브 신호(DQS_d1 ~ DQS_d4)를 생성한다.
상기 쉬프팅부(120)는 상기 제 1 내지 제 4 지연 데이터 스트로브 신호(DQS_d1 ~ DQS_d4), 및 상기 카스 라이트 레이턴시 신호(CASWL)에 응답하여 제 1 내지 제 4 쉬프팅 카스 라이트 레이턴시 신호(도 5에 도시, CASWL_S1 ~ CASWL_S4)를 생성한다.
상기 신호 생성부(130)는 상기 카스 라이트 신호(CASWT)가 인에이블되면 상기 데이터 스트로브 인에이블 신호(DQS_en)를 인에이블시키고, 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)가 인에이블되면 상기 데이터 스트로브 인에이블 신호(DQS_en)를 디스에이블시킨다.
상기 지연부(110)는 도 4에 도시된 바와 같이, 제 1 내지 제 4 지연부(111 ~ 114)를 포함한다.
상기 제 1 지연부(111)는 상기 데이터 스트로브 신호(DQS)를 지연시켜 상기 제 1 지연 데이터 스트로브 신호(DQS_d1)를 생성한다.
상기 제 2 지연부(112)는 상기 제 1 지연 데이터 스트로브 신호(DQS_d1)를 지연시켜 상기 제 2 지연 데이터 스트로브 신호(DQS_d2)를 생성한다.
상기 제 3 지연부(113)는 상기 제 2 지연 데이터 스트로브 신호(DQS_d2)를 지연시켜 상기 제 3 지연 데이터 스트로브 신호(DQS_d3)를 생성한다.
상기 제 4 지연부(114)는 상기 제 3 지연 데이터 스트로브 신호(DQS_d4)를 지연시켜 상기 제 4 지연 데이터 스트로브 신호(DQS_d4)를 생성한다. 이때, 상기 제 1 내지 제 4 지연부(111 ~ 114)의 지연시간은 상기 데이터 스트로브 신호(DQS)의 한 주기보다 짧다. 즉, 상기 제 1 내지 제 4 지연부(111 ~ 114)는 클럭(도 7에 도시, CLK)의 한 주기만큼의 시간보다 짧은 지연 시간을 갖는다.
상기 쉬프팅부(120)는 도 5에 도시된 바와 같이, 제 1 내지 제 4 플립플롭(FF11 ~ FF14)을 포함한다.
상기 제 1 플립플롭(FF11)은 상기 제 4 지연 데이터 스트로브 신호(DQS_d4)가 하이 레벨로 천이할 때 상기 카스 라이트 레이턴시 신호(CASWL)를 래치하여 상기 제 4 지연 데이터 스트로브 신호(DQS_d4)가 로우 레벨로 천이할 때 래치된 상기 카스 라이트 레이턴시 신호(CASWL)를 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)로서 출력한다.
상기 제 1 플립플롭(FF11)은 입력단에 상기 카스 라이트 레이턴시 신호(CASWL)를 입력 받고 클럭 입력단에 상기 제 4 지연 데이터 스트로브 신호(DQS_d4)를 입력 받으며 출력단에서 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 출력한다.
상기 제 2 플립플롭(FF12)는 상기 제 3 지연 데이터 스트로브 신호(DQS_d3)가 하이 레벨로 천이할 때 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 래치하여 상기 제 3 지연 데이터 스트로브 신호(DQS_d3)가 로우 레벨로 천이할 때 래치된 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)로서 출력한다.
상기 제 2 플립플롭(FF12)은 입력단에 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 입력 받고 클럭 입력단에 상기 제 3 지연 데이터 스트로브 신호(DQS_d3)를 입력 받으며 출력단에서 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 출력한다.
상기 제 3 플립플롭(FF13)는 상기 제 2 지연 데이터 스트로브 신호(DQS_d2)가 하이 레벨로 천이할 때 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 래치하여 상기 제 2 지연 데이터 스트로브 신호(DQS_d2)가 로우 레벨로 천이할 때 래치된 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)로서 출력한다.
상기 제 3 플립플롭(FF13)은 입력단에 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 입력 받고 클럭 입력단에 상기 제 2 지연 데이터 스트로브 신호(DQS_d2)를 입력 받으며 출력단에서 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 출력한다.
상기 제 4 플립플롭(FF14)는 상기 제 1 지연 데이터 스트로브 신호(DQS_d1)가 하이 레벨로 천이할 때 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 래치하여 상기 제 1 지연 데이터 스트로브 신호(DQS_d1)가 로우 레벨로 천이할 때 래치된 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)로서 출력한다.
상기 제 4 플립플롭(FF14)은 입력단에 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 입력 받고 클럭 입력단에 상기 제 1 지연 데이터 스트로브 신호(DQS_d1)를 입력 받으며 출력단에서 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)를 출력한다.
상기 신호 생성부(130)는 도 6에 도시된 바와 같이, 펄스 발생부(131), 및 신호 조합부(132)를 포함한다.
상기 펄스 발생부(131)는 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)가 하이 레벨로 천이할 때 펄스(pulse)를 생성한다.
상기 신호 조합부(132)는 상기 카스 라이트 신호(CASWT)가 인에이블되면 상기 데이터 스트로브 인에이블 신호(DQS_en)를 인에이블시키고, 상기 펄스(pulse)가 입력되면 상기 데이터 스트로브 인에이블 신호(DQS_en)를 디스에이블시킨다.
상기 신호 조합부(132)는 제 1 내지 제 3 트랜지스터(P11, P12, N11), 및 제 1 및 제 2 인버터(IV11, IV12)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 펄스(pulse)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P12)는 게이트에 상기 카스 라이트 신호(CASWT)를 입력 받고 소오스에 상기 제 1 트랜지스터(P11)의 드레인이 연결된다. 상기 제 3 트랜지스터(N11)는 게이트에 상기 카스 라이트 신호(CASWT)를 입력 받고 드레인에 상기 제 2 트랜지스터(P12)의 드레인이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 1 인버터(IV11)는 입력단에 상기 제 2 및 제 3 트랜지스터(P12, N11)가 연결된 노드가 연결되며 출력단에서 상기 데이터 스트로브 인에이블 신호(DQS_en)를 출력한다. 상기 제 2 인버터(IV12)는 입력단에 상기 제 1 인버터(IV11)의 출력단이 연결되고 출력단에 상기 제 1 인버터(IV11)의 입력단이 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 7을 참조하여 설명하면 다음과 같다.
데이터 스트로브 신호(DQS)를 순차적으로 지연시켜 제 1 내지 제 4 지연 데이터 스트로브 신호(DQS_d1 ~ DQS_d4)를 생성한다.
상기 제 4 지연 데이터 스트로브 신호(DQS_d4)가 하이 레벨로 천이할 때 상기 카스 라이트 레이턴시 신호(CASWL)를 래치한다. 상기 제 4 지연 데이터 스트로브 신호(DQS_d4)가 로우 레벨로 천이할 때 래치된 상기 카스 라이트 레이턴시 신호(CASWL)를 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)로서 출력한다. 그러므로 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)는 상기 제 4 지연 데이터 스트로브 신호(DQS_d4)가 로우 레벨로 천이할 때 하이 레벨로 천이하는 신호가 된다.
상기 제 3 지연 데이터 스트로브 신호(DQS_d3)가 하이 레벨로 천이할 때 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 래치한다. 상기 제 3 지연 데이터 스트로브 신호(DQS_d3)가 로우 레벨로 천이할 때 래치된 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)로서 출력한다. 그러므로 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)는 상기 제 3 지연 데이터 스트로브 신호(DQS_d3)가 로우 레벨로 천이할 때 하이 레벨로 천이하는 신호가 된다.
상기 제 2 지연 데이터 스트로브 신호(DQS_d2)가 하이 레벨로 천이할 때 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 래치한다. 상기 제 2 지연 데이터 스트로브 신호(DQS_d2)가 로우 레벨로 천이할 때 래치된 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)로서 출력한다. 그러므로 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)는 상기 제 2 지연 데이터 스트로브 신호(DQS_d2)가 로우 레벨로 천이할 때 하이 레벨로 천이하는 신호가 된다.
상기 제 1 지연 데이터 스트로브 신호(DQS_d1)가 하이 레벨로 천이할 때 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 래치한다. 상기 제 1 지연 데이터 스트로브 신호(DQS_d1)가 로우 레벨로 천이할 때 래치된 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)로서 출력한다. 그러므로 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)는 상기 제 1 지연 데이터 스트로브 신호(DQS_d1)가 로우 레벨로 천이할 때 하이 레벨로 천이하는 신호가 된다.
즉, 도 4에 도시된 제 1 내지 제 4 지연부(111 ~ 114)의 각 지연 시간은 도 7에 도시된 클럭(CLK) 또는 데이터 스트로브 신호(DQS)의 한 주기보다 짧다. 상기 클럭(CLK) 또는 상기 데이터 스트로브 신호(DQS)의 한 주기를 T라하고 상기 제 1 내지 제 4 지연부(111 ~ 114)의 각 지연 시간을 T-4라 가정한다.
상기 제 4 지연 데이터 스트로브 신호(DQS_d4)에 응답하여 상기 카스 라이트 레이턴시 신호(CASWL)를 쉬프팅시켜 생성된 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)는 상기 카스 라이트 레이턴시 신호(CASWL)보다 T-4만큼 쉬프팅된다. 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S1)를 다시 T-4만큼 쉬프팅시켜 상기 제 2 쉬프팅 카스 라이트 레이턴 신호(CASWL_S2)를 생성한다. 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S2)를 다시 T-4만큼 쉬프팅시켜 상기 제 3 쉬프팅 카스 라이트 레이턴 신호(CASWL_S3)를 생성한다. 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S3)를 다시 T-4만큼 쉬프팅시켜 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)를 생성한다. 결국, 상기 카스 라이트 레이턴시 신호(CASWL)를 T-4 시간으로 4번 쉬프팅하여 생성된 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)는 상기 카스 라이트 레이턴시 신호(CASWL)에 비해 4T-16만큼 쉬프팅된 신호가 된다. 상기 제 4 카스 라이트 레이턴시 신호(CASWL_S4)는 상기 클럭(CLK)의 한 주기로 4번 쉬프팅한 결과에 비해 16만큼 인에이블 타이밍이 빨라진다.
상기 제 4 쉬프팅 카스 라이트 레이턴시 신호(CASWL_S4)가 하이 레벨로 천이하면 로우 레벨로 소정시간 인에이블되는 펄스(pulse)가 발생한다.
카스 라이트 신호(WT)에 의해 하이 레벨로 인에이블된 데이터 스트로브 인에이블 신호(DQS_en)는 상기 펄스(pulse)가 로우 레벨로 천이할 때 로우 레벨로 디스에이블된다.
상기 데이터 스트로브 신호(DQS)는 상기 데이터 스트로브 인에이블 신호(DQS_en)의 인에이블 구간에서 래치 제어 신호(latch_ctrl)로서 출력된다.
이때, 상기 데이터 스트로브 신호(DQS)가 토글하다가 하이 임피던스 상태가 되면 발생하는 링 백(ring back) 현상은 상기 데이터 스트로브 인에이블 신호(DQS_en)가 디스에이블되면서 상기 래치 제어 신호(latch_ctrl)에 발생되지 않는다.
본 발명은 링 백 현상을 제거하면서도, 데이터 스트로브 신호(DQS) 및 데이터(DATA)를 지연시키지 않고 정상적인 데이터 래치 동작이 가능하며, 종래 기술에 비해 데이터 저장 동작 속도가 향상된다. 도 1과 도 3을 참조하면, 도 3에는 도 1에 개시된 두 개의 지연부가 제거됨으로써, 반도체 메모리 장치의 면적 효율 또한 높아지며, 지연부에서 소모되던 전력을 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 데이터 스트로브 신호를 순차적으로 지연시켜 제 1 지연 데이터 스트로브 신호, 제 2 지연 데이터 스트로브 신호, 제 3 지연 데이터 스트로브 신호, 및 제 4 지연 데이터 스트로브 신호를 생성하고, 카스 라이트 신호, 카스 라이트 레이턴시 신호 및 상기 제 1 내지 제 4 지연 데이터 스트로브 신호에 응답하여 데이터 스트로브 인에이블 신호를 생성하는 데이터 입력 인에이블 신호 생성부;
    상기 데이터 스트로브 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호를 래치 제어 신호로서 출력하는 래치 제어 신호 생성부; 및
    데이터를 상기 래치 제어 신호에 응답하여 래치하고, 래치된 데이터를 출력하는 데이터 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입력 인에이블 신호 생성부는
    상기 데이터 스트로브 신호를 순차적으로 지연시켜 상기 제 1 내지 제 4 지연 데이터 스트로브 신호를 생성하는 지연부,
    상기 제 1 내지 제 4 지연 데이터 스트로브 신호, 및 상기 카스 라이트 레이턴시 신호에 응답하여 제 1 쉬프팅 카스 라이트 레이턴시 신호, 제 2 쉬프팅 카스 라이트 레이턴시 신호, 제 3 쉬프팅 카스 라이트 레이턴시 신호, 및 제 4 쉬프팅 카스 라이트 레이턴시 신호를 생성하는 쉬프팅부, 및
    상기 카스 라이트 신호가 인에이블되면 상기 데이터 스트로브 인에이블 신호를 인에이블시키고, 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호가 인에이블되면 상기 데이터 스트로브 인에이블 신호를 디스에이블시키는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 지연부는
    상기 데이터 스트로브 신호를 지연시켜 상기 제 1 지연 데이터 스트로브 신호를 생성하는 제 1 지연부,
    상기 제 1 지연 데이터 스트로브 신호를 지연시켜 상기 제 2 지연 데이터 스트로브 신호를 생성하는 제 2 지연부,
    상기 제 2 지연 데이터 스트로브 신호를 지연시켜 상기 제 3 지연 데이터 스트로브 신호를 생성하는 제 3 지연부, 및
    상기 제 3 지연 데이터 스트로브 신호를 지연시켜 상기 제 4 지연 데이터 스트로브 신호를 생성하는 제 4 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 쉬프팅부는
    상기 제 4 지연 데이터 스트로브 신호가 하이 레벨로 천이할 때 상기 카스 라이트 레이턴시 신호를 래치하여 상기 제 4 지연 데이터 스트로브 신호가 로우 레벨로 천이할 때 래치된 상기 카스 라이트 레이턴시 신호를 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 1 플립플롭,
    상기 제 3 지연 데이터 스트로브 신호가 하이 레벨로 천이할 때 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 3 지연 데이터 스트로브 신호가 로우 레벨로 천이할 때 래치된 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호를 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 2 플립플롭,
    상기 제 2 지연 데이터 스트로브 신호가 하이 레벨로 천이할 때 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 2 지연 데이터 스트로브 신호가 로우 레벨로 천이할 때 래치된 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호를 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 3 플립플롭, 및
    상기 제 1 지연 데이터 스트로브 신호가 하이 레벨로 천이할 때 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 1 지연 데이터 스트로브 신호가 로우 레벨로 천이할 때 래치된 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호를 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 4 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 신호 생성부는
    상기 제 4 쉬프팅 카스 라이트 레이턴시 신호가 하이 레벨로 천이할 때 펄스를 생성하는 펄스 발생부, 및
    상기 카스 라이트 신호가 인에이블되면 상기 데이터 스트로브 인에이블 신호를 인에이블시키고, 상기 펄스가 입력되면 상기 데이터 스트로브 인에이블 신호를 디스에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 카스 라이트 레이턴시 신호를 데이터 스트로브 신호의 한 주기보다 짧은 제 1 시간만큼 쉬프팅시키고, 쉬프팅된 신호를 상기 제 1 시간만큼 쉬프팅시키는 동작을 반복하여 쉬프팅 카스 라이트 레이턴시 신호를 생성하며, 카스 라이트 신호에 응답하여 데이터 스트로브 인에이블 신호를 인에이블시키고, 상기 쉬프팅 카스 라이트 레이턴시 신호에 응답하여 상기 데이터 스트로브 인에이블 신호를 디스에이블시키는 데이터 입력 인에이블 신호 생성부;
    상기 데이터 스트로브 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호를 래치 제어 신호로서 출력하는 래치 제어 신호 생성부; 및
    데이터를 상기 래치 제어 신호에 응답하여 래치하고, 래치된 데이터를 출력하는 데이터 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 입력 인에이블 신호 생성부는
    상기 데이터 스트로브 신호를 순차적으로 지연시켜 제 1 내지 제 4 지연 데이터 스트로브 신호를 생성하는 지연부,
    상기 제 1 내지 제 4 지연 데이터 스트로브 신호, 및 상기 카스 라이트 레이턴시 신호에 응답하여 제 1 쉬프팅 카스 라이트 레이턴시 신호, 제 2 쉬프팅 카스 라이트 레이턴시 신호, 제 3 쉬프팅 카스 라이트 레이턴시 신호, 및 제 4 쉬프팅 카스 라이트 레이턴시 신호를 생성하는 쉬프팅부, 및
    상기 카스 라이트 신호가 인에이블되면 상기 데이터 스트로브 인에이블 신호를 인에이블시키고, 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호가 인에이블되면 상기 데이터 스트로브 인에이블 신호를 디스에이블시키는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 지연부는
    상기 데이터 스트로브 신호를 지연시켜 상기 제 1 지연 데이터 스트로브 신호를 생성하는 제 1 지연부,
    상기 제 1 지연 데이터 스트로브 신호를 지연시켜 상기 제 2 지연 데이터 스트로브 신호를 생성하는 제 2 지연부,
    상기 제 2 지연 데이터 스트로브 신호를 지연시켜 상기 제 3 지연 데이터 스트로브 신호를 생성하는 제 3 지연부, 및
    상기 제 3 지연 데이터 스트로브 신호를 지연시켜 상기 제 4 지연 데이터 스트로브 신호를 생성하는 제 4 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 쉬프팅부는
    상기 제 4 지연 데이터 스트로브 신호가 하이 레벨로 천이할 때 상기 카스 라이트 레이턴시 신호를 래치하여 상기 제 4 지연 데이터 스트로브 신호가 로우 레벨로 천이할 때 래치된 상기 카스 라이트 레이턴시 신호를 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 1 플립플롭,
    상기 제 3 지연 데이터 스트로브 신호가 하이 레벨로 천이할 때 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 3 지연 데이터 스트로브 신호가 로우 레벨로 천이할 때 래치된 상기 제 1 쉬프팅 카스 라이트 레이턴시 신호를 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 2 플립플롭,
    상기 제 2 지연 데이터 스트로브 신호가 하이 레벨로 천이할 때 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 2 지연 데이터 스트로브 신호가 로우 레벨로 천이할 때 래치된 상기 제 2 쉬프팅 카스 라이트 레이턴시 신호를 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 3 플립플롭, 및
    상기 제 1 지연 데이터 스트로브 신호가 하이 레벨로 천이할 때 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호를 래치하여 상기 제 1 지연 데이터 스트로브 신호가 로우 레벨로 천이할 때 래치된 상기 제 3 쉬프팅 카스 라이트 레이턴시 신호를 상기 제 4 쉬프팅 카스 라이트 레이턴시 신호로서 출력하는 제 4 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 신호 생성부는
    상기 제 4 쉬프팅 카스 라이트 레이턴시 신호가 하이 레벨로 천이할 때 펄스를 생성하는 펄스 발생부, 및
    상기 카스 라이트 신호가 인에이블되면 상기 데이터 스트로브 인에이블 신호를 인에이블시키고, 상기 펄스가 입력되면 상기 데이터 스트로브 인에이블 신호를 디스에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020100107056A 2010-10-29 2010-10-29 반도체 메모리 장치의 KR101143487B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100107056A KR101143487B1 (ko) 2010-10-29 2010-10-29 반도체 메모리 장치의
US12/970,925 US8351282B2 (en) 2010-10-29 2010-12-16 Semiconductor memory apparatus
CN201110039650.3A CN102467963B (zh) 2010-10-29 2011-02-17 半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100107056A KR101143487B1 (ko) 2010-10-29 2010-10-29 반도체 메모리 장치의

Publications (2)

Publication Number Publication Date
KR20120045485A KR20120045485A (ko) 2012-05-09
KR101143487B1 true KR101143487B1 (ko) 2012-05-15

Family

ID=45996643

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100107056A KR101143487B1 (ko) 2010-10-29 2010-10-29 반도체 메모리 장치의

Country Status (3)

Country Link
US (1) US8351282B2 (ko)
KR (1) KR101143487B1 (ko)
CN (1) CN102467963B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9166596B2 (en) * 2012-11-27 2015-10-20 Altera Corporation Memory interface circuitry with improved timing margins
KR102010963B1 (ko) 2012-12-11 2019-08-14 에스케이하이닉스 주식회사 반도체 장치
KR102677591B1 (ko) * 2016-11-03 2024-06-24 에스케이하이닉스 주식회사 반도체장치
KR102657550B1 (ko) 2016-11-14 2024-04-16 에스케이하이닉스 주식회사 수신 회로, 이를 포함하는 반도체 장치 및 시스템
CN107886305B (zh) * 2017-11-24 2020-12-25 上海华力微电子有限公司 一种一键式激活数据收集项目的方法
KR102570959B1 (ko) * 2018-09-18 2023-08-28 에스케이하이닉스 주식회사 집적 회로
US10803915B1 (en) * 2019-09-06 2020-10-13 SK Hynix Inc. Semiconductor devices
CN114496014B (zh) * 2020-10-23 2024-08-23 美商矽成积体电路股份有限公司 内部锁存器电路及其锁存信号产生方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040023804A (ko) * 2001-06-28 2004-03-19 인텔 코오퍼레이션 스트로브 신호를 지연하기 위한 시스템 및 방법
KR20050115563A (ko) * 2004-06-04 2005-12-08 주식회사 대우일렉트로닉스 Ｄｄｒ메모리의 데이터 스트로브 신호 제어 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010564B1 (en) 1992-10-02 1995-09-19 Samsung Electronics Co Ltd Data output buffer of synchronous semiconductor memory device
KR0122099B1 (ko) * 1994-03-03 1997-11-26 김광호 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치
JPH10334659A (ja) 1997-05-29 1998-12-18 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100287188B1 (ko) 1999-04-06 2001-04-16 윤종용 데이터 처리속도 및 데이터 입출력핀의 효율을 향상시킬 수 있는 반도체 메모리장치 및 이의 독출기입 제어방법
JP2001068650A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体集積回路装置
JP2003068077A (ja) 2001-08-28 2003-03-07 Mitsubishi Electric Corp 半導体記憶装置
JP2003085999A (ja) 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体記憶装置
KR100437454B1 (ko) * 2002-07-30 2004-06-23 삼성전자주식회사 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
US7397727B2 (en) 2005-12-22 2008-07-08 Infineon Technologies Ag Write burst stop function in low power DDR sDRAM
KR100827657B1 (ko) * 2006-09-05 2008-05-07 삼성전자주식회사 반도체 메모리 장치.
KR100853468B1 (ko) * 2007-07-12 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치를 구비하는 반도체메모리소자 및그의 구동방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040023804A (ko) * 2001-06-28 2004-03-19 인텔 코오퍼레이션 스트로브 신호를 지연하기 위한 시스템 및 방법
KR20050115563A (ko) * 2004-06-04 2005-12-08 주식회사 대우일렉트로닉스 Ｄｄｒ메모리의 데이터 스트로브 신호 제어 장치

Also Published As

Publication number Publication date
US20120106274A1 (en) 2012-05-03
KR20120045485A (ko) 2012-05-09
CN102467963B (zh) 2015-04-29
US8351282B2 (en) 2013-01-08
CN102467963A (zh) 2012-05-23

Similar Documents

Publication Publication Date Title
KR101143487B1 (ko) 반도체 메모리 장치의
JP5086572B2 (ja) 遅延固定ループのクロックドライバー制御装置
US9286967B2 (en) Method for clock control in dynamic random access memory devices
US8023339B2 (en) Pipe latch circuit and semiconductor memory device using the same
JP2011125057A (ja) クロックジェネレータ
US8503256B2 (en) Column command buffer and latency circuit including the same
KR20140135371A (ko) 반도체 장치
KR100543937B1 (ko) 데이터 출력제어회로
KR101198139B1 (ko) 반도체 메모리 장치의 프리차지 신호 발생 회로
US7782093B2 (en) Integrated circuit and method of detecting a signal edge transition
KR20100095830A (ko) 글리치 프리 및 파워 세이빙 기능을 갖는 시프트 레지스터 회로
KR100753100B1 (ko) 반도체 메모리 장치의 지연고정루프
US7388417B2 (en) Output circuit of a semiconductor memory device and method of outputting data in a semiconductor memory device
JP2015012350A (ja) 半導体装置
US7936638B2 (en) Enhanced programmable pulsewidth modulating circuit for array clock generation
KR100632611B1 (ko) 반도체 메모리 장치의 명령 디코더
KR100798766B1 (ko) 클럭 제어 장치
US20100091592A1 (en) Clock buffer and a semiconductor memory apparatus using the same
KR100486199B1 (ko) 반도체메모리장치의하이임피던스제어신호발생회로
US7099228B2 (en) Semiconductor memory device
KR101094915B1 (ko) 반도체 메모리 장치의 셀프 리프레쉬 테스트 회로
KR101819134B1 (ko) 반도체 메모리 장치
WO2024016557A1 (zh) 移位寄存器电路及电子设备
KR101008991B1 (ko) 리드종료신호 생성회로 및 이를 이용한 내부클럭발생회로
WO2024073910A1 (zh) 一种延时控制电路、方法和半导体存储器

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160321

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170323

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180326

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190325

Year of fee payment: 8