CN100568386C - 能够调节数据输出驱动器的阻抗的半导体存储器件 - Google Patents

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Abstract

一种用于执行离线驱动校准控制操作以调节数据输出阻抗的半导体存储器件，其包括：用于解码地址信号以产生离线驱动默认控制信号、离线驱动操作信号及数据的解码单元；用于通过数据输入/输出垫接收数据以响应该接收到的数据产生离线驱动控制代码的数据输入单元；用于接收该离线驱动控制代码及该离线驱动操作信号以响应该接收到的OCD控制代码及该接收到的OCD操作信号产生多个阻抗调节控制信号的阻抗调节控制信号产生单元；以及用于接收该数据并响应该多个阻抗调节控制信号调节该数据输出阻抗的输出驱动器。

Description

能够调节数据输出驱动器的阻抗的半导体存储器件
技术领域
本发明有关于一种半导体存储器件；以及更具体地，有关于一种能够调节数据输出驱动器的阻抗的半导体存储器件。
背景技术
已持续地改进动态随机存取存储器(DRAM)以增加其操作速度。使内部时钟信号同步于外部时钟信号是用于提高DRAM的操作速度的方法之一。特别地，将同步于外部时钟信号而操作的DRAM称为同步动态随机存取存储器(SDRAM)。
该SDRAM在该外部时钟信号的上升沿处执行数据存取操作。亦即，该SDRAM可在该外部时钟信号的一个周期内执行一次数据存取操作。
将在该外部时钟信号的一个周期内执行一次数据存取操作的SDRAM称为单数据速率(SDR)SDRAM。
然而，需要进一步改善该SDR SDRAM，以使用于高速度系统中。因而，发展出双数据速率(DDR)SDRAM。该DDR SDRAM可在该外部时钟信号的上升沿及下降沿处执行数据存取操作。亦即，该DDR SDRAM可在该外部时钟信号的一个周期内执行两次数据存取操作。
双数据速率2(DDR2)SDRAM是该DDR SDRAM的升级版本。
为了增强该DDR2 SDRAM的操作速度，一国际电子标准机构(亦即，电子工程设计发展联合会议(Joint Electron Device EngineeringCouncil(JEDEC)))已提出了新的技术观点。离线驱动校准控制(off chipdriver(OCD)calibration contro1)是所提出的观点之一。
该OCD校准控制是指调节数据输出驱动器的阻抗，以使该数据输出驱动器可具有最佳阻抗。可藉由测量从外部装置如芯片组流至该数据输出驱动器的电流或该芯片组与该数据输出驱动器间的电压，该数据输出驱动器的最佳阻抗可以被找到。
因此，基于上述目的，该DDR2 SDRAM应被提供有可调节该数据输出驱动器的阻抗的能力。
图1是显示一芯片组与一传统DDR SDRAM间的数据接口的方块图。
图1所示的数据接口大致显示如何执行数据存取操作。
如所示，该传统DDR SDRAM从该芯片组接收多个命令信号如芯片选择杠信号/CS、写入使能杠信号/WE、时钟信号CLK及时钟杠信号/CLK。该传统DDR SDRAM亦接收多个地址信号A0至A15。此外，该传统DDR SDRAM通过多个数据输出针脚DQ0至DQ15接收或输出数据。
该传统DDR SDRAM通过数据选通输入针脚DQS接收或输出数据选通信号DQS。在执行该数据存取操作时，该数据选通信号DQS周期性地改变其逻辑电平。该传统DDR SDRAM通常使用用于对齐的该数据选通信号DQS，并且将对齐的数据传送至该DDR SDRAM的内部。
图2是显示执行JEDEC所提出的OCD校准控制操作的操作程序的流程图。该操作程序的每一步骤以从10到21的步骤号来标记。
该操作程序主要被分成两个序列，亦即，用于测量数据输出驱动器的阻抗的第一序列及用于调节该阻抗的第二序列。
该数据输出驱动器包括上拉驱动器及下拉驱动器，以及激活这些驱动器之一以输出数据。亦即，该数据输出驱动器通过该上拉驱动器输出具有逻辑高电平的数据，以及通过该下拉驱动器输出具有逻辑低电平的数据。因此，可藉由测量该上拉驱动器的阻抗或该下拉驱动器的阻抗来测量该数据输出驱动器的阻抗。在第一驱动模式DRIVE1中，该上拉驱动器的阻抗被测量，以及在第二驱动模式DRIVE0中，该下拉驱动器的阻抗被测量。
以下将参考图2来描述该OCD校准控制操作的操作顺序。
如果驱动模式由扩展模式寄存器设置(extended mode register set，EMRS)设置到该第一驱动模式DRIVE1，则如步骤10中所示通过所有数据针脚(DQ针脚)输出的数据信号及该数据选通信号DQS变成逻辑高电平，以及该数据选通杠信号/DQS变成逻辑低电平。依据在该EMRS中的值组来控制DDR SDRAM的各种操作。
这里，在该第一驱动模式DRIVE1中，当该上拉驱动器输出数据为逻辑高电平时，该数据输出驱动器的阻抗被测量。
然后，该芯片组测量该上拉驱动器的阻抗。如步骤11及15中所示，如果该上拉驱动器的所测量阻抗对于当前系统状态而言为最佳值，则该EMRS被设置为该OCD校准控制操作的终止。在步骤15之后，该OCD校准控制操作被再次执行，亦即，如步骤16中所示，该EMRS被设置为该第二驱动模式DRIVE0。
另外，如步骤11及12中所示，如果该上拉驱动器的测量阻抗对于该当前系统状态不是最佳值，该EMRS被设置为调节模式，以调节该上拉驱动器的测量阻抗。
在该调节模式中，参考步骤13及14，藉由解码脉冲串码(burst code)以增加或减少该上拉驱动器的输出阻抗，藉此调节该上拉驱动器的阻抗。这里，该脉冲串码是由该芯片组所输出并且脉冲串长度(BL)被设置为4。
在该调节模式中，藉由控制在该上拉驱动器所包含的接通的上拉MOS晶体管的数目来调节该上拉驱动器的输出阻抗。于此，该上拉MOS晶体管被并联连接，并且另外每一上拉MOS晶体管具有相同驱动强度。
之后，如步骤14所示，依据该EMRS终止该OCD校准控制操作。然后，再次执行该OCD校准控制操作，亦即，将该EMRS设置为该第一驱动模式DRIVE1，以再次测量该上拉驱动器的阻抗，如步骤10中所示。
如果该上拉驱动器的阻抗不是最佳值，则藉由相同方式，亦即，上述步骤12到14来调节该上拉驱动器的阻抗，直到该测量阻抗被认为是最佳值为止。
如果该上拉驱动器的阻抗为最佳值，驱动模式，亦即该EMRS中的一值组被设置到该第二驱动模式DRIVE0，如上面步骤16处所述。
在该第二驱动模式DRIVE0中，当该下拉驱动器输出具有逻辑低电平的数据至该芯片组时，该数据输出驱动器的阻抗被测量。
亦即，该芯片组测量该下拉驱动器的阻抗。如果该下拉驱动器的测量阻抗对于该当前系统状态而言为最佳值，该OCD校准控制操作被终止如步骤17及21所示。
另一方面，如果该下拉驱动器的测量阻抗对于该当前系统状态而言不是最佳值，则如步骤18所示该EMRS设置该调节模式，以调节该下拉驱动器的测量阻抗。然后，步骤19、20、16及17被顺序地执行，直到该下拉驱动器的测量阻抗变成最佳值为止。如果步骤17的结果为该下拉驱动器的测量阻抗成为最佳值，该OCD校准控制操作在步骤21处终止。
图3A是显示在执行该OCD校准控制操作时测量该数据输出驱动器的阻抗这一操作的时序图。
图3B是显示响应通过地址针脚A7、A8及A9所输入的3位控制信号执行该OCD校准控制操作这一操作的操作表。
参考图3A及3B，详细描述用于测量该数据输出驱动器的输出阻抗的操作。
首先，该芯片组输入该3位控制信号至DDR2 SDRAM，以使该EMRS能够将该驱动模式设置为该第一驱动模式DRIVE1及该第二驱动器模式DRIVE0中之一。
于此，如上所述将该3位控制信号输入至地址针脚A7至A9。依据该3位控制信号的OCD校准控制操作被定义于图3B所示的操作表中。
例如，如果该3位控制信号被输入为100或010，则该EMRS分别设置该驱动模式为该第一驱动模式或该第二驱动模式。之后，如果该3位控制信号被输入为001，则该EMRS设置该调节模式。此外，如果该3位控制信号被输入为111，则将该数据输出驱动器的阻抗被设置到默认阻抗值。
在该第一驱动模式DRIVE1中，该数据输出驱动器通过该上拉驱动器输出数据为逻辑高电平，以及测量该上拉驱动器的阻抗。
在该第二驱动模式DRIVE0中，该数据输出驱动器通过该下拉驱动器输出数据为逻辑低电平，以及测量该下拉驱动器的阻抗。
图3A所示的‘EMRS’指示设置该EMRS的时序，以及‘NOP’指示无操作。
图4A是显示在执行该OCD校准控制操作时调节该数据输出驱动器的阻抗这一操作的时序图。
图4B是显示依据该脉冲串码的OCD校准控制操作的操作表。
参考图4A及4B，详细描述调节该数据输出驱动器的阻抗的操作。
如果该EMRS设置该调节模式，则该芯片组通过该DQ针脚输入该4位脉冲串码至该传统DDR SDRAM。
图4B所示的操作表显示依据该4位脉冲串码的该调节模式中的操作。
如上所述，该调节模式中的操作是藉由接通/关断在该数据输出驱动器中所包含的MOS晶体管来实施。
例如，如果该脉冲串码被输入为‘1000’一次，则关断该下拉驱动器中所包含的激活的下拉MOS晶体管中之一。如果该脉冲串码输入为‘1001’，则使该上拉驱动器中所包含的激活的上拉MOS晶体管的数目增加1，以及使该下拉驱动器中所包含的激活的下拉MOS晶体管的数目减少1。
在完成该调节模式之后，亦即，该3位控制信号被输入为‘000’，该OCD校准控制操作被完成。
然而，上述OCD校准控制操作是由JEDEC新提出的观念，并且尚未开发出用于执行该OCD校准控制操作的电路。因此，对于DDR2 SDRAM而言，需要能执行该OCD校准控制操作的电子电路。
发明内容
因此，本发明的一目的在于提供一种半导体存储器件，其具有用于调节数据输出驱动器的阻抗的电路。
依据本发明的一个方面，提供一种用于执行OCD校准控制操作以调节数据输出阻抗的半导体存储器件，其包括：用于解码地址信号以产生OCD默认控制信号、OCD操作信号及数据的解码单元；用于通过数据输入/输出垫接收数据以响应该接收到的数据产生OCD控制代码的数据输入单元；用于接收该OCD控制代码及该OCD操作信号以响应该接收到的OCD控制代码及该接收到的OCD操作信号产生多个阻抗调节控制信号的阻抗调节控制信号产生单元；以及用于接收该数据并响应该多个阻抗调节控制信号调节该数据输出阻抗的输出驱动器。
附图说明
从下面较佳实施例的说明并配合所附图式可明显了解本发明的上述及其它目的以及特征。
图1是显示一芯片组与一传统DDR SDRAM间的一数据接口的方块图；
图2是显示执行JEDEC所提出的OCD校准控制操作的操作程序的流程图；
图3A是显示在执行该OCD校准控制操作时测量该数据输出驱动器的阻抗这一操作的时序图；
图3B是显示执行该OCD校准控制操作这一操作的操作表；
图4A是显示在执行该OCD校准控制操作时调节该数据输出驱动器的阻抗这一操作的时序图；
图4B是显示依据一脉冲串码的OCD校准控制操作的操作表；
图5是显示依据本发明的半导体存储器件的方块图；
图6是显示OCD控制信号输入单元的示意电路图；
图7是显示图5所示的列地址选通(CAS)信号产生器的方块图；
图8A是显示图7所示的第一CAS信号产生器的示意电路图；
图8B是显示图7所示的第二CAS信号产生器的示意电路图；
图8C是显示图7所示的第三CAS信号产生器的示意电路图。
图9是显示在传统半导体存储器件中所包含的传统CAS信号产生器的方块图；
图10是显示图9所示的传统CAS信号产生器的操作的时序图；
图11是显示图5所示的数据输入单元的方块图；
图12是显示图5所示的数据输入单元的操作的时序图；
图13是显示图7所示的CAS信号产生器的时序图；
图14是显示OCD控制逻辑单元、上拉驱动器及下拉驱动器的方块图；
图15A是显示初始高寄存器的示意电路图；
图15B是显示初始低寄存器的示意电路图；
图16是显示图5所示的OCD命令解码器的方块图；以及
图17是显示图16所示的OCD命令解码器的操作的时序图。
具体实施方式
以下，将配合所附图式详细描述依据本发明的半导体存储器件。
图5是显示依据本发明的半导体存储器件的方块图。
如所示，该同步半导体存储器件包括扩展模式寄存器设置(EMRS)解码器700、列地址选通(CAS)信号产生器200、离线驱动(Off Chip Driver，OCD)控制信号输入单元300、数据输入单元400、OCD命令解码器120、OCD控制逻辑单元110、存储芯块500、输出数据控制单元510及数据输出驱动器单元520。
该数据输入单元400在数据存取操作期间锁存及对齐通过数据输入/输出垫(pad)输入的多个数据，以及该数据输入单元400在OCD校准控制操作期间锁存及对齐通过该数据输入/输出垫输入的OCD控制代码。该数据输出驱动器520将从该存储芯块500所传送的多个数据输出至该数据输入/输出垫。
该OCD命令解码器120解码从该数据输入单元400所输出的OCD控制代码，以产生一上拉增加信号pu_inc、一上拉减少信号pu_dec、一下拉增加信号pd_inc及一下拉减少信号pd_dec。
该OCD控制逻辑单元110依据从该OCD命令解码器120所输出的上拉增加信号pu_inc、上拉减少信号pu_dec、下拉增加信号pd_inc及下拉减少信号pd_dec控制该数据输出驱动器520的阻抗。
该CAS信号产生器200在数据存取操作期间产生第一及第二CAS信号casp6_rd及casp6_wt，以将从该数据输入单元400所输出的对齐数据传送至该存储芯块500，或者在该OCD校准控制操作期间产生OCD操作信号ocdp6_adj，以控制该OCD命令解码器120。
该输出数据控制单元510将该存储芯块500所输出的数据传送至该数据输出驱动器520或者在该OCD校准控制操作期间无条件地使该数据输出驱动器520输出具有逻辑高电平及逻辑低电平之一的该多个数据。
该OCD控制信号输入单元300通过3位地址针脚add<7:9>接收OCD控制信号，以产生OCD模式进入信号ocd_adjp。该CAS信号产生器200依据该OCD模式进入信号ocd_adjp产生该OCD操作信号ocdp6_adj。
该EMRS解码器700通过该3位地址针脚add<7:9>接收该OCD控制信号，以产生OCD默认控制信号ocd_default、第一驱动模式信号ocd_drivel、第二驱动模式信号ocd_drive0、OCD退出(exit)信号ocd_exit及OCD周期信号ocd_adj，以控制该输出数据控制单元510、该OCD控制逻辑单元110及该OCD命令解码器120。
图6是显示该OCD控制信号输入单元300的示意电路图。
如所示，该OCD控制信号输入单元300包括多个反相器及一NAND门。如果通过该3位地址针脚add<7:9>输入具有‘001’值的OCD控制信号，则将该OCD模式进入信号ocd_adjp被激活为逻辑高电平，以执行该OCD校准控制操作。另一方面，在该数据存取操作期间通过该3位地址针脚add<7:9>输入具有除’001’之外的另一数字值的OCD控制信号。
图7是显示图5所示的CAS信号产生器200的方块图。
如所示，该CAS信号产生器200包括第一CAS信号产生器210、第二CAS信号产生器220及第三CAS信号产生器230。
该第一CAS信号产生器210藉由该OCD模式进入信号ocd_adjp来使能并响应时钟信号clkp4产生第一步CAS信号(first step CAS signal)caspwt。
该第二CAS信号产生器220藉由延迟该第一步CAS信号caspwt两个时钟周期以产生第二步CAS信号casp_wt。
该第三CAS信号产生器230响应该OCD周期信号ocd_adj输出该第二步CAS信号casp_wt作为该第一CAS信号casp6_wt或该OCD操作信号ocdp6_adj。
图8A是显示图7所示的第一CAS信号产生器210的示意电路图。
如所示，该第一CAS信号产生器210包括写入控制信号输入单元212，用于响应多个写入命令信号cas4b、we4b、ras4及cs4b激活第一节点ND1的输出信号；OCD模式进入信号输入单元211，用于在该OCD校准控制操作期间激活该第一节点ND1的输出信号；以及CAS信号传送单元213，用于在激活该第一节点ND1的输出信号时依据该时钟信号clkp4、附加等待时间信号(additive latency signal)AL<0:6>及CAS等待时间信号CL<0:6>输出该第一节点ND1的输出信号作为该第一步CAS信号caspwt至该第二CAS信号产生器220。
该CAS信号传送单元213包括信号传送单元213_1、第一锁存单元213_2、第一传送门213_3、第二锁存单元213_4、第一触发器移位器213_5及第二触发器移位器213_6。
当激活该第一节点ND1的输出信号时，该信号传送单元213_1响应该时钟信号clkp4传送该第一节点ND1的输出信号至第二节点ND2。该第一锁存单元213_2锁存由该信号传送单元213_1传送至该第二节点ND2的信号。
该第一传送门213_3响应该时钟信号clkp4将该第一锁存单元213_2所锁存的信号传送至该第二锁存单元213_4。然后，该第二锁存单元213_4锁存由该第一传送门213_3所传送的信号。
该第一触发器移位器213_5响应该附加等待时间信号AL<0:6>将该第二锁存单元213_4所锁存的信号传送至该第二触发器移位器213_6。该第二触发器移位器213_6响应该CAS等待时间信号CL<0:6>将从该第一触发器移位器213_5所接收的信号输出作为该第一步CAS信号caspwt。
于此，该附加等待时间是当输入一读取/写入命令信号的计时与执行该读取/写入命令信号的计时间的时间段。该CAS等待时间是执行该读取/写入命令信号的计时与响应该读取/写入命令信号输出该数据的计时之间的时间段。
同时，该第一CAS信号产生器210产生该第一步CAS信号caspwt，以可依据该第一步CAS信号caspwt产生该CAS信号casp6_wt或该OCD操作信号ocdp6_adj。特别地，在产生该第一步CAS信号caspwt以产生该OCD操作信号ocdp6_adj的情况中，该OCD模式进入信号输入单元211用于控制该第一步CAS信号caspwt。
如果该OCD模式进入信号ocd_adjp、脉冲信号mregsetp8及解码排组(bank)地址aBA<1>全部为逻辑高电平时，则该OCD模式进入信号输入单元211将该第一节点ND1设置为逻辑低电平。因此，该第一CAS信号产生器210输出该第一步CAS信号caspwt为逻辑高电平。
于此，如果通过该3位地址针脚add<7:9>输入一具有’001’逻辑值的3位控制代码，则该OCD模式进入信号ocd_adjp被激活。依据该EMRS或模式寄存器设置(MRS)的值激活该脉冲信号mregsetp8。为了该EMRS与该MRS间的区分而使用该解码排地址信号aBA<1>。在此，该MRS具有相同于该EMRS的结构；然而，藉由MRS所控制的半导体存储器件的操作不同于该EMRS的那些。
图8B是显示图7所示的第二CAS信号产生器220的示意电路图。
如所示，该第二CAS信号产生器220包括第一步CAS信号输入单元221、第三锁存单元222、第二传送门223、延迟单元224及第四锁存单元225。
该第一步CAS信号输入单元221接收该第一CAS信号产生器200所输出的第一步CAS信号caspwt。该第三锁存单元222锁存该第一步CAS信号输入单元221的输出信号，以及该第二传送门223传送该第三锁存单元222的锁存信号至该延迟单元224。该延迟单元224延迟该第二传送门223的输出信号一预定延迟时间，亦即该时钟信号clkp4的一个时钟周期。该第四锁存单元225锁存该延迟单元224的输出信号，以输出锁存信号作为该第二步CAS信号casp_wt。
图8C是显示图7所示的第三CAS信号产生器230的示意电路图。
如所示，该第三CAS信号产生器230包括第二步CAS信号输入单元231、第一信号输出单元232及第二信号输出单元233。
该第二步CAS信号输入单元231接收该第二步CAS信号casp_wt。该第一信号输出单元232接收该第二步CAS信号输入单元231的输出信号及该OCD周期信号ocd_adj，以在该OCD周期信号ocd_adj为逻辑高电平时输出该第二步CAS信号输入单元231的输出信号作为该OCD操作信号ocdp6_adj。
同样地，该第二信号输出单元233接收该第二步CAS信号输入单元231的输出信号及该OCD周期信号ocd_adj，以在该OCD周期信号ocd_adj为逻辑低电平时输出该第二步CAS信号输入单元231的输出信号作为该CAS信号casp6_wt。
亦即，在接收该第二步CAS信号casp_wt之后，该第三CAS信号产生器230依据该OCD周期信号ocd_adj输出该OCD操作信号ocdp6_adj或该CAS信号casp6_wt。依据该EMRS激活该OCD周期信号ocd_adj，以及不改变该OCD周期信号的逻辑电平，直到该EMRS被复位为止。亦即，类似于如果该EMRS被设置不会改变其值的该CAS等待时间或脉冲串长度(burst length，BL)，当该EMRS被设置时，该OCD周期信号ocd_adj保持其逻辑值。
该OCD周期信号ocd_adj是在该OCD校准控制操作期间被激活，以及如果终止该OCD校准控制操作，则使该OCD周期信号ocd_adj成为不被激活。亦即，只在实施该OCD校准控制操作时，激活该OCD周期信号ocd_adj。使该OCD周期信号ocd_adj在该数据存取操作期间不被激活。
当该OCD周期信号ocd_adj是逻辑高电平时，该第三CAS信号产生器230激活该OCD操作信号ocdp6_adj成为逻辑高脉冲，或者当该OCD周期信号ocd_adj是逻辑低电平时，该第三CAS信号产生器230激活该CAS信号casp6_wt。
图9是显示在传统半导体存储器件中所包含的CAS信号产生器的方块图。
如所示，该CAS信号产生器包括第一至第三CAS信号产生器。因为该CAS信号产生器是一般所使用且为熟习该项技艺者所熟知，所以省略该等CAS信号产生器的详细说明。
图10是显示图9所示的CAS信号产生器的操作的时序图。
如果输入写入命令信号WT，则在从该写入命令信号WT的输入时序起经过(AL+CL-1)的延迟时间之后，4位数据被顺序地输入。然后，在两个时钟周期的延迟时间之后，该4位数据被对齐，以及该对齐的4位数据被输入至一存储芯块。于此，该CAS信号casp6_wt是用于作为一参考信号，其指示将该对齐的4位数据输入至该存储芯块的时序。
此外，当输入该写入命令信号WT时，在从该写入命令信号WT的输入时序起经过(AL+CL-1)的延迟时间之后，产生该第一步CAS信号caspwt。然后，藉由延迟该第一步CAS信号caspwt两个时钟周期的延迟时间，以产生该第二步CAS信号casp_wt。藉由调节该第二步CAS信号casp_wt，以产生该CAS信号casp6_wt。
依据本发明的CAS信号产生器200具有图10所示的相同时序图。然而，该CAS信号产生器200可进一步产生用于该OCD校准控制操作的该OCD操作信号ocdp6_adj。此操作将描述于图13中。
图11是显示图5所示的数据输入单元400的方块图。如所示，该数据输入单元400包括多个用于对齐输入数据的对齐单元。每个对齐单元响应从该数据选通信号DQS所产生的第一及第二对齐控制信号dsrp4及dsfp4执行对齐操作。所述对齐数据被输出为多个单个位数据algn_dinr0、algn_dinr1、algn_dinf0及algn_dinf1。
图12是该数据输入单元400的操作的时序图。
当所述数据在该数据输入单元400中被对齐时，同时对齐该OCD控制代码。因此，当产生该CAS信号casp6_wt时，同时产生该OCD操作信号ocdp6_adj。
图13是显示图7所示的CAS信号产生器200的时序图。
如所示，该OCD操作信号ocdp6_adj产生在所述数据在该数据输入单元400中被对齐时的时序处。
如果激活该OCD模式进入信号ocd_adjp，则在(AL+CL-1)的延迟时间之后，该第一CAS信号产生器210产生该第一步CAS信号caspwt。
之后，藉由延迟该第一步CAS信号caspwt两个时钟周期的延迟时间，该第二CAS信号产生器220产生该第二步CAS信号casp_wt。然后，该第三CAS信号产生器230响应该OCD周期信号ocd_adj将该第二步CAS信号casp_wt输出为该OCD操作信号ocdp6_adj。在此，该两个时钟周期的延迟时间为用于对齐输入至该数据输入单元400的4位数据所需的时间。
如果该OCD操作信号ocdp6_adj被产生，该OCD命令解码器120解码由该数据输入单元400所对齐的OCD控制代码。结果，该OCD命令解码器120产生该上拉增加信号pu_inc、该上拉减少信号pu_dec、该下拉增加信号pd_inc及该下拉减少信号pd_dec。该OCD控制逻辑单元依据该上拉增加信号pu_inc、该上拉减少信号pu_dec、该下拉增加信号pd_inc及该下拉减少信号pd_dec控制该数据输出驱动器520的阻抗。
图14是显示该OCD控制逻辑单元110、上拉驱动器521及下拉驱动器522的方块图。于此，该上拉驱动器521及该下拉驱动器522被包含于该数据输出驱动器520中。
如所示，该OCD控制逻辑单元110包括上拉OCD控制逻辑单元112及下拉OCD控制逻辑单元114。
详而言之，该上拉OCD控制逻辑单元112包括第一至第四初始高寄存器(initial-high registers)R0到R3及第一至第四初始低寄存器(initial-low registers)R4到R7，每个分别响应该上拉增加信号pu_inc及该上拉减少信号pu_dec产生第一至第八上拉驱动器阻抗调节信号drv70u至drv140u。
同样地，该下拉OCD控制逻辑单元114包括4个初始高寄存器及4个初始低寄存器，它们响应该下拉增加信号pd_inc及该下拉减少信号pd_dec产生第一至第八下拉驱动器阻抗调节信号drv70d至drv140d。于此，该下拉OCD控制逻辑单元114的结构及操作是相同于该上拉OCD控制逻辑单元112的那些。因此，省略该下拉OCD控制逻辑单元114的详细说明。
在一初始操作中，该上拉OCD控制逻辑单元112响应该OCD默认控制信号ocd_default激活并输出该第一至第八上拉驱动器阻抗调节信号drv70u至drv140u中的预定上拉驱动器阻抗调节信号，例如该第一至第四上拉驱动器阻抗调节信号drv70u至drv100u。之后，该上拉OCD控制逻辑单元112响应该上拉增加信号pu_inc及该上拉减少信号pu_dec控制该第一至第八上拉驱动器阻抗调节信号drv70u至drv140u中的激活上拉驱动器阻抗调节信号的数量。
上电信号pwrup用作该第一至该第四初始高寄存器R0到R3及该第一至该第四初始低寄存器R4到R7的使能信号。
第一开关SW1及第二开关SW2在该第一初始高寄存器R0的输出信号与电源电压VDD间做选择，以及输出所选择信号作为该第一上拉驱动器阻抗调节信号drv70u。
至少应该激活在该第一至该第八上拉驱动器阻抗调节信号drv70u至drv140u中的第一上拉驱动器阻抗调节信号drv70u。因此，该第二开关SW2输出该电源电压VDD至该drv70u，藉此总是激活该drv70u。
图15A是显示该上拉OCD控制逻辑单元112中所包含的第一至第四初始高寄存器R0到R3中之一的示意电路图。
如所示，该第三初始高寄存器R2包括第一使能缓冲器单元151、第二使能缓冲器单元154、第一信号输入单元152、第二信号输入单元153、第一RS触发器单元155及第一信号输出单元156。
该第一信号输入单元152通过默认输入端子DF接收该处于逻辑高电平的OCD默认控制信号ocd_default，以及在缓冲该OCD默认控制信号ocd_default之后，输出该OCD默认控制信号ocd_default。该第一信号输入单元152亦对该上拉增加信号pu_inc及前一初始高寄存器即此情况中的该第二初始高寄存器R1的输出信号执行逻辑运算，然后输出该逻辑运算的结果。
该第二信号输入单元153对该上拉减少信号pu_dec的反相信号及下一初始高寄存器即此情况中的该第四初始高寄存器154的输出信号执行逻辑NOR运算，然后输出该逻辑NOR运算的结果。
该第一RS触发器单元155接收该第一及该第二信号输入单元152及153的输出信号，作为其输入信号，以及该第一RS触发器单元155是藉由该上电信号pwrup来使能。
该第一信号输出单元156是由该上电信号pwrup来使能以及缓冲该第一RS触发器单元155的输出信号，藉此将该被缓冲信号输出为该第三初始高寄存器R2的输出信号，即该第三上拉驱动器阻抗调节信号dru90u。
该第一及该第二使能缓冲器单元151及154分别用于将该上电信号pwrup传送至该第一RS触发器单元155及该第一信号输出单元156。
图15B是显示该上拉OCD控制逻辑单元112中所包含的第一至第四初始低寄存器中之一的示意电路图。
如所示，该第三初始低寄存器R6包括第三信号输入单元161、第四信号输入单元162、第二RS触发器单元163、第三使能缓冲器单元164及第二信号输出单元165。
该第三信号输入单元161对该上拉增加信号pu_inc及前一寄存器即此情况中该第二初始低寄存器R5的输出信号执行逻辑NAND运算，然后输出该逻辑NAND运算的结果。
该第四信号输入单元162通过该默认输入端子DF接收该OCD默认控制信号ocd_default，以及在缓冲该OCD默认控制信号ocd_default之后，输出该OCD默认控制信号ocd_default。该第四信号输入单元162亦对该上拉减少信号pu_dec的反相信号及下一寄存器的输出信号执行逻辑NOR运算；并且然后输出该逻辑NOR运算的结果。
该第二RS触发器单元163是由该电源信号pwrup来使能及接收该第三及该第四信号输入单元161及162的输出信号。
第二信号输出单元165是由该上电信号pwrup来使能及缓冲该第二RS触发器单元163的输出信号，藉此输出该被缓冲信号作为该第三初始低寄存器117的输出信号，即第七上拉驱动器阻抗调节信号drv130u。
图16是显示图5所示的OCD命令解码器120的方块图。
如所示，该OCD命令解码器120包括OCD锁存单元125、解码器122及OCD编码器123。
OCD锁存单元125锁存该被对齐的OCD控制代码，即该多个单个-位数据algn_dinr0、algn_dinr1、algn_dinf0及algn_dinf1。该解码器122解码该OCD锁存单元125所锁存的OCD控制代码，以产生多个OCD控制信号，以及该解码器122激活该多个OCD控制信号中之一。该OCD编码器123依据该多个OCD控制信号的被激活信号产生该上拉增加信号pu_inc、该上拉减少信号pu_dec、该下拉增加信号pd_inc及该下拉减少信号pd_dec。
图17是显示图16所示的OCD命令解码器120的操作的时序图。
以下参考图5-17来描述依据本发明的半导体存储器件的操作。
如上所述，该OCD校准控制操作已由JEDEC所提出，以增加一半导体存储器件的操作速度。
为了调节一数据输出驱动器的阻抗而执行该OCD校准控制操作，以使该数据输出驱动器能在当前系统状态中具有最佳阻抗。
为了上述目的，应首先测量该数据输出驱动器的阻抗，并且然后在该OCD校准控制操作时，调节该数据输出驱动器的阻抗，以使该数据输出驱动器能在当前系统状态中具有最佳阻抗。因此，半导体存储器件应被提供OCD控制代码输入针脚、OCD控制代码输入单元及控制单元，以藉由解码该OCD控制代码来调节该数据输出驱动器的阻抗。
然而，如图5所示，依据本发明的半导体存储器件不包括特定的OCD控制代码输入单元。取而代之，该半导体存储器件使用该数据输入单元400作为该OCD控制代码输入单元。
在该数据存取操作期间，该半导体存储器件通过该数据输入单元400接收数据及传送该被接收数据至该存储芯块500。在该OCD校准控制操作期间，OCD控制代码被输入至该数据输入单元400，以使该OCD控制代码能够被解码，以调节该数据输出驱动器520的阻抗。
特别地，该半导体存储器件使用该CAS信号产生器200以产生该OCD操作信号ocdp6_adj。因此，该CAS信号产生器200被提供有该OCD模式进入信号输入单元211。
在调节该数据输出驱动器的阻抗以获得最佳阻抗之后，该数据输出驱动器520通过数据输入/输出针脚(DQ垫)输出该数据。同时，因为该数据输出驱动器520的阻抗对于当前系统状态而言是最佳，所述数据能够被以高速度稳定地输出。
如上所述，可将该OCD校准控制操作分成两个序列，亦即用于测量该数据输出驱动器520的阻抗的第一序列及用于调节该阻抗的第二序列。
该EMRS解码器700通过该3位地址针脚add<7:9>解码该OCD控制信号，以指示该半导体存储器件是处于用于执行该OCD校准控制操作的模式。
如果输入至该3位地址针脚add<7:9>的OCD控制信号为‘100’，则该EMRS解码器700激活该第一驱动模式信号ocd_drive1。依据输入至该3位地址针脚add<7:9>的OCD控制信号的EMRS解码器700的操作被显示于图3B中。
如果该第一驱动模式ocd_drive1被激活，该上拉驱动器521输出数据为逻辑高电平。此时，由芯片组来测量该上拉驱动器521的阻抗。
之后，如果通过该3位地址针脚add<7:9>输入的OCD控制信号为‘001’，该EMRS解码器700激活该OCD周期信号ocd_adj。
如果该OCD周期信号ocd_adj被激活，4位控制代码通过该DQ垫被顺序地输入。该4位控制代码由该数据输入单元400来对齐。
然后，该OCD命令解码器120解码该被对齐的4位控制代码，以产生该上拉增加信号pu_inc、该上拉减少信号pu_dec、该下拉增加信号pd_inc及该下拉减少信号pd_dec。之后，该OCD控制逻辑单元110响应该上拉增加信号pu_inc及上拉减少信号pu_dec产生该第一至第八上拉驱动器阻抗调节信号drv70u到drv140u。
之后，依据该第一至第八上拉驱动器阻抗调节信号drv70u到drv140u来调节该上拉驱动器521的阻抗。在此，藉由控制在该上拉驱动器521中所包含的全部MOS晶体管中的接通的MOS晶体管的数量来调节该上拉驱动器的阻抗。
之后，在输出数据为高电平期间，该上拉驱动器521的阻抗被设置到所述调节的阻抗。
同时，藉由上述相同方式来执行用于调节该下拉驱动器522的阻抗的操作。
如上所述，依据本发明的半导体存储器件解码该OCD控制代码，而不需使用额外输入/输出针脚及OCD控制代码输入单元。因此，依据本发明的半导体存储器件可执行该OCD校准控制操作，最小化用于该OCD校准控制操作的附加电路的尺寸。
本申请案包含有关于2004年5月10日向韩国专利局所提交的韩国专利申请案第2004-32845号的主题，其整个内容被结合在这里以供参考。
虽然以特定实施例来描述本发明，但是熟习该项技艺者将清楚知道可在不脱离下面所附权利要求所界定的本发明的精神及范围内实施各种变化和修改。
【主要组件符号说明】
110    OCD控制逻辑单元
112    上拉OCD控制逻辑单元
114    下拉OCD控制逻辑单元
120    OCD命令解码器
122    解码器
123    OCD编码器
125    OCD锁存单元
151    第一使能缓冲器单元
152    第一信号输入单元
153    第二信号输入单元
154    第二使能缓冲器单元
155    第一RS触发器单元
156    第一信号输出单元
161    第三信号输入单元
162    第四信号输入单元
163    第二RS触发器单元
164    第三使能缓冲器单元
165    第二信号输出单元
200    列地址选通(CAS)信号产生器
210    第一CAS信号产生器
211    OCD模式进入信号输入单元
212    写入控制信号输入单元
213    CAS信号传送单元
213_1    信号传送单元
213_2    第一锁存单元
213_3    第一传送门
213_4    第二锁存单元
213_5    第一触发器移位器
213_6    第二触发器移位器
220      第二CAS信号产生器
221      第一步CAS信号输入单元
222      第三锁存单元
223      第二传送门
224      延迟单元
225      第四锁存单元
230      第三CAS信号产生器
231      第二步CAS信号输入单元
232      第一信号输出单元
233      第二信号输出单元
300      OCD控制信号输入单元
400      数据输入单元
500      存储芯块
510      输出数据控制单元
520      数据输出驱动器单元
521      上拉驱动器
522      下拉驱动器
700      扩展模式寄存器设置(EMRS)解码器
aBA<1>           解码组地址
add<7:9>         3位地址针脚
AL<0:6>          附加延迟信号
algn_dinr0       单位元数据
algn_dinr1       单位元数据
algn_dinf0       单位元数据
algn_dinf1       单位元数据
cas4b            写入命令信号
casp6_rd         第一CAS信号
casp6_wt         第二CAS信号
caspwt           第一步CAS信号
casp_wt          第二步CAS信号
CL<0:6>          CAS延迟信号
clkp4            时钟信号
cs4b             写入命令信号
DF               预设输入端
DQ               数据输出针脚
DQS              数据选通信号
/DQS             数据选通杠信号
drv70u-drv140u   上拉驱动器阻抗调节信号
dsfp4            第二对齐控制信号
dsrp4            第一对齐控制信号
mregsetp8        脉冲信号
ND1              第一节点
ocd_adj       OCD周期信号
ocd_adjp      OCD模式进入信号
ocd_default   OCD预设控制信号
ocd_drive0    第二驱动模式信号
ocd_drive1    第一驱动模式信号
ocd_exit      OCD离开信号
ocdp6_adj     OCD操作信号
pd_dec        下拉减少信号
pd_inc        下拉增加信号
pu_dec        上拉减少信号
pu_inc        上拉增加信号
pwrup         电力开启信号
R0            第一初始高寄存器
R1            第二初始高寄存器
R2            第三初始高寄存器
R3            第四初始高寄存器
R4            第一初始低寄存器
R5            第二初始低寄存器
R6            第三初始低寄存器
R7            第四初始低寄存器
ras4          写入命令信号
SW1           第一开关
SW2           第二开关
VDD           电源电压
we4b    写入命令信号
WT      写入命令信号。

Claims (17)

1.一种用于执行离线驱动(OCD)校准控制操作以调节数据输出阻抗的半导体存储器件，包括：
用于解码地址信号以产生OCD默认控制信号、OCD操作信号及数据的解码单元；
用于通过数据输入/输出垫接收数据以响应该接收到的数据产生OCD控制代码的数据输入单元；
用于接收该OCD控制代码及该OCD操作信号以响应该接收到的OCD控制代码及该接收到的OCD操作信号产生多个阻抗调节控制信号的阻抗调节控制信号产生单元；以及
用于接收该数据并响应该多个阻抗调节控制信号调节该数据输出阻抗的输出驱动器。
2.如权利要求1所述的半导体存储器件，其中所述用于解码该地址信号的解码单元包括：
扩展模式寄存器设置(EMRS)解码器，用于解码该地址信号以产生该OCD默认控制信号、第一驱动模式信号、第二驱动模式信号、OCD退出信号及OCD周期信号。
3.如权利要求2所述的半导体存储器件，其中所述用于解码该地址信号的解码单元进一步包括：
OCD控制信号输入单元，用于接收该地址信号以产生OCD模式进入信号；以及
列地址选通(CAS)信号产生器，用于响应该OCD周期信号、该OCD模式进入信号、行地址选通(RAS)信号、列地址选通(CAS)信号、写入使能信号及芯片选择信号将该OCD操作信号输出至用于接收该OCD控制代码的装置。
4.如权利要求3所述的半导体存储器件，其中该CAS信号产生器包括：
第一CAS信号产生器，其由该OCD模式进入信号使能，以产生第一步CAS信号；
第二CAS信号产生器，用于通过延迟该第一步CAS信号一预定延迟时间来产生第二步CAS信号；以及
第三CAS信号产生器，用于响应该OCD模式进入信号输出该第二步CAS信号作为该OCD操作信号。
5.如权利要求4所述的半导体存储器件，其中该第一CAS信号产生器包括：
读取/写入控制信号输入单元，用于响应多个写入命令信号激活第一节点的输出信号；
OCD信号输入单元，用于在该OCD校准控制操作期间激活该第一节点的该输出信号；以及
CAS信号传送单元，用于锁存该第一节点的该输出信号并响应时钟信号输出该第一节点的该输出信号作为该第一步CAS信号。
6.如权利要求5所述的半导体存储器件，其中该CAS信号传送单元包括：
信号传送单元，用于在该第一节点的该输出信号被激活时响应该时钟信号传送该第一节点的该信号至第二节点；
第一锁存单元，用于锁存从该信号传送单元传送至该第二节点的该输出信号并输出该第二节点的输出信号；
传送门，用于响应该时钟信号传送该第一锁存单元锁存的该第二节点的该输出信号；
第二锁存单元，用于锁存该传送门的输出信号；
第一触发器移位器，用于接收该第二锁存单元的该输出信号并响应附加的等待时间信号移位该第二锁存单元的该输出信号；以及
第二触发器移位器，用于接收该第二锁存单元的该输出信号，并响应CAS等待时间信号移位该第一触发器移位器的该输出信号，从而输出该第一步CAS信号。
7.如权利要求4所述的半导体存储器件，其中该第二CAS信号产生器包括：
信号输入单元，用于接收该第一步CAS信号；
第一锁存单元，用于锁存该信号输入单元的输出信号；
传送门，用于响应时钟信号传送该第一锁存单元的输出信号；
延迟单元，用于延迟该传送门的输出信号一个时钟周期；以及
第二锁存单元，用于锁存该延迟单元的输出信号以输出锁存信号作为该第二步CAS信号。
8.如权利要求4所述的半导体存储器件，其中该第三CAS信号产生器包括：
信号输入单元，用于接收该第二步CAS信号；
第一信号输出单元，用于接收该信号输入单元的输出信号和该OCD周期信号，并在该OCD周期信号被激活时输出该信号输入单元的该输出信号作为该OCD操作信号；以及
第二信号输出单元，用于接收该信号输入单元的输出信号和该OCD周期信号，并在该OCD周期信号被去激活时输出该信号输入单元的该输出信号作为该第二CAS信号。
9.如权利要求8所述的半导体存储器件，其中在该半导体存储器件处于OCD校准控制模式时，所述用于接收该数据的数据输入单元产生该OCD控制代码以便对齐该数据。
10.如权利要求9所述的半导体存储器件，其中所述用于接收该OCD控制代码的阻抗调节控制信号产生单元包括：
OCD命令解码器，用于解码该OCD控制代码及该OCD操作信号以便产生上拉增加信号、上拉减少信号、下拉增加信号及下拉减少信号；以及
OCD控制逻辑单元，用于基于在该OCD命令解码器中解码得到的该上拉增加信号、该上拉减少信号、该下拉增加信号、该下拉减少信号以及该OCD默认信号产生该多个阻抗调节控制信号。
11.如权利要求10所述的半导体存储器件，其中该OCD控制逻辑单元包括：
上拉OCD控制逻辑单元，用于接收该OCD默认控制信号、该上拉增加信号、该上拉减少信号及上电信号以产生多个上拉阻抗调节控制信号；以及
下拉OCD控制逻辑单元，用于接收该OCD默认控制信号、该下拉增加信号、该下拉减少信号及上电信号以产生多个下拉阻抗调节控制信号；
其中该多个阻抗调节控制信号包括该多个上拉阻抗调节控制信号及该多个下拉阻抗调节控制信号。
12.如权利要求11所述的半导体存储器件，其中该上拉OCD控制逻辑单元包括：
多个初始高寄存器及多个初始低寄存器，用于接收该OCD默认控制信号、该上拉增加信号、该上拉减少信号及上电信号，并响应该OCD默认控制信号、该上拉增加信号、该上拉减少信号及该上电信号产生该多个上拉阻抗调节控制信号。
13.如权利要求12所述的半导体存储器件，其中该多个初始高寄存器中的每个包括：
第一使能缓冲器单元及第二使能缓冲器单元，用于接收该上电信号；
第一信号输入单元，用于接收该OCD默认控制信号、该上拉增加信号及前一初始高寄存器的输出信号；
第二信号输入单元，用于接收该上拉减少信号；
RS触发器单元，用于接收该第一信号输入单元及该第二信号输入单元的输出信号；以及
信号输出单元，用于接收该RS触发器单元的输出信号，并响应该RS触发器单元的该输出信号产生所述上拉阻抗调节控制信号之一。
14.如权利要求12所述的半导体存储器件，其中该多个初始低寄存器中的每个包括：
使能缓冲器单元，用于接收该上电信号；
第一信号输入单元，用于接收该上拉增加信号及前一初始低寄存器的输出信号；
第二信号输入单元，用于接收该上拉减少信号及该OCD默认控制信号；
RS触发器单元，用于接收该第一信号输入单元及该第二信号输入单元的输出信号；以及
信号输出单元，用于接收该RS触发器单元的输出信号，并响应该RS触发器单元的该输出信号产生所述上拉阻抗调节控制信号之一。
15.如权利要求11所述的半导体存储器件，其中该上拉OCD控制逻辑单元包括：
多个初始高寄存器及多个初始低寄存器，用于接收该OCD默认控制信号、该上拉增加信号、该上拉减少信号及上电信号，并响应该OCD默认控制信号、该上拉增加信号、该上拉减少信号及上电信号产生该多个上拉阻抗调节控制信号。
16.如权利要求15所述的半导体存储器件，其中该多个初始高寄存器中的每个包括：
第一使能缓冲器单元及第二使能缓冲器单元，用于接收该上电信号；
第一信号输入单元，用于接收该OCD默认控制信号、该上拉增加信号及前一初始高寄存器的输出信号；
第二信号输入单元，用于接收该上拉减少信号；
RS触发器单元，用于接收该第一信号输入单元及该第二信号输入单元的输出信号；以及
信号输出单元，用于接收该RS触发器单元的输出信号，并响应该RS触发器单元的该输出信号产生所述上拉阻抗调节控制信号之一。
17.如权利要求15所述的半导体存储器件，其中该多个初始低寄存器中的每个包括：
使能缓冲器单元，用于接收该上电信号；
第一信号输入单元，用于接收该上拉增加信号及前一初始低寄存器的输出信号；
第二信号输入单元，用于接收该上拉减少信号及该OCD默认控制信号；
RS触发器单元，用于接收该第一信号输入单元及该第二信号输入单元的输出信号；以及
信号输出单元，用于接收该RS触发器单元的输出信号，并响应该RS触发器单元的该输出信号产生所述上拉阻抗调节控制信号之一。
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