KR100567077B1 - 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법 - Google Patents

내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법 Download PDF

Info

Publication number
KR100567077B1
KR100567077B1 KR1020050008525A KR20050008525A KR100567077B1 KR 100567077 B1 KR100567077 B1 KR 100567077B1 KR 1020050008525 A KR1020050008525 A KR 1020050008525A KR 20050008525 A KR20050008525 A KR 20050008525A KR 100567077 B1 KR100567077 B1 KR 100567077B1
Authority
KR
South Korea
Prior art keywords
signal
output
internal circuit
memory device
adjustment information
Prior art date
Application number
KR1020050008525A
Other languages
English (en)
Inventor
송호욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050008525A priority Critical patent/KR100567077B1/ko
Priority to US11/111,290 priority patent/US7184912B2/en
Priority to JP2005134882A priority patent/JP4726536B2/ja
Application granted granted Critical
Publication of KR100567077B1 publication Critical patent/KR100567077B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Dram (AREA)

Abstract

본 발명의 제 1 실시예인 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치는 상기 내부 회로의 출력신호를 동시에 수신하는 복수개의 신호 변조기와, 상기 복수개의 신호 변조기중의 하나를 선택하는 제어 신호를 출력하는 제어부를 구비하며, 상기 제어부에서 출력되는 상기 제어 신호는 OCD 조절 정보를 내포하고 있는 것을 특징으로 한다.

Description

내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치와 그 출력신호를 재조절하는 방법{Memory device with a device for re-calibrating the output of an internal circuit and the method for re-calibrating the output signal}
도 1a는 메모리 셀 구조를 설명하는 도면이다.
도 1b는 도 1a의 회로 동작을 설명하는 파형도이다.
도 2는 프로세스 스큐를 설명하는 도면이다.
도 3은 외부 시스템을 이용하여 메모리 장치의 출력 드라이버의 OCD 조절을 설명하는 도면이다.
도 4와 도 5는 OCD 조절 정보를 이용하여 메모리 장치의 내부 회로의 출력 신호를 재조절하는 방식을 설명하는 도면이다.
도 6은 OCD 조절 정보에 따라서 내부 회로의 출력신호를 재조절하는 방법을 구체적으로 설명하는 회로도이다.
본 발명은 OCD 조절 정보(Off Chip Driver calibration information)를 이용하여 메모리 장치에 사용되는 내부 제어 신호의 펄스 폭을 제어하는 장치와 그 방 법에 관한 것이다.
최근의 고집적, 고속 메모리 장치는 프로세스 변동(process variation)에 따라서 그 성능(performance)에 상당한 차이가 발생할 수 있다. 특히, 외부 시스템에 데이타를 전송하는 메모리 장치의 출력 드라이브는 프로세스 변동에 따라서 구동력에 큰 차이가 발생할 수 있다. 이 때문에, DDR2 동기식 메모리 장치부터는 OCD 조절 정보를 이용하여 메모리 장치의 출력 드라이브의 구동 능력을 조절하고 있다.
주지된 바와같이, OCD 조절이란, 프로세스 변동으로 인하여 초래된 메모리 장치의 출력 드라이버의 구동력을 외부 시스템이 체크한 후, 상기 출력 드라이버의 구동력을 조절하는 것을 말하며, OCD 조절 정보란 상기 외부 시스템이 OCD 조절로부터 획득한 메모리 장치의 프로세스 스큐(process skew) 정보를 의미한다. 여기서, 프로세스 스큐란 프로세스 변동으로 인한 각 소자 또는 회로의 특성 편차를 의미한다.
그러데, 종래의 OCD 조절 정보는 메모리 장치의 출력 드라이버의 구동력을 조절하기 위해서만 사용되었으며, 이 때문에 메모리 장치의 내부 회로들은 프로세스 변동에 따른 프로세스 스큐를 내포하고 있다는 문제점이 있었다.
이하, 도면을 참조하여 종래의 문제점을 설명하기로 한다.
도 1a는 일반적인 메모리 장치의 단위 셀과, 감지 증폭기와, 워드라인(WL)과, 비트라인(BL, /BL)과, 로컬 입출력 라인(LIO, /LIO)을 도시한다. 도 1a에서, 신호(YI)는 컬럼 제어 신호로서, 신호(YI)가 하이 레벨로 인에이블되면, 비트라인(BL, /BL)상의 데이타는 로컬 입출력 라인(LIO, /LIO)으로 전달된다. 참고로, 로컬 입출력 라인으로 전달된 데이타는 글로벌 입출력 라인과 출력 드라이버를 통하여 외부로 전달된다.
도 1b는 도 1a의 회로 동작을 설명하는 파형도이다.
도 1b에서 알 수 있듯이, 컬럼 제어 신호(YI)가 하이 레벨로 인에이블되어 있는 동안, 감지 증폭기에 의하여 증폭된 비트라인상의 데이타는 로컬 입출력 라인으로 전달 될 것이다.
그런데, 프로세스 변동이 있는 경우, 컬럼 제어 신호(YI)를 생성하는 회로에서 출력되는 컬럼 제어 신호(YI)는 도 2와 같이 다양한 프로세스 스큐를 나타낼 수 있다.
도 2에서, "20"은 컬럼 제어 신호(YI)의 프로세스 스큐가 빠른 경우를 나타내고, "21"은 컬럼 제어 신호(YI)의 프로세스 스큐가 보통인 경우를 나타내고, "22"은 컬럼 제어 신호(YI)의 프로세스 스큐가 느린 경우를 나타낸다. 여기서, 프로세스 스큐가 빠르다는 표현은 컬럼 제어 신호(YI)를 생성하는 내부 제어 신호 발생 회로의 신호 처리 속도가 빠르다는 것을 나타내고, 프로세스 스큐가 느리다는 표현은 컬럼 제어 신호(YI)를 생성하는 내부 제어 신호 발생 회로의 신호 처리 속도가 느리다는 것을 나타낸다.
일반적으로, 컬럼 제어 신호(YI)의 펄스 폭이 작은 경우, 비트라인상의 데이타가 완전하게 로컬 입출력 라인으로 전달되지 않을 수가 있고, 컬럼 제어 신호(YI)의 펄스 폭이 넓은 경우, 후속 제어 신호의 발생 시간이 지연되어 전체적 으로 데이타 처리 속도가 다운된다는 문제점이 있다. 따라서, 컬럼 제어 신호(YI)의 펄스 폭은 일정하게 유지되는 것이 바람직하다. 이는 메모리 장치의 다른 내부 회로의 경우에도 동일하게 적용될 수 있다.
이상, 도 1a, 1b와 도 2에서 알 수 있듯이, 메모리 장치의 내부 회로들은 프로세스 변동에 따른 프로세스 스큐를 내포하고 있기 때문에 안정적인 동작을 보정할 수 없다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, OCD 조절 정보를 메모리 장치의 내부 회로에 적용하는 방법과 장치를 제공한다.
본 발명은 OCD 조절 정보를 이용하여 메모리 장치의 내부 회로의 프로세스 스큐를 보정하는 방법과 장치를 제공한다.
본 발명은 프로세스 스큐와 무관하게 메모리 장치의 내부 회로에서 출력되는 펄스 신호의 폭을 일정하게 하는 방법과 장치를 제공한다.
본 발명의 제 1 실시예인 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치는 상기 내부 회로의 출력신호를 동시에 수신하는 복수개의 신호 변조기와, 상기 복수개의 신호 변조기중의 하나를 선택하는 제어 신호를 출력하는 제어부를 구비하며, 상기 제어부에서 출력되는 상기 제어 신호는 OCD 조절 정보를 내포하고 있는 것을 특징으로 한다.
제 1 실시예에서, 상기 OCD 조절 정보는 외부 시스템이 상기 메모리 장치로 부터 획득한 후, 상기 메모리 장치로 전송되어 세팅된 정보이다.
제 1 실시예에서, 상기 내부 회로의 출력신호는 펄스 신호이고, 상기 신호 변조기는 상기 펄스 신호의 펄스 폭을 조절하는 펄스 폭 변조기이다. 여기서, 상기 각 펄스 폭 변조기로부터 출력되는 신호의 펄스 폭은 상이하다.
제 1 실시예에서, 상기 OCD 조절 정보에 의하여 상기 메모리 장치의 출력 드라이버의 구동력이 제어된다.
제 2 실시예인 메모리 장치의 내부 회로의 출력신호를 재조절하는 방법은
상기 메모리 장치의 OCD 조절 정보를 획득하는 단계; 상기 OCD 조절 정보를 이용하여, 상기 내부 회로의 출력신호를 수신하는 복수개의 신호 변조기중의 하나를 선택하는 단계; 상기 신호 변조기에서 출력되는 신호를 다른 내부 회로에 전달하는 단계를 구비한다.
제 2 실시예에서, 상기 내부 회로의 출력신호는 펄스 신호이고, 상기 다른 내부 회로에 인가되는 상기 변조된 신호의 펄스 폭은 상기 내부회로에서 출력되는 상기 펄스 신호의 펄스 폭과 동일하거나 다른 것을 특징으로 한다.
(실시예)
이하, 도면을 참고하여 본 발명의 실시예를 설명한다.
도 3은 외부 시스템(300)을 이용하여 메모리 장치(310)의 출력 드라이버의 OCD 조절을 설명하는 도면이다.
OCD 조절이 진행되면, 시스템(300)은 메모리 장치(310)의 상태(프로세스 스큐)를 확인한 후, 출력 드라이버(30~36)의 구동 사이즈를 결정한다.
예컨대, OCD 측정 결과, 프로세스 스큐가 표준 상태라면(즉, 보통이라면), 메모리 장치의 출력 드라이버의 구동 능력은 표준 상태일 것이다. 따라서, 이 경우에는 활성화되는 출력 드라이버의 갯수를 최소 설계시에 설정한 표준 갯수로 정하는 것이 바람직할 것이다. 예컨대, 표준 상태에서는 출력 드라이버(30~34)만을 활성화시킬 수 있다.
다음, OCD 측정 결과, 프로세스 스큐가 빠르다면, 메모리 장치의 출력 드라이버의 구동 능력이 클 것이다. 따라서, 이 경우에는 활성화되는 출력 드라이버의 갯수를 줄여 주는 것이 바람직할 것이다. 예컨대, 출력 드라이버(31~36)는 턴오프시키고, 출력 드라이버(30)만을 턴온시켜 활성화시키거나, 출력 드라이버(32~36)는 턴오프시키고, 출력 드라이버(30, 31)을 턴온시켜 활성화시킬 수 있다. 즉, 표준 상태보다는 활성화되는 출력 드라이버의 갯수를 줄여주어야 한다.
다음, OCD 측정 결과, 프로세스 스큐가 느리다면, 메모리 장치의 출력 드라이버의 구동 능력은 낮을 것이다. 따라서, 이 경우에는 활성화되는 출력 드라이버의 갯수를 증가시켜 주는 것이 바람직할 것이다. 예컨대, 출력 드라이버(35, 36)는 턴오프시키고, 출력 드라이버(30~34)만을 턴온시켜 활성화시키거나, 출력 드라이버(36)는 턴오프시키고, 출력 드라이버(30~35)을 턴온시켜 활성화시킬 수 있다. 즉, 표준 상태보다는 활성화되는 출력 드라이버의 갯수를 증가시켜 주어야 한다.
도 4는 OCD 조절 정보를 이용하여 메모리 장치의 내부 회로의 출력 신호를 재조절하는 방식을 설명하는 도면으로, 메모리 장치의 프로세스 스큐가 느린 경우를 설명하는 도면이다. 도 4에는 시스템(400)과, 메모리 장치(410)와, 내부 회로 (42)와 신호 변조기(421, 422, 423)가 도시되어 있다. 내부 회로(420)는 메모리 장치내에서 사용되는 신호를 출력하는 내부 회로를 의미하며, 본 발명에서는 특히 펄스 신호를 발생하는 회로를 의미한다. 신호 변조기(421, 422, 423)는 내부 회로(420)의 출력신호를 수신하여 변조하는 회로로서, 본 발명에서는 특히 펄스 폭 변조기를 의미한다. 참고로, 신호 변조기(421)는 프로세스 스큐가 느린 경우 활성화되고, 신호 변조기(422)는 프로세스 스큐가 보통인 경우 활성화되고, 신호 변조기(423)는 프로세스 스큐가 빠른 경우 활성화된다.
도 4에서 알 수 있듯이, 프로세스 스큐가 느리기 때문에, 표준 상태보다 더 많은 수의 출력 드라이버(40~45)가 활성화되어 있다. "프로세스 스큐가 느리다"라고 하는 OCD 조절 정보는 메모리 장치의 내부에 저장되거나 외부 시스템(400)으로 부터 직접 인가될 수 있다. 바람직하게는 OCD 조절 정보는 메모리 장치의 래치 또는 레지스터와 같은 저장부에 저장된다.
도 4의 경우, "프로세스 스큐가 느리다"라는 OCD 조절 정보에 의하여, 신호 변조기(421)만이 활성화된다. 예컨대, 내부 회로(420)에서 출력되는 펄스 신호의 폭이 5ns라고 할 경우, 신호 변조기(421)를 통과하여 출력되는 내부 신호(YI)의 펄스 폭은 4ns이 될 수 있을 것이다.
도 5는 OCD 조절 정보를 이용하여 메모리 장치의 내부 회로의 출력 신호를 재조절하는 방식을 설명하는 도면으로, 메모리 장치의 프로세스 스큐가 빠른 경우를 설명하는 도면이다. 도 5에 도시된 시스템(500)과, 메모리 장치(510)와, 내부 회로(52)와 신호 변조기(521, 522, 523)는 도 4의 경우와 동일하다.
도 5의 경우, "프로세스 스큐가 빠르다"라는 OCD 조절 정보에 의하여, 신호 변조기(523)만이 활성화된다. 예컨대, 내부 회로(520)에서 출력되는 펄스 신호의 폭이 3ns라고 할 경우, 신호 변조기(421)를 통과하여 출력되는 내부 신호(YI)의 펄스 폭은 4ns이 될 수 있을 것이다.
도 4와 도 5에서 설명하지는 않았지만, 프로세스 스큐가 표준 상태인 경우, 도 4의 신호 변조기(422) 또는 도 5의 신호 변조기(522)가 선택될 것이다. 이 경우, 신호 변조기(422, 522)는 지연 회로로 구성되는 것이 바람직할 것이다.
이상, 도 4와 도 5에서, 프로세스 스큐에 따라서 내부 회로의 출력신호를 어떻게 변조하는 가를 구체적으로 설명하였다.
설명의 편의상, 도 4와 도 5에서는 신호 변조기가 각각 3 개씩 제공되었으나, 이들 신호 변조기를 4 개 이상 제공하여 OCD 조절 정보에 더욱 충실하게 구현할 수도 있다.
도 6은 OCD 조절 정보에 따라서 내부 회로의 출력신호를 재조절하는 방법을 구체적으로 설명하는 회로도이다.
도 6에서 알 수 있듯이, 내부 회로(620)의 출력신호는 신호 변조기(621~623)에 인가된다. 참고로, 도 6의 신호 변조기(621~623)는 펄스 폭 변조기로 구현되어 있으나, 이는 단순히 일예이며, 다른 변형이 가능하다.
동작에 있어서, OCD 조절 정보(OCD_DRV5, OCD_DRV6, OCD_DRV7, OCD_DRV8, OCD_DRV9, OCD_DRV10)에 의하여 특정 스위치(전송 게이트)가 턴온되면, 신호 변조기(621~623)를 통과한 신호중의 하나가 출력되어 내부 신호(YI)가 생성된다.
도 6에서, 출력 드라이버 회로(610)는 OCD 조절 정보에 의하여 구동되는 것을 의미하며, 구동되는 출력 드라이버의 수는 외부 시스템에 의하여 초기에 측정된 OCD 조절 정보에 의하여 결정된다.
본 발명은 OCD 조절 정보를 이용하여 메모리 장치의 내부에서 사용되는 펄스 신호의 폭을 일정하게 조절할 수 있으므로 프로세스 스큐에 따른 메모리 장치의 특성 변동을 줄일 수 있다.

Claims (7)

  1. 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치에 있어서,
    상기 내부 회로의 출력신호를 동시에 수신하는 복수개의 신호 변조기와,
    상기 복수개의 신호 변조기중의 하나를 선택하는 제어 신호를 출력하는 제어부를 구비하며,
    상기 제어부에서 출력되는 상기 제어 신호는 OCD 조절 정보를 내포하고 있는 것을 특징으로 하는 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 OCD 조절 정보는 외부 시스템이 상기 메모리 장치로부터 획득한 후, 상기 메모리 장치로 전송되어 세팅된 정보인 것을 특징으로 하는 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 내부 회로의 출력신호는 펄스 신호이고,
    상기 신호 변조기는 상기 펄스 신호의 펄스 폭을 조절하는 펄스 폭 변조기인 것을 특징으로 하는 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 각 펄스 폭 변조기로부터 출력되는 신호의 펄스 폭은 상이한 것을 특징으로 하는 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 OCD 조절 정보에 의하여 상기 메모리 장치의 출력 드라이버의 구동력이 제어되는 것을 특징으로 하는 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리 장치.
  6. 메모리 장치의 내부 회로의 출력신호를 재조절하는 방법에 있어서,
    상기 메모리 장치의 OCD 조절 정보를 획득하는 단계;
    상기 OCD 조절 정보를 이용하여, 상기 내부 회로의 출력신호를 수신하는 복수개의 신호 변조기중의 하나를 선택하는 단계;
    상기 신호 변조기에서 출력되는 신호를 다른 내부 회로에 전달하는 단계를 구비하는 메모리 장치의 내부 회로의 출력신호를 재조절하는 방법.
  7. 제 6 항에 있어서,
    상기 내부 회로의 출력신호는 펄스 신호이고,
    상기 다른 내부 회로에 인가되는 상기 변조된 신호의 펄스 폭은 상기 내부회로에서 출력되는 상기 펄스 신호의 펄스 폭과 동일하거나 다른 것을 특징으로 하는 메모리 장치의 내부 회로의 출력신호를 재조절하는 방법.
KR1020050008525A 2005-01-31 2005-01-31 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법 KR100567077B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050008525A KR100567077B1 (ko) 2005-01-31 2005-01-31 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법
US11/111,290 US7184912B2 (en) 2005-01-31 2005-04-21 Memory device with apparatus for recalibrating output signal of internal circuit and method thereof
JP2005134882A JP4726536B2 (ja) 2005-01-31 2005-05-06 内部回路の出力信号の再校正装置を有するメモリ装置及びその再校正方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050008525A KR100567077B1 (ko) 2005-01-31 2005-01-31 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법

Publications (1)

Publication Number Publication Date
KR100567077B1 true KR100567077B1 (ko) 2006-04-04

Family

ID=36757722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050008525A KR100567077B1 (ko) 2005-01-31 2005-01-31 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법

Country Status (3)

Country Link
US (1) US7184912B2 (ko)
JP (1) JP4726536B2 (ko)
KR (1) KR100567077B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682116A (en) 1994-06-07 1997-10-28 International Business Machines Corporation Off chip driver having slew rate control and differential voltage protection circuitry
US5834955A (en) 1995-12-08 1998-11-10 Siemens Aktiengesellschaft Integrated circuit with memory programmable pad driver
JP2002135102A (ja) 2000-10-25 2002-05-10 Hitachi Ltd 出力回路
KR20050022042A (ko) * 2003-08-25 2005-03-07 주식회사 하이닉스반도체 데이터 출력드라이버

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3693201B2 (ja) * 1996-08-29 2005-09-07 富士通株式会社 内部動作周波数設定可能なｄｒａｍ
KR100505645B1 (ko) * 2002-10-17 2005-08-03 삼성전자주식회사 동작주파수 정보 또는 카스 레이턴시 정보에 따라출력신호의 슬루율을 조절 할 수 있는 출력 드라이버
JP2004199817A (ja) * 2002-12-20 2004-07-15 Renesas Technology Corp 半導体記憶装置
KR100500921B1 (ko) * 2003-08-25 2005-07-14 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100613449B1 (ko) * 2004-10-07 2006-08-21 주식회사 하이닉스반도체 내부전압 공급회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682116A (en) 1994-06-07 1997-10-28 International Business Machines Corporation Off chip driver having slew rate control and differential voltage protection circuitry
US5834955A (en) 1995-12-08 1998-11-10 Siemens Aktiengesellschaft Integrated circuit with memory programmable pad driver
JP2002135102A (ja) 2000-10-25 2002-05-10 Hitachi Ltd 出力回路
KR20050022042A (ko) * 2003-08-25 2005-03-07 주식회사 하이닉스반도체 데이터 출력드라이버

Also Published As

Publication number Publication date
JP2006209932A (ja) 2006-08-10
US7184912B2 (en) 2007-02-27
US20060173643A1 (en) 2006-08-03
JP4726536B2 (ja) 2011-07-20

Similar Documents

Publication Publication Date Title
JP5123336B2 (ja) パイプラッチ回路を有するメモリ素子のデータ伝達方法
KR20030013340A (ko) 캘리브레이션 방법 및 메모리 시스템
US8732512B2 (en) Semiconductor device having DLL circuit
KR100499417B1 (ko) 디디알 에스디램에서의 링잉 현상 방지 방법 및 그 장치
KR20200043017A (ko) 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법
US20100238747A1 (en) Method and Circuit of Calibrating Data Strobe Signal in Memory Controller
US7173864B2 (en) Data latch circuit and semiconductor device using the same
KR20010076844A (ko) 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로
US7451360B2 (en) Method for monitoring an internal control signal of a memory device and apparatus therefor
US9030896B1 (en) Control circuit for bit-line sense amplifier and semiconductor memory apparatus having the same, and operating method thereof
US20090059700A1 (en) Precharge control circuit in semiconductor memory apparatus
KR100567077B1 (ko) 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법
US10529411B2 (en) Buffer circuit, semiconductor apparatus and system using the same
KR20050096349A (ko) 데이터라인의 스큐를 줄인 반도체 메모리 소자
KR100930408B1 (ko) 입력회로를 가지는 반도체 집적회로
US20120217990A1 (en) Termination control circuit and semiconductor device including the same
US9425745B2 (en) Buffer circuit capable of improving amplification performance
KR20010065203A (ko) 채널 버스 라인의 특성 열화를 방지하는 출력 드라이버 및이를 내장한 반도체 메모리 장치들을 장착하는 메모리 모듈
KR100507867B1 (ko) 데이터버스 감지증폭기를 구비한 반도체 메모리 소자
US10848162B2 (en) Semiconductor apparatus including clock generation circuit and semiconductor system using the same
US20070115732A1 (en) Input circuit for memory device
KR20020032081A (ko) 글로벌 입·출력라인 선택장치
KR100337205B1 (ko) 데이타 센스앰프 구동장치
KR20030002503A (ko) 지연 동기 루프 테스트 모드를 갖는 반도체 메모리 장치
US7656715B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120222

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee