JP2002135102A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP2002135102A JP2002135102A JP2000324907A JP2000324907A JP2002135102A JP 2002135102 A JP2002135102 A JP 2002135102A JP 2000324907 A JP2000324907 A JP 2000324907A JP 2000324907 A JP2000324907 A JP 2000324907A JP 2002135102 A JP2002135102 A JP 2002135102A
- Authority
- JP
- Japan
- Prior art keywords
- output circuit
- output
- circuit
- impedance
- slew rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 スルーレートとインピーダンスの調整を個別
に実施できるようにして、インピーダンスを適正に保ち
ながらスルーレートを高速に維持することができる出力
回路を提供する。 【解決手段】 １ショットドライブ機能付き出力ドライ
バであって、ＰＭＯＳトランジスタＴｐ１と、２個のＮ
ＭＯＳトランジスタＴｎ１，Ｔｎ２の組み合わせからな
り、出力信号ＯＵＴは、最初の１ショットパルスによる
入力信号／ＤｐでＰＭＯＳトランジスタＴｐ１を駆動す
ることによってスルーレートを決める早い立ち上がり時
間を実現させた後、入力信号Ｄ，／ＤでＮＭＯＳトラン
ジスタＴｎ１，Ｔｎ２を駆動することによってインピー
ダンスを決める出力電圧レベルを確立させることによ
り、スルーレートとインピーダンスを個別に設定する。
に実施できるようにして、インピーダンスを適正に保ち
ながらスルーレートを高速に維持することができる出力
回路を提供する。 【解決手段】 １ショットドライブ機能付き出力ドライ
バであって、ＰＭＯＳトランジスタＴｐ１と、２個のＮ
ＭＯＳトランジスタＴｎ１，Ｔｎ２の組み合わせからな
り、出力信号ＯＵＴは、最初の１ショットパルスによる
入力信号／ＤｐでＰＭＯＳトランジスタＴｐ１を駆動す
ることによってスルーレートを決める早い立ち上がり時
間を実現させた後、入力信号Ｄ，／ＤでＮＭＯＳトラン
ジスタＴｎ１，Ｔｎ２を駆動することによってインピー
ダンスを決める出力電圧レベルを確立させることによ
り、スルーレートとインピーダンスを個別に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、出力回路の技術に
関し、特にインピーダンスを考慮したスルーレートの制
御による高速動作に好適な出力回路に適用して有効な技
術に関する。
関し、特にインピーダンスを考慮したスルーレートの制
御による高速動作に好適な出力回路に適用して有効な技
術に関する。
【０００２】
【従来の技術】本発明者が検討した技術として、従来の
出力回路については、以下のような技術が考えられる。
たとえば、出力回路としては、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタからなるＣＭＯＳ型や、２個のＮ
ＭＯＳトランジスタからなるＮＭＯＳ型などが一般的に
知られている。なお、このような出力回路に関する技術
としては、たとえば１９９０年５月２５日、株式会社岩
波書店発行の「岩波情報科学事典」Ｐ３０８（ＣＭＯＳ
回路）に記載される技術などが挙げられる。
出力回路については、以下のような技術が考えられる。
たとえば、出力回路としては、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタからなるＣＭＯＳ型や、２個のＮ
ＭＯＳトランジスタからなるＮＭＯＳ型などが一般的に
知られている。なお、このような出力回路に関する技術
としては、たとえば１９９０年５月２５日、株式会社岩
波書店発行の「岩波情報科学事典」Ｐ３０８（ＣＭＯＳ
回路）に記載される技術などが挙げられる。
【０００３】
【発明が解決しようとする課題】ところで、前記のよう
な出力回路の技術について、本発明者が検討した結果、
以下のようなことが明らかとなった。図１２，図１３に
より、本発明者が検討した内容を説明する。図１２，図
１３は、本発明者が検討した、本発明の前提となるプッ
シュプル出力回路を示す回路図および出力波形図であ
る。
な出力回路の技術について、本発明者が検討した結果、
以下のようなことが明らかとなった。図１２，図１３に
より、本発明者が検討した内容を説明する。図１２，図
１３は、本発明者が検討した、本発明の前提となるプッ
シュプル出力回路を示す回路図および出力波形図であ
る。
【０００４】図１２（ａ）は、ＰＭＯＳトランジスタＴ
ｐ１０１とＮＭＯＳトランジスタＴｎ１０１からなるＣ
ＭＯＳ型出力回路であり、ＰＭＯＳトランジスタＴｐ１
０１およびＮＭＯＳトランジスタＴｎ１０１が入力信号
Ｄで共通に駆動され、接続ノードから出力信号ＯＵＴが
出力される。このＣＭＯＳ型出力回路では、図１２
（ｂ）のように出力電圧が“Ｈ”状態になってもＰＭＯ
ＳトランジスタＴｐ１０１がオフしないため、オーバー
シュートし易い構成となっている。
ｐ１０１とＮＭＯＳトランジスタＴｎ１０１からなるＣ
ＭＯＳ型出力回路であり、ＰＭＯＳトランジスタＴｐ１
０１およびＮＭＯＳトランジスタＴｎ１０１が入力信号
Ｄで共通に駆動され、接続ノードから出力信号ＯＵＴが
出力される。このＣＭＯＳ型出力回路では、図１２
（ｂ）のように出力電圧が“Ｈ”状態になってもＰＭＯ
ＳトランジスタＴｐ１０１がオフしないため、オーバー
シュートし易い構成となっている。
【０００５】図１３（ａ）は、２個のＮＭＯＳトランジ
スタＴｎ２０１，Ｔｎ２０２からなるＮＭＯＳ型出力回
路であり、ＮＭＯＳトランジスタＴｎ２０１が入力信号
Ｄで、ＮＭＯＳトランジスタＴｎ２０２が入力信号／Ｄ
でそれぞれ駆動され、接続ノードから出力信号ＯＵＴが
出力される。このＮＭＯＳ型出力回路では、スルーレー
トとインピーダンスの調整が独自に行えないため、スル
ーレートを上げながら、インピーダンスも同時に適正に
保つことができない。今後、システムバスの高速化に伴
い、多重反射を防ぐためにインピーダンスを適正に保ち
ながらスルーレートを最適に維持する必要がある。
スタＴｎ２０１，Ｔｎ２０２からなるＮＭＯＳ型出力回
路であり、ＮＭＯＳトランジスタＴｎ２０１が入力信号
Ｄで、ＮＭＯＳトランジスタＴｎ２０２が入力信号／Ｄ
でそれぞれ駆動され、接続ノードから出力信号ＯＵＴが
出力される。このＮＭＯＳ型出力回路では、スルーレー
トとインピーダンスの調整が独自に行えないため、スル
ーレートを上げながら、インピーダンスも同時に適正に
保つことができない。今後、システムバスの高速化に伴
い、多重反射を防ぐためにインピーダンスを適正に保ち
ながらスルーレートを最適に維持する必要がある。
【０００６】そこで、本発明の目的は、スルーレートと
インピーダンスの調整を個別に実施できるようにして、
インピーダンスを適正に保ちながらスルーレートを高速
に維持することができる出力回路を提供するものであ
る。
インピーダンスの調整を個別に実施できるようにして、
インピーダンスを適正に保ちながらスルーレートを高速
に維持することができる出力回路を提供するものであ
る。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明は、出力ドライバのスルーレートと
ドライバのインピーダンスの調整を１ショットのパルス
で駆動するトランジスタのサイズを使い、個別に実施で
きるようにしたり、または外部から読み書き可能なレジ
スタを使い、“Ｌ”（低電圧レベル）に駆動するドライ
バと“Ｈ”（高電圧レベル）に駆動するドライバとのス
ルーレートとインピーダンスを独立して設定可能とする
ものである。
ドライバのインピーダンスの調整を１ショットのパルス
で駆動するトランジスタのサイズを使い、個別に実施で
きるようにしたり、または外部から読み書き可能なレジ
スタを使い、“Ｌ”（低電圧レベル）に駆動するドライ
バと“Ｈ”（高電圧レベル）に駆動するドライバとのス
ルーレートとインピーダンスを独立して設定可能とする
ものである。
【００１０】すなわち、本発明の出力回路は、以下のよ
うな特徴を有するものである。
うな特徴を有するものである。
【００１１】（１）出力波形の制御のため、“Ｈ”駆動
トランジスタと“Ｌ”駆動トランジスタでそれぞれＮＭ
ＯＳトランジスタ、ＰＭＯＳトランジスタを組み合わせ
て動作させる出力回路において、最初にＰＭＯＳトラン
ジスタにて１ショットパルスで駆動した後、ＮＭＯＳト
ランジスタで出力電圧レベルを確立させるように構成し
たものである。
トランジスタと“Ｌ”駆動トランジスタでそれぞれＮＭ
ＯＳトランジスタ、ＰＭＯＳトランジスタを組み合わせ
て動作させる出力回路において、最初にＰＭＯＳトラン
ジスタにて１ショットパルスで駆動した後、ＮＭＯＳト
ランジスタで出力電圧レベルを確立させるように構成し
たものである。
【００１２】（２）１ショットパルスで出力トランジス
タを動作させ、高スルーレートを達成するように構成し
たものである。
タを動作させ、高スルーレートを達成するように構成し
たものである。
【００１３】（３）“Ｈ”駆動トランジスタと“Ｌ”駆
動トランジスタでそれぞれの複数の常時オン、パルス駆
動トランジスタを別々に駆動可能とし、所望の波形を出
力する回路構成としたものである。
動トランジスタでそれぞれの複数の常時オン、パルス駆
動トランジスタを別々に駆動可能とし、所望の波形を出
力する回路構成としたものである。
【００１４】よって、前記出力回路によれば、出力回路
のスルーレートと出力回路のインピーダンスの調整を個
別に実施できる。この結果、多重反射を防ぐためにイン
ピーダンスを適正に保ちながらスルーレートを高速に維
持することによりタイミングマージンを多く確保できる
ため、より高速動作させることができる。
のスルーレートと出力回路のインピーダンスの調整を個
別に実施できる。この結果、多重反射を防ぐためにイン
ピーダンスを適正に保ちながらスルーレートを高速に維
持することによりタイミングマージンを多く確保できる
ため、より高速動作させることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態の出力回路を示す回路図および波形図、図２は本実施
の形態の出力回路の反射制御タイミングを示す説明図、
図３は出力回路を含む駆動回路を示すブロック図、図４
は出力回路を含む駆動回路を有するメモリシステムを示
すブロック図、図５，図６は出力回路の変形例を示す回
路図、図７，図８は出力回路のレジスタ設定をプログラ
マブルとした場合を示すブロック図と説明図、図９〜図
１１は出力回路の実施回路を示す回路図と波形図であ
る。
に基づいて詳細に説明する。図１は本発明の一実施の形
態の出力回路を示す回路図および波形図、図２は本実施
の形態の出力回路の反射制御タイミングを示す説明図、
図３は出力回路を含む駆動回路を示すブロック図、図４
は出力回路を含む駆動回路を有するメモリシステムを示
すブロック図、図５，図６は出力回路の変形例を示す回
路図、図７，図８は出力回路のレジスタ設定をプログラ
マブルとした場合を示すブロック図と説明図、図９〜図
１１は出力回路の実施回路を示す回路図と波形図であ
る。
【００１６】まず、図１により、本実施の形態の出力回
路の一例の構成および動作を説明する。本実施の形態の
出力回路は、たとえば１ショットドライブ機能付き出力
ドライバとされ、図１（ａ）のように、ＰＭＯＳトラン
ジスタＴｐ１と、２個のＮＭＯＳトランジスタＴｎ１，
Ｔｎ２の組み合わせからなり、ＰＭＯＳトランジスタＴ
ｐ１、ＮＭＯＳトランジスタＴｎ１の一方が電源電位
に、ＮＭＯＳトランジスタＴｎ２の一方が接地電位にそ
れぞれ接続され、ＰＭＯＳトランジスタＴｐ１、ＮＭＯ
ＳトランジスタＴｎ１，Ｔｎ２の他方が共通に接続され
て構成されている。
路の一例の構成および動作を説明する。本実施の形態の
出力回路は、たとえば１ショットドライブ機能付き出力
ドライバとされ、図１（ａ）のように、ＰＭＯＳトラン
ジスタＴｐ１と、２個のＮＭＯＳトランジスタＴｎ１，
Ｔｎ２の組み合わせからなり、ＰＭＯＳトランジスタＴ
ｐ１、ＮＭＯＳトランジスタＴｎ１の一方が電源電位
に、ＮＭＯＳトランジスタＴｎ２の一方が接地電位にそ
れぞれ接続され、ＰＭＯＳトランジスタＴｐ１、ＮＭＯ
ＳトランジスタＴｎ１，Ｔｎ２の他方が共通に接続され
て構成されている。
【００１７】この出力回路においては、ＰＭＯＳトラン
ジスタＴｐ１が入力信号／Ｄｐで、ＮＭＯＳトランジス
タＴｎ１が入力信号Ｄで、ＮＭＯＳトランジスタＴｎ２
が入力信号／Ｄでそれぞれゲート制御され、ＰＭＯＳト
ランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１，Ｔｎ
２が共通に接続された接続ノードから出力信号ＯＵＴが
出力される。
ジスタＴｐ１が入力信号／Ｄｐで、ＮＭＯＳトランジス
タＴｎ１が入力信号Ｄで、ＮＭＯＳトランジスタＴｎ２
が入力信号／Ｄでそれぞれゲート制御され、ＰＭＯＳト
ランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１，Ｔｎ
２が共通に接続された接続ノードから出力信号ＯＵＴが
出力される。
【００１８】この出力回路において、図１（ｂ）のよう
に、ＰＭＯＳトランジスタＴｐ１は負の１ショットパル
スの入力信号／Ｄｐで駆動し、ＮＭＯＳトランジスタＴ
ｎ１は１ショットパルスのタイミングで立ち上がる正の
入力信号Ｄで駆動し、ＮＭＯＳトランジスタＴｎ２は１
ショットパルスのタイミングで立ち下がる負の入力信号
／Ｄ（Ｄの反転信号）で駆動する。これにより、出力信
号ＯＵＴは、最初の１ショットパルスによる入力信号／
Ｄｐの駆動によって早い立ち上がり時間を実現させた
後、入力信号Ｄ，／Ｄの駆動によって出力電圧レベルを
確立させる。すなわち、この出力回路では、スルーレー
トを決める早い立ち上がり時間は１ショットパルスの信
号／Ｄｐで発生させ、出力回路のインピーダンスは信号
Ｄ，／Ｄにて制御される。従って、スルーレートとイン
ピーダンスを個別に設定することが可能となる。
に、ＰＭＯＳトランジスタＴｐ１は負の１ショットパル
スの入力信号／Ｄｐで駆動し、ＮＭＯＳトランジスタＴ
ｎ１は１ショットパルスのタイミングで立ち上がる正の
入力信号Ｄで駆動し、ＮＭＯＳトランジスタＴｎ２は１
ショットパルスのタイミングで立ち下がる負の入力信号
／Ｄ（Ｄの反転信号）で駆動する。これにより、出力信
号ＯＵＴは、最初の１ショットパルスによる入力信号／
Ｄｐの駆動によって早い立ち上がり時間を実現させた
後、入力信号Ｄ，／Ｄの駆動によって出力電圧レベルを
確立させる。すなわち、この出力回路では、スルーレー
トを決める早い立ち上がり時間は１ショットパルスの信
号／Ｄｐで発生させ、出力回路のインピーダンスは信号
Ｄ，／Ｄにて制御される。従って、スルーレートとイン
ピーダンスを個別に設定することが可能となる。
【００１９】次に、図２により、本実施の形態の出力回
路の反射制御タイミングの一例を説明する。一般的に、
出力回路からの信号は伝送路上のインピーダンスが変化
する所で反射する。通常、出力回路のインピーダンスが
伝送路と合っていないと、反射して戻って来た信号が再
反射し、波形を劣化させる。これを防ぐために、本実施
の形態においては、出力回路が駆動した後、反射信号が
戻って来る前に高スルーレートを達成するために使った
１ショットパルスの信号／Ｄｐを止め、出力回路のイン
ピーダンスを伝送路のインピーダンスに合わせておく。
路の反射制御タイミングの一例を説明する。一般的に、
出力回路からの信号は伝送路上のインピーダンスが変化
する所で反射する。通常、出力回路のインピーダンスが
伝送路と合っていないと、反射して戻って来た信号が再
反射し、波形を劣化させる。これを防ぐために、本実施
の形態においては、出力回路が駆動した後、反射信号が
戻って来る前に高スルーレートを達成するために使った
１ショットパルスの信号／Ｄｐを止め、出力回路のイン
ピーダンスを伝送路のインピーダンスに合わせておく。
【００２０】すなわち、高速伝送時に問題となる反射波
を防ぐにはドライバのインピーダンスを伝送線のインピ
ーダンスおよびレシーバのインピーダンスと合わせる必
要がある。従って、たとえば後述するようなメモリバス
などで複数のＤＩＭＭが実装されるバスのインピーダン
スが低下した場合は、メモリコントローラのインピーダ
ンスを下げて反射によるノイズを低減することができ
る。高速動作では、タイミングマージンが数百ｐｓ以下
となり、入力波形のスルーレートが下がると入力回路動
作が遅くなり、セットアップ／ホールド時間などのタイ
ミングが減少する。従って、出力波形のスルーレートも
適正に維持する必要がある。
を防ぐにはドライバのインピーダンスを伝送線のインピ
ーダンスおよびレシーバのインピーダンスと合わせる必
要がある。従って、たとえば後述するようなメモリバス
などで複数のＤＩＭＭが実装されるバスのインピーダン
スが低下した場合は、メモリコントローラのインピーダ
ンスを下げて反射によるノイズを低減することができ
る。高速動作では、タイミングマージンが数百ｐｓ以下
となり、入力波形のスルーレートが下がると入力回路動
作が遅くなり、セットアップ／ホールド時間などのタイ
ミングが減少する。従って、出力波形のスルーレートも
適正に維持する必要がある。
【００２１】従来は、オンするトランジスタのサイズで
ドライバのインピーダンスとスルーレートを制御してい
たので、高スルーレート＝低インピーダンスになってし
まう。ところが今後、低電力化のために高インピーダン
スで、かつ高速動作させるには、高スルーレートでかつ
高インピーダンスのドライバが必要になる。高速動作時
にはサイクル時間が短くなるため、スルーレートで決ま
る遷移時間を最短にして有効な情報を、より長い間バス
に残したい。そこで、本実施の形態のように、１ショッ
トパルスでドライバを駆動すると、出力立ち上がり時に
パルス駆動し、高スルーレートを確保すると同時に、反
射が戻って来るときまでに高スルーレートドライバはオ
フになっており、多重反射を防ぐことができる。このと
き、高スルーレートドライバの駆動パルス幅は駆動する
バスの長さの伝送時間の２倍以内にする必要がある。
ドライバのインピーダンスとスルーレートを制御してい
たので、高スルーレート＝低インピーダンスになってし
まう。ところが今後、低電力化のために高インピーダン
スで、かつ高速動作させるには、高スルーレートでかつ
高インピーダンスのドライバが必要になる。高速動作時
にはサイクル時間が短くなるため、スルーレートで決ま
る遷移時間を最短にして有効な情報を、より長い間バス
に残したい。そこで、本実施の形態のように、１ショッ
トパルスでドライバを駆動すると、出力立ち上がり時に
パルス駆動し、高スルーレートを確保すると同時に、反
射が戻って来るときまでに高スルーレートドライバはオ
フになっており、多重反射を防ぐことができる。このと
き、高スルーレートドライバの駆動パルス幅は駆動する
バスの長さの伝送時間の２倍以内にする必要がある。
【００２２】次に、図３により、本実施の形態の出力回
路を含む駆動回路の一例の構成および動作を説明する。
駆動回路は、高速で駆動するための設定用の回路部分
と、高速で駆動するための回路部分から構成されてい
る。高速で駆動するための設定用の回路部分には、中速
系信号を受けて動作する、アドレス入力回路１、コマン
ドデコーダ２、レジスタ３、プログラマブル電源４など
が設けられている。また、高速で駆動するための回路部
分には、データラッチ回路５、出力制御論理回路６、前
述した出力回路を有する可変出力回路７などが設けられ
ている。
路を含む駆動回路の一例の構成および動作を説明する。
駆動回路は、高速で駆動するための設定用の回路部分
と、高速で駆動するための回路部分から構成されてい
る。高速で駆動するための設定用の回路部分には、中速
系信号を受けて動作する、アドレス入力回路１、コマン
ドデコーダ２、レジスタ３、プログラマブル電源４など
が設けられている。また、高速で駆動するための回路部
分には、データラッチ回路５、出力制御論理回路６、前
述した出力回路を有する可変出力回路７などが設けられ
ている。
【００２３】この駆動回路において、高速で駆動するた
めの回路部分の可変出力回路７には、データラッチ回路
５、出力制御論理回路６からの信号や、高速で駆動する
ための設定用の回路部分のレジスタ３、プログラマブル
電源４からの信号がそれぞれ入力され、高速系信号が出
力信号として出力される。
めの回路部分の可変出力回路７には、データラッチ回路
５、出力制御論理回路６からの信号や、高速で駆動する
ための設定用の回路部分のレジスタ３、プログラマブル
電源４からの信号がそれぞれ入力され、高速系信号が出
力信号として出力される。
【００２４】次に、図４により、本実施の形態の出力回
路を含む駆動回路を有するメモリシステムの一例の構成
および動作を説明する。メモリシステムは、メモリコン
トローラ１１と、このメモリコントローラ１１に接続さ
れたメモリバス上に接続される、メモリ（ＳＤＲＡＭ，
ＤＤＲ ＤＲＡＭなど）である複数のＤＩＭＭ１２
（１）〜１２（ｎ）などから構成されている。このメモ
リシステムにおいて、メモリコントローラ１１、ＤＩＭ
Ｍ１２（１）〜１２（ｎ）の出力回路部分には、前述し
た出力回路を含む駆動回路が設けられ、メモリコントロ
ーラ１１とＤＩＭＭ１２（１）〜１２（ｎ）との間で高
速動作が可能となる。
路を含む駆動回路を有するメモリシステムの一例の構成
および動作を説明する。メモリシステムは、メモリコン
トローラ１１と、このメモリコントローラ１１に接続さ
れたメモリバス上に接続される、メモリ（ＳＤＲＡＭ，
ＤＤＲ ＤＲＡＭなど）である複数のＤＩＭＭ１２
（１）〜１２（ｎ）などから構成されている。このメモ
リシステムにおいて、メモリコントローラ１１、ＤＩＭ
Ｍ１２（１）〜１２（ｎ）の出力回路部分には、前述し
た出力回路を含む駆動回路が設けられ、メモリコントロ
ーラ１１とＤＩＭＭ１２（１）〜１２（ｎ）との間で高
速動作が可能となる。
【００２５】次に、図５，図６により、本実施の形態に
おける出力回路の変形例を説明する。図５は複数１ショ
ットドライブ機能付き出力回路を示す回路図、図６はプ
ルアップ／プルダウントランジスタの同時オンによる波
形制御を行う場合の出力回路を示す回路図および波形図
である。
おける出力回路の変形例を説明する。図５は複数１ショ
ットドライブ機能付き出力回路を示す回路図、図６はプ
ルアップ／プルダウントランジスタの同時オンによる波
形制御を行う場合の出力回路を示す回路図および波形図
である。
【００２６】図５に示すように、複数１ショットドライ
ブ機能付き出力回路は、ｎ個のＰＭＯＳトランジスタＴ
ｐ１１〜Ｔｐ１ｎと、２個のＮＭＯＳトランジスタＴｎ
１１，Ｔｎ１２の組み合わせからなり、ＰＭＯＳトラン
ジスタＴｐ１１〜Ｔｐ１ｎが各入力信号／Ｄｐ１〜／Ｄ
ｐｎで、ＮＭＯＳトランジスタＴｎ１１が入力信号Ｄ
で、ＮＭＯＳトランジスタＴｎ１２が入力信号／Ｄでそ
れぞれゲート制御され、ＰＭＯＳトランジスタＴｐ１１
〜Ｔｐ１ｎ、ＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２
が共通に接続された接続ノードから出力信号ＯＵＴが出
力されるように構成されている。この出力回路では、出
力信号ＯＵＴの早い立ち上がり時間は１ショットパルス
の信号／Ｄｐ１〜／Ｄｐｎで発生させ、インピーダンス
は信号Ｄ，／Ｄにて制御されるので、きめ細かくスルー
レートとインピーダンスを個別に設定することができ
る。
ブ機能付き出力回路は、ｎ個のＰＭＯＳトランジスタＴ
ｐ１１〜Ｔｐ１ｎと、２個のＮＭＯＳトランジスタＴｎ
１１，Ｔｎ１２の組み合わせからなり、ＰＭＯＳトラン
ジスタＴｐ１１〜Ｔｐ１ｎが各入力信号／Ｄｐ１〜／Ｄ
ｐｎで、ＮＭＯＳトランジスタＴｎ１１が入力信号Ｄ
で、ＮＭＯＳトランジスタＴｎ１２が入力信号／Ｄでそ
れぞれゲート制御され、ＰＭＯＳトランジスタＴｐ１１
〜Ｔｐ１ｎ、ＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２
が共通に接続された接続ノードから出力信号ＯＵＴが出
力されるように構成されている。この出力回路では、出
力信号ＯＵＴの早い立ち上がり時間は１ショットパルス
の信号／Ｄｐ１〜／Ｄｐｎで発生させ、インピーダンス
は信号Ｄ，／Ｄにて制御されるので、きめ細かくスルー
レートとインピーダンスを個別に設定することができ
る。
【００２７】図６に示すように、プルアップ／プルダウ
ントランジスタの同時オンによる波形制御を行う場合の
出力回路は、ｎ個のＰＭＯＳトランジスタＴｐ２１〜Ｔ
ｐ２ｎと、ｎ個のＮＭＯＳトランジスタＴｎ２１〜Ｔｎ
２ｎの組み合わせからなり、ＰＭＯＳトランジスタＴｐ
２１〜Ｔｐ２ｎが各入力信号／Ｄ１〜／Ｄｎで、ＮＭＯ
ＳトランジスタＴｎ２１〜Ｔｎ２ｎが各入力信号／ＤＮ
１〜／ＤＮｎでそれぞれゲート制御され、ＰＭＯＳトラ
ンジスタＴｐ２１〜Ｔｐ２ｎ、ＮＭＯＳトランジスタＴ
ｎ２１〜Ｔｎ２ｎが共通に接続された接続ノードから出
力信号ＯＵＴが出力されるように構成されている。この
出力回路では、低インピーダンスを保ちながら、低スル
ーレートを達成することができる。
ントランジスタの同時オンによる波形制御を行う場合の
出力回路は、ｎ個のＰＭＯＳトランジスタＴｐ２１〜Ｔ
ｐ２ｎと、ｎ個のＮＭＯＳトランジスタＴｎ２１〜Ｔｎ
２ｎの組み合わせからなり、ＰＭＯＳトランジスタＴｐ
２１〜Ｔｐ２ｎが各入力信号／Ｄ１〜／Ｄｎで、ＮＭＯ
ＳトランジスタＴｎ２１〜Ｔｎ２ｎが各入力信号／ＤＮ
１〜／ＤＮｎでそれぞれゲート制御され、ＰＭＯＳトラ
ンジスタＴｐ２１〜Ｔｐ２ｎ、ＮＭＯＳトランジスタＴ
ｎ２１〜Ｔｎ２ｎが共通に接続された接続ノードから出
力信号ＯＵＴが出力されるように構成されている。この
出力回路では、低インピーダンスを保ちながら、低スル
ーレートを達成することができる。
【００２８】次に、図７，図８により、本実施の形態に
おける出力回路のレジスタ設定をプログラマブルとした
場合を説明する。図７はメモリシステムを示すブロック
図、図８はレジスタの設定フローにおける設定値を示す
説明図である。
おける出力回路のレジスタ設定をプログラマブルとした
場合を説明する。図７はメモリシステムを示すブロック
図、図８はレジスタの設定フローにおける設定値を示す
説明図である。
【００２９】メモリシステムは、図７に示すように、メ
モリコントローラ２１と、メモリ２２と、不揮発性メモ
リ２３などから構成されている。このメモリシステムに
おいて、レジスタ設定値の検出は、電源オン時に初期
設定を不揮発性メモリ２３から読み出し、メモリコン
トローラ２１からメモリ２２のレジスタ書き込み、メ
モリコントローラ２１からメモリデータ書き込み数ビッ
ト、メモリ２２から上記データ読み込み、書き込み
データと読み込みデータを比較し、差があれば（差が
なけれへ）新レジスタ値計算、に戻り、終了、
のフローに基づいて実行する。また、設定最適化のため
のシーケンスは、レジスタ設定値を初期値から特定のア
ルゴリズムを使い変化させ、パス（ＰＡＳＳ）領域の確
認をした後に、このパス領域のセンタの値となるレジス
タ設定値をメモリに設定する（図８）。
モリコントローラ２１と、メモリ２２と、不揮発性メモ
リ２３などから構成されている。このメモリシステムに
おいて、レジスタ設定値の検出は、電源オン時に初期
設定を不揮発性メモリ２３から読み出し、メモリコン
トローラ２１からメモリ２２のレジスタ書き込み、メ
モリコントローラ２１からメモリデータ書き込み数ビッ
ト、メモリ２２から上記データ読み込み、書き込み
データと読み込みデータを比較し、差があれば（差が
なけれへ）新レジスタ値計算、に戻り、終了、
のフローに基づいて実行する。また、設定最適化のため
のシーケンスは、レジスタ設定値を初期値から特定のア
ルゴリズムを使い変化させ、パス（ＰＡＳＳ）領域の確
認をした後に、このパス領域のセンタの値となるレジス
タ設定値をメモリに設定する（図８）。
【００３０】次に、図９〜図１１により、本実施の形態
の出力回路の実施回路の一例の構成および動作を説明す
る。図９は出力回路の実施回路を示す回路図、図１０，
図１１は動作波形を示す波形図である。
の出力回路の実施回路の一例の構成および動作を説明す
る。図９は出力回路の実施回路を示す回路図、図１０，
図１１は動作波形を示す波形図である。
【００３１】出力回路の実施回路は、図９に示すよう
に、前述した図１に示す構成を含む、複数のＰＭＯＳト
ランジスタと複数のＮＭＯＳトランジスタの組み合わせ
からなり、前述した図３に示したデータラッチ回路５か
らのデータＤＡＴＡ、出力制御論理回路６からのイネー
ブル信号ＥＮＢ，ＥＮ、レジスタ３からの信号ＩＭＰ０
〜ＩＭＰ８，ＳＬ０〜ＳＬ５を入力として、出力信号Ｏ
ＵＴＢが出力されるように構成されている。この出力回
路の実施回路において、データＤＡＴＡの入力に対する
各接続ノードａ〜ｇの波形、出力信号ＯＵＴＢの波形は
図１０および図１１のようになる。
に、前述した図１に示す構成を含む、複数のＰＭＯＳト
ランジスタと複数のＮＭＯＳトランジスタの組み合わせ
からなり、前述した図３に示したデータラッチ回路５か
らのデータＤＡＴＡ、出力制御論理回路６からのイネー
ブル信号ＥＮＢ，ＥＮ、レジスタ３からの信号ＩＭＰ０
〜ＩＭＰ８，ＳＬ０〜ＳＬ５を入力として、出力信号Ｏ
ＵＴＢが出力されるように構成されている。この出力回
路の実施回路において、データＤＡＴＡの入力に対する
各接続ノードａ〜ｇの波形、出力信号ＯＵＴＢの波形は
図１０および図１１のようになる。
【００３２】従って、本実施の形態の出力回路によれ
ば、ＰＭＯＳトランジスタＴｐ１と、ＮＭＯＳトランジ
スタＴｎ１，Ｔｎ２の組み合わせから構成し、最初の１
ショットパルスによる入力信号／ＤｐでＰＭＯＳトラン
ジスタＴｐ１を駆動することによって早い立ち上がり時
間を実現させた後、入力信号Ｄ，／ＤでＮＭＯＳトラン
ジスタＴｎ１，Ｔｎ２を駆動することによって出力電圧
レベルを確立させることにより、スルーレートとインピ
ーダンスの調整を個別に実施できるので、多重反射を防
ぐためにインピーダンスを適正に保ちながらスルーレー
トを高速に維持することができる。これにより、タイミ
ングマージンを多く確保できるため、より高速動作させ
ることができる。
ば、ＰＭＯＳトランジスタＴｐ１と、ＮＭＯＳトランジ
スタＴｎ１，Ｔｎ２の組み合わせから構成し、最初の１
ショットパルスによる入力信号／ＤｐでＰＭＯＳトラン
ジスタＴｐ１を駆動することによって早い立ち上がり時
間を実現させた後、入力信号Ｄ，／ＤでＮＭＯＳトラン
ジスタＴｎ１，Ｔｎ２を駆動することによって出力電圧
レベルを確立させることにより、スルーレートとインピ
ーダンスの調整を個別に実施できるので、多重反射を防
ぐためにインピーダンスを適正に保ちながらスルーレー
トを高速に維持することができる。これにより、タイミ
ングマージンを多く確保できるため、より高速動作させ
ることができる。
【００３３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３５】（１）ＮＭＯＳトランジスタ、ＰＭＯＳト
ランジスタを組み合わせて動作させる出力回路におい
て、最初にＰＭＯＳトランジスタにて１ショットパルス
で駆動した後、ＮＭＯＳトランジスタで出力電圧レベル
を確立させることで、スルーレートとインピーダンスの
調整を個別に実施できるので、多重反射を防ぐためにイ
ンピーダンスを適正に保ちながらスルーレートを高速に
維持することが可能となる。この結果、タイミングマー
ジンを多く確保できるため、より高速動作させることが
可能な出力回路を実現することができる。
ランジスタを組み合わせて動作させる出力回路におい
て、最初にＰＭＯＳトランジスタにて１ショットパルス
で駆動した後、ＮＭＯＳトランジスタで出力電圧レベル
を確立させることで、スルーレートとインピーダンスの
調整を個別に実施できるので、多重反射を防ぐためにイ
ンピーダンスを適正に保ちながらスルーレートを高速に
維持することが可能となる。この結果、タイミングマー
ジンを多く確保できるため、より高速動作させることが
可能な出力回路を実現することができる。
【図１】（ａ），（ｂ）は本発明の一実施の形態の出力
回路を示す回路図および波形図である。
回路を示す回路図および波形図である。
【図２】本発明の一実施の形態の出力回路の反射制御タ
イミングを示す説明図である。
イミングを示す説明図である。
【図３】本発明の一実施の形態の出力回路を含む駆動回
路を示すブロック図である。
路を示すブロック図である。
【図４】本発明の一実施の形態の出力回路を含む駆動回
路を有するメモリシステムを示すブロック図である。
路を有するメモリシステムを示すブロック図である。
【図５】本発明の一実施の形態の出力回路の変形例とし
て、複数１ショットドライブ機能付き出力回路を示す回
路図である。
て、複数１ショットドライブ機能付き出力回路を示す回
路図である。
【図６】（ａ），（ｂ）は本発明の一実施の形態の出力
回路の変形例として、プルアップ／プルダウントランジ
スタの同時オンによる波形制御を行う場合の出力回路を
示す回路図および波形図である。
回路の変形例として、プルアップ／プルダウントランジ
スタの同時オンによる波形制御を行う場合の出力回路を
示す回路図および波形図である。
【図７】本発明の一実施の形態の出力回路のレジスタ設
定をプログラマブルとした場合において、メモリシステ
ムを示すブロック図である。
定をプログラマブルとした場合において、メモリシステ
ムを示すブロック図である。
【図８】本発明の一実施の形態の出力回路のレジスタ設
定をプログラマブルとした場合において、レジスタの設
定フローにおける設定値を示す説明図である。
定をプログラマブルとした場合において、レジスタの設
定フローにおける設定値を示す説明図である。
【図９】本発明の一実施の形態の出力回路の実施回路を
示す回路図である。
示す回路図である。
【図１０】本発明の一実施の形態の出力回路の実施回路
の動作波形を示す波形図である。
の動作波形を示す波形図である。
【図１１】本発明の一実施の形態の出力回路の実施回路
の動作波形を示す波形図である。
の動作波形を示す波形図である。
【図１２】（ａ），（ｂ）は本発明の前提となる出力回
路を示す回路図および出力波形図である。
路を示す回路図および出力波形図である。
【図１３】（ａ），（ｂ）は本発明の前提となる他の出
力回路を示す回路図および出力波形図である。
力回路を示す回路図および出力波形図である。
１ アドレス入力回路 ２ コマンドデコーダ ３ レジスタ ４ プログラマブル電源 ５ データラッチ回路 ６ 出力制御論理回路 ７ 可変出力回路 １１ メモリコントローラ １２ ＤＩＭＭ ２１ メモリコントローラ ２２ メモリ ２３ 不揮発性メモリ Ｔｐ１，Ｔｐ１１〜Ｔｐ１ｎ，Ｔｐ２１〜Ｔｐ２ｎ，Ｔ
ｐ１０１ ＰＭＯＳトランジスタ Ｔｎ１，Ｔｎ２，Ｔｎ１１，Ｔｎ１２，Ｔｎ２１〜Ｔｎ
２ｎ，Ｔｎ１０１，Ｔｎ２０１，Ｔｎ２０２ ＮＭＯＳ
トランジスタ
ｐ１０１ ＰＭＯＳトランジスタ Ｔｎ１，Ｔｎ２，Ｔｎ１１，Ｔｎ１２，Ｔｎ２１〜Ｔｎ
２ｎ，Ｔｎ１０１，Ｔｎ２０１，Ｔｎ２０２ ＮＭＯＳ
トランジスタ
フロントページの続き (72)発明者 草場 千穂子 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B024 AA03 BA29 CA07 5B025 AD00 AE05 AE08 5J056 AA04 BB02 BB21 BB24 DD13 DD29 EE13 EE14 FF09 KK01 5K029 AA03 DD04 GG07 JJ08
Claims (1)
- 【請求項１】 第１の電圧レベルで駆動するスルーレー
ト調整用の第１のトランジスタと、第２の電圧レベルで
駆動するインピーダンス調整用の第２のトランジスタと
を有し、 前記第１のトランジスタを１ショットパルスで駆動して
スルーレートを決める早い立ち上がり時間を実現させた
後、前記第２のトランジスタを駆動してインピーダンス
を決める出力電圧レベルを確立させることを特徴とする
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000324907A JP2002135102A (ja) | 2000-10-25 | 2000-10-25 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000324907A JP2002135102A (ja) | 2000-10-25 | 2000-10-25 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002135102A true JP2002135102A (ja) | 2002-05-10 |
Family
ID=18802360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000324907A Withdrawn JP2002135102A (ja) | 2000-10-25 | 2000-10-25 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002135102A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567077B1 (ko) | 2005-01-31 | 2006-04-04 | 주식회사 하이닉스반도체 | 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법 |
| US7176729B2 (en) | 2003-04-23 | 2007-02-13 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
| KR20200071146A (ko) * | 2017-11-09 | 2020-06-18 | 마이크론 테크놀로지, 인크 | 병렬 임피던스 조정 회로부를 갖는 메모리 디바이스 및 시스템 및 이를 동작시키기 위한 방법 |
-
2000
- 2000-10-25 JP JP2000324907A patent/JP2002135102A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176729B2 (en) | 2003-04-23 | 2007-02-13 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
| US7262643B2 (en) | 2003-04-23 | 2007-08-28 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
| US7443212B2 (en) | 2003-04-23 | 2008-10-28 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
| KR100567077B1 (ko) | 2005-01-31 | 2006-04-04 | 주식회사 하이닉스반도체 | 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법 |
| KR20200071146A (ko) * | 2017-11-09 | 2020-06-18 | 마이크론 테크놀로지, 인크 | 병렬 임피던스 조정 회로부를 갖는 메모리 디바이스 및 시스템 및 이를 동작시키기 위한 방법 |
| KR102361448B1 (ko) | 2017-11-09 | 2022-02-14 | 마이크론 테크놀로지, 인크 | 병렬 임피던스 조정 회로부를 갖는 메모리 디바이스 및 시스템 및 이를 동작시키기 위한 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100702982B1 (ko) | 반도체 장치 | |
| US7092299B2 (en) | Memory devices, systems and methods using selective on-die termination | |
| US7440340B2 (en) | Output buffer of a semiconductor memory device | |
| US11709523B2 (en) | Powering clock tree circuitry using internal voltages | |
| US5767700A (en) | Pulse signal transfer unit employing post charge logic | |
| JPH0646513B2 (ja) | 半導体記憶装置のデータ読出回路 | |
| JP4860141B2 (ja) | 入力信号を検出できる入力バッファ及び半導体装置 | |
| JP2008171546A (ja) | 半導体メモリ素子及びその駆動方法 | |
| US11749323B1 (en) | Signal receiver with skew-tolerant strobe gating | |
| TW200523941A (en) | Circuit for generating data strobe signal in semiconductor device and method thereof | |
| US7280410B2 (en) | System and method for mode register control of data bus operating mode and impedance | |
| US6952370B2 (en) | Data output buffer capable of controlling data valid window in semiconductor memory devices | |
| KR20050100997A (ko) | 반도체 기억 소자에서의 슬루율 조절 장치 및 그 방법 | |
| KR20160002503A (ko) | 반도체 메모리 장치 및 그 동작방법 | |
| US8754688B2 (en) | Signal output circuit and semiconductor device including the same | |
| US7768852B2 (en) | Precharge control circuit in semiconductor memory apparatus | |
| KR20190075329A (ko) | 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치 | |
| US8014227B2 (en) | Burst length control circuit and semiconductor memory device using the same | |
| JP2002135102A (ja) | 出力回路 | |
| KR100333703B1 (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| JP2002150775A (ja) | 半導体メモリ素子及びその書き込み駆動方法 | |
| US8493803B2 (en) | Auto-precharge signal generator | |
| KR20030039179A (ko) | 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치 | |
| KR20030001964A (ko) | 데이타 출력 버퍼 | |
| JP3220857B2 (ja) | アドレス転移検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |