KR100507867B1 - 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 - Google Patents

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터버스 감지증폭기(Data Bus Sense Amplifier, 이하, "DBSA"라 함)의 스트로브신호(strobe signal)의 펄스폭 제어 기술에 관한 것이다. 본 발명은 테스트모드와 같은 특정모드에서 DBSA 스트로브신호의 펄스폭을 소프트웨어적 명령으로 변화시킬 수 있는 반도체 메모리 소자를 제공함에 그 목적이 있다. 본 발명의 일 측면에 따르면, 데이터버스의 신호를 감지증폭하여 글로벌데이터버스로 제공하기 위한 데이터버스 감지증폭수단과, 상기 감지증폭수단의 구동을 제어하기 위한 스트로브신호를 생성하되, 테스트 모드에서 상기 스트로브신호의 활성화 펄스폭을 변화시켜 생성하는 스트로브신호 발생 수단을 구비하며, 상기 스트로브신호 발생 수단은, 테스트신호, 다비트의 제어신호, 인에이블신호에 응답하여, 노말모드에서는 상기 인에이블신호를 지연시켜 출력하고, 테스트 모드에서는 상기 인에이블신호의 활성화 펄스폭을 조절하여 출력하는 인에이블신호 펄스폭 조절수단과, 뱅크 액티브신호에 응답하여 뱅크 활성화시 상기 펄스폭 조절수단의 출력신호를 상기 데이터버스 감지증폭수단에 스트로브신호로써 제공하는 수단을 구비하는 메모리소자가 제공된다.

Description

데이터버스 감지증폭기를 구비한 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE HAVING DATA BUS SENSE AMPLIFIER}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터버스 감지증폭기(Data Bus Sense Amplifier, 이하, "DBSA"라 함)의 스트로브신호(strobe signal)의 펄스폭 제어 기술에 관한 것이다.

일반적으로 DRAM 등의 메모리소자에서는 셀(Cell)에 저장된 데이터를 리드하고자 할 때, 비트라인 감지증폭기에 의해 증폭된 데이터가 데이터버스(DB)에 실리고 상기 데이터를 DBSA에 의해 증폭하여 글로벌 데이터버스(Global Data Bus)로 전송하여 리드동작을 수행하게 된다.

도1은 종래기술에 따른 DBSA 스트로브신호 발생 장치를 보여주는 회로도로서, 이를 참조하여 종래기술을 설명한다.

도1을 참조하면, 데이터버스(DB, /DB)에 실린 데이터는 DBSA(100)에 의해 증폭되어 글로벌 데이터버스(GDB)로 전송됨을 보여주고 있다.

이때 DBSA(100)의 동작은 스트로브신호(strobe)에 의해 결정되는 바, 종래의 DBSA 스트로브신호 발생 장치(110)는, 액티브신호(active)에 의해 특정 뱅크가 활성화된 후 인에이블신호(enable)가 인버터지연부(112)을 지나온 신호가 그대로 스트로브신호(strobe)가 되도록, 인버터지연부(110), 낸드게이트(N10) 및 인버터(INV10)로 구성되어 있다.

이렇게 만들어진 DBSA 스트로브신호(strobe)는 인에이블신호(enable)와 동일한 펄스폭을 갖는 신호가 되어 칩의 여러부분에 존재하는 DBSA(100)를 구동시킨다.

이때, DBSA 스트로브신호(strobe)의 펄스폭은 DBSA(100)를 구동하는 시간을 의미하는데, DBSA를 구동시키는 시간은 칩의 사용가능, 불가능 또는 전원전압의 높고 낮음에 따른 동작가능, 불가능 또는 칩의 최대 동작속도 등에 연관되어 칩 전체의 리드동작 특성에 영항을 미치는 상당히 중요한 의미를 갖는 요소이다.

다시 말하면, DBSA는 도1에 도시된 바와 같이 데이터 버스(DB, DBB)의 신호를 입력으로 하여, 두 신호의 미소한 전압차를 감지, 증폭하여 글로벌 데이터 버스(GDB)의 상태를 로우레벨 또는 하이레벨로 결정하는 역할을 하는데, 이때 DBSA를 얼마동안 동작시켜야 GDB의 상태를 변화시킬수 있는가가 상당히 중요하다.

이와 같이 중요한 DBSA의 동작시간을 결정짓는 것이 바로 DBSA 스트로브신호의 펄스폭인데, 메모리 소자의 리드 동작특성을 최적화시키기 위해서는 DBSA의 동작시간을 변화시켜가며 리드 동작특성을 테스트하여야 할 필요가 있다.

하지만, DBSA 스트로브신호를 생성하는데 사용되는 인에이블신호(enable)는 DBSA뿐만 아니라 칩의 여러곳에서 그대로 사용되어지는 관계로 DBSA 스트로브신호의 펄스 폭을 변화시키기 위해 인에이블신호(enable)의 펄스 폭을 변화시킬 수는 없다.

따라서, 종래에는 인에이블신호(enable)의 펄스 폭을 변경함이 없이 DBSA 스트로브신호의 펄스 폭만을 변경하기 위해서 금속 배선을 변경하는 방법(메탈 옵션)을 사용하였는데, 이는 물리적으로 많은 시간과 비용이 소모되고 또한, 스트로브 신호의 펄스 폭을 원하는 만큼 조절하는 것이 거의 불가능한 문제점이 있었다.

본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로, 테스트모드와 같은 특정모드에서 DBSA 스트로브신호의 펄스폭을 소프트웨어적 명령으로 변화시킬 수 있는 반도체 메모리 소자를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 데이터버스의 신호를 감지증폭하여 글로벌데이터버스로 제공하기 위한 데이터버스 감지증폭수단과, 상기 감지증폭수단의 구동을 제어하기 위한 스트로브신호를 생성하되, 테스트 모드에서 상기 스트로브신호의 활성화 펄스폭을 변화시켜 생성하는 스트로브신호 발생 수단을 구비하며, 상기 스트로브신호 발생 수단은, 테스트신호, 다비트의 제어신호, 인에이블신호에 응답하여, 노말모드에서는 상기 인에이블신호를 지연시켜 출력하고, 테스트 모드에서는 상기 인에이블신호의 활성화 펄스폭을 조절하여 출력하는 인에이블신호 펄스폭 조절수단과, 뱅크 액티브신호에 응답하여 뱅크 활성화시 상기 펄스폭 조절수단의 출력신호를 상기 데이터버스 감지증폭수단에 스트로브신호로써 제공하는 수단을 구비하는 메모리소자가 제공된다.

본 발명은 물리적인 회로의 변경없이 테스트 모드등의 특정모드에서 간단한 소프트웨어적 명령으로 인에이블신호(enable)의 펄스폭을 변경함이 없이 DBSA 스트로브 신호의 펄스폭을 변경함으로써, DBSA의 동작시간을 변화시킬 수 있는 것으로 이를 이용하면 메모리 소자의 리드 동작특성을 파악하고 최적화시키는데 소요되는 시간과 비용의 소모를 줄일 수 있다. 본 발명은 동기식 DRAM 등 모든 메모리소자에 적용 가능한 발명이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

도2는 본 발명의 DBSA 스트로브신호 발생 장치를 보여주는 블록 구성도이다.

도2에 도시된 바와 같이, 본 발명의 일실시예에 따른 DBSA 스트로브신호 발생회로(200)는 테스트신호(test)와 특정 어드레스(dec_in<0:1>를 입력받아 테스트모드에서 다양한 크기의 펄스폭 조절을 위한 제어신호(dec<0:3>)를 생성하는 디코더부(230)와, 테스트신호(test)와, 인에이블신호(enable) 및 제어신호(dec<0:3>)를 입력받아 테스트모드인에이블신호(test_en)와 펄스폭이 조절된 인에이블신호인 b신호를 생성하는 펄스발생부(220)와, 테스트모드인에이블신호(test_en)를 입력받아 소정시간 만큼 지연하여 출력하는 인버터지연부(210)와, 상기 인버터지연부(210)의 출력과 상기 펄스발생부 (220)의 출력인 b신호를 입력받는 낸드게이트(N21)와, 낸드게이트 (N21)의 출력신호(pulse)와 액티브신호(active)를 입력받는 낸드게이트(N20)와, 낸드게이트(N20)의 출력을 반전하여 DBSA(100)로 전송하는 인버터(INV20)로 실시 구성되어 있다.

도3은 펄스발생부(220)의 내부 구성을 도시한 것으로, 테스트 모드시에 입력되는 어드레스신호의 조합에 의해 인에이블신호(enable)의 지연을 조절할 수 있는 지연라인(300)를 포함하여 구성되어 있어, DBSA 스트로브신호의 펄스 폭을 소프트웨어적으로 간단하게 변경할 수 있게 한다.

도3을 참조하면, 펄스발생부(220)는 인에이블신호(enable)를 입력받아 제어신호(dec<0:3>)에 의해 일정 시간동안 지연시킨 후 출력하는 지연라인(300)와, 테스트신호(test)와 인에이블신호(enable)를 입력받아 테스트인에이블신호(test_en)를 출력하는 낸드게이트(N30)와, 인에이블신호(enable)와 지연라인(300)의 출력인 지연된 인에이블신호(enable_dly)를 입력받아 펄스폭이 조절된 인에이블신호인 b신호를 출력하는 낸드게이트(N31)로 실시구성되어 있다. 인버터(INV30)는 회로의 논리를 맞추기 위한 것이다.

도4는 도3에 도시된 상기 지연라인(300)의 내부 구성을 도시한 도면으로, 제어신호(dec<0:3>)가 4비트 신호이므로, 인에이블신호(enable)신호와 제어신호 (dec<0:3>)를 입력받아 출력하는 4개의 낸드게이트(N45, N46, N47, N48)와, 상기 4개의 낸드게이트의 출력을 각각 입력받아 지연하여 출력하는 제1지연부 내지 제4지연부(410 내지 440)로 실시 구성되어 있다. 인버터(INV40)는 논리를 맞추기 위한 것으로 최종적인 지연된 인에이블신호(enable_dly)를 출력한다.

제1지연부(410)는 낸드게이트(N45)의 출력과 전원전압을 입력받아 인버터 (INV41)로 출력하는 낸드게이트(N41)와, 상기 낸드게이트(N41)의 출력을 입력받아 반전하여 다음단의 제2 지연부(420)로 출력하는 인버터(INV41)로 구성되어 있는데 마찬가지로 제2 내지 제4지연부도 동일한 구성을 갖고 있다.

도5는 도4에 도시된 지연라인(300)의 제어신호(dec<0:3>)를 생성하는 디코더부의 구성을 도시한 도면이다. 테스트신호(test)와 특정 어드레스(dec_in<0:1>를 입력받아 테스트모드에서 다양한 크기의 펄스폭 조절을 위한 제어신호(dec<0:3>)를 생성하게끔 구성되어 있다.

도5를 참조하여 디코더부의 동작을 설명하면 다음과 같다. 정상적으로 동작하는 노말모드인 경우에는 테스트신호(test)가 로우 레벨이고 테스트 모드인 경우에는 테스트신호(test)가 하이레벨이 된다. 또한, 테스트 모드인 경우에는 디코더로 입력되는 어드레스 신호인 dec_in<0:1>신호의 조합에 의해 지연라인을 제어하는 신호인 dec<0:3>신호를 출력한다.

도5에 도시된 바와 같이 테스트신호(test)가 로우레벨인 경우에는, 즉 노말모드인 경우에는 디코더부의 출력신호 dec<0>, dec<1>, dec<2>, dec<3> 모두 로우레벨이 되고 테스트신호(test)가 하이레벨인 경우에는, 즉 테스트 모드인 경우에는 디코더로 입력되는 dec_in<0:1>신호의 조합에 의해 dec<0>, dec<1>, dec<2>, dec<3> 중 어느 하나의 신호만이 하이레벨이 되고 나머지 3개의 신호는 로우레벨이 된다. 하이레벨로 변화된 dec<x>신호는 테스트 모드가 끝나서 테스트신호(test)가 로우레벨이 될 때까지 하이레벨을 유지한다.

이와 같이 정상 모드와 테스트 모드일때 상이한 값을 갖는 dec<0:3>신호를 입력받아 동작하는 지연라인의 동작을 도5와 도7을 참조하여 설명한다. 도7은 도4에 도시된 지연라인의 동작 타이밍도 이다.

먼저, 노말모드인 경우에는 테스트신호(test)가 로우레벨일 것이고 따라서 디코더부의 출력인 dec<0>, dec<1>, dec<2>, dec<3> 는 모두 로우레벨이 됨은 전술한 바와 같다. 이와 같이 제어신호 4개가 모두 로우레벨인 경우에는 지연라인(300)의 출력신호 (enable_dly)은 로우레벨이 된다.

또한, 테스트 모드인 경우에는 테스트신호(test)가 하이레벨일 것이고 디코더부의 출력신호인 dec<0:3>는 4개중에서 1개만이 하이레벨이고 나머지는 로우레벨이 된다.

그중에서 dec<0>만이 하이레벨이고 인에이블신호(enable)가 로우레벨에서 하이레벨로 바뀌는 경우를 가정하면 낸드게이트(N45)는 인에이블신호(enable)를 입력받아 반전된 인에이블신호(enable)를 제1 지연부(410)로 출력하고 나머지 세개의 낸드게이트(N46, N47, N48)는 하이레벨을 제2 내지 제4 지연부(420 내지 440)로 출력한다.

이 경우 제2 내지 제4 지연부를 구성하는 낸드게이트(N42, N43, N44)는 하나의 입력을 하이레벨로 입력받기 때문에 다른 하나의 입력에 대하여는 마치 인버터와 같이 동작하여 제1 지연부(410)의 출력인 반전인에이블신호(/enable)를 지연하여 출력하고 최종적으로 인버터(INV40)을 거쳐 신호 enable_dly를 생성한다.

전술한 바와 같이 dec<0>신호 만이 하이레벨인 경우에, 지연라인(N31)의 출력신호 enable_dly는 제2 내지 제4지연부를 거쳐서 생성된 신호이기 때문에 지연시간이 크다.

dec<1> 신호만이 하이레벨이고 나머지 dec<0>, dec<2>, dec<3> 신호는 로우레벨인 경우의 동작을 살펴보면 다음과 같다.

낸드게이트(N46)의 출력신호는 /enable이고 나머지 3개의 낸드게이트(N45, N47, N48)의 출력은 하이레벨이 된다. 따라서 제2 지연부의 출력신호인 /enable신호는 제3 지연부와 제4 지연부를 거치게 되고 최종적으로 인버터(INV40)를 거쳐 신호 enable_dly를 생성한다.

dec<1>신호가 하이레벨인 경우에는 dec<0>신호가 하이레벨인 경우와 비교할때, 지연부를 1개 적게 거쳐 신호 enable_dly를 생성하게 되므로 신호 enable_dly는 dec<0>신호가 하이레벨인 경우에 비하여 덜 지연된 신호가 된다.

이와 같은 지연라인(300)의 동작은 도7의 동작 타이밍도에 명확히 도시되어 있다. dec<0>신호가 하이레벨인 경우에는 도7에 도시된 바와 같이 제1 내지 제4 지연부를 모두 거치게 되므로 지연시간이 큰 신호 enable_dly가 생성되며 이와 반대로 dec<3>신호가 하이레벨인 경우에는 제4 지연부만 거쳐서 신호 enable_dly가 생성되므로 지연시간이 가장 작은 신호 enable_dly를 얻을 수 있다.

다음으로 도3에 도시된 펄스발생부(220)의 동작에 대해 설명한다. 도6은 테스트 모드일때 도3에 도시된 펄스 발생부의 동작타이밍을 도시한 도면으로 이를 참조하여 설명한다.

정상모드 또는 테스트 모드를 결정하는 테스트신호(test)가 로우레벨인 경우에는 즉, 정상모드인 경우에는 전술한 바와 같이 지연라인(300)의 출력신호 enable_dly는 로우레벨이 되고 따라서 낸드게이트(N31)의 출력신호인 b신호는 하이레벨이 된다. 또한, 낸드게이트(N30)의 출력신호인 test_en는 정상모드일 경우에는 신호 /enable가 된다.

테스트 모드 즉, 테스트신호(test)가 하이레벨인 경우에는 테스트인에이블신호(test_en)는 하이레벨이 되며 지연라인(300)의 출력신호인 enable_dly는 도6에 도시된 바와 같이 인에이블신호 enable가 소정의 시간만큼 지연된 신호이다. 따라서 낸드게이트(N31)의 출력인 b신호는 도6에 도시된 바와 같이 인에이블신호 enable가 지연, 반전되고 지연된 시간만큼 펄스 폭이 줄어든 형태의 신호가 된다.

전술한 바와 같이 dec<0:3>신호에 의해 서로 다른 지연을 갖는 신호 enable_dly를 생성할 수 있으므로 펄스생성부의 출력인 b신호의 펄스폭을 조절할 수 있게 된다.

도8은 도2에 도시된 DBSA 스트로브신호 발생 장치의 상세 구성을 도시한 도면으로 앞서 설명한 내용과 도9에 도시된 동작 타이밍도을 토대로 본 발명의 일실시예에 의한 DBSA 스트로브신호 발생장치의 동작을 설명한다.

노멀모드일때 도8에 도시된 회로의 동작을 살펴보면 다음과 같다.

메모리 소자의 리드(read) 동작시에 읽고자 하는 메모리 어레이 부분(뱅크)의 액티브신호 active는 하이레벨이 되며, 노멀모드이므로 테스트신호 test는 로우레벨이 되어 제어신호 dec<0:3>는 모두 로우레벨이 된다.

따라서, 지연라인(300)의 출력신호 enable_dly는 로우레벨을 유지하게 되므로 로우레벨인 상기 enable_dly와 enable가 낸딩된 결과인 b신호는 하이레벨이 된다.

또한 액티브신호 active는 하이레벨이고 테스트신호 test는 로우레벨이므로 인버터지연부(210)의 출력신호는 인에이블신호 enable와 동일한 펄스폭과 반전된 위상을 갖으며 인버터지연부(210)에 의해 소정시간 지연된 신호가 된다.

도9에 도시된 바와 같은 인버터지연부(210)의 출력신호와 b신호가 낸드게이트(N91)에서 낸딩된 결과인 신호 pulse는 인에이블신호 enable와 동일한 위상과 동일한 펄스 폭을 갖으며 소정시간동안 지연된 신호이다.

따라서, 노멀모드인 경우에는 종래기술과 동일하게 지연된 enable신호를 이용하여 DBSA 스트로브신호 strobe를 생성한다.

다음으로 테스트모드일때 도8에 도시된 회로의 동작을 살펴보면 다음과 같다.

마찬가지로 메모리 소자의 리드(read) 동작시에 읽고자 하는 메모리 어레이 부분(뱅크)의 액티브신호 active는 하이레벨이 되며, 테스트모드 이므로 테스트신호 test는 하이레벨이 되어 제어신호 dec<0:3>신호 중 어느 하나의 신호는 하이레벨이 되며 나머지 3개의 제어신호는 모두 로우레벨이 된다.

dec<0:3>신호에 따라 지연라인(300)의 출력신호 enable_dly는 각기 다른 지연시간을 갖는 지연된 enable신호가 된다. 따라서 이와 같은 enable_dly와 enable가 낸딩된 결과인 펄스발생부(220)의 출력인 b신호는 도9에 도시된 바와 같이 인에이블 enable가 지연, 반전되고 지연된 시간만큼 펄스 폭이 줄어든 형태의 신호가 된다.

한편, 액티브신호 active가 하이레벨이고 테스트신호 test가 하이레벨이므로 인버터지연부(210)의 출력신호는 인에이블신호 enable의 위상에 관계없이 하이레벨이 된다.

따라서, 이와 같은 인버터지연부(210)의 출력신호와 b신호가 낸딩된 결과인 신호 pulse는 도9에 도시된 바와 같은 형태를 갖게 된다. 즉, 신호 pulse는 인에이블신호 enable가 지연된 신호이긴 하지만 인에이블신호 enable와 신호 enable_dly의 지연시간 차이 만큼 그 펄스 폭이 줄어든 신호가 된다.

결론적으로 본 발명을 적용하게 되면 DBSA의 동작특성을 테스트 할 경우에 간단한 어드레스의 조합만으로 인에이블신호 enable의 펄스폭을 조절할 수 있어 물리적인 배선의 변화 없이도 다양한 펄스 폭을 갖는 DBSA 스트로브신호를 생성할 수 있게 된다.

도2에 도시된 본 발명의 실시예는 통상 다수의 뱅크로 구성되어 뱅크별로 구동하는 메모리 소자에서의 실시를 보여주고자 한 것으로, 단순한 메모리소자의 경우는 뱅크 액티브신호 active가 필요없기 때문에 도2에서 낸드게이트(N20) 및 인버터(INV20)은 필요없을 것이며, 또한 간단히 두 개의 펄스폭 변화만을 사용하고자 한다면 외부에서 입력되는 어드레스신호(dec_in)를 그대로 펄스발생부(220)에 입력으로 사용할 수 있다. 즉 디코더(230)는 필요없게 된다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

본 발명을 메모리 소자의 테스트시에 적용하게 되면 간단한 명령입력으로 DBSA의 동작시간을 원하는 대로 변화시킬 수 있기 때문에 메모리 소자의 동작특성을 파악하는데 소모되던 시간과 비용을 절약할 수 있는 효과가 있으며 메모리 소자의 동작특성을 최적화시킬수 있는 효과가 있다.

도1은 종래기술에 따른 DBSA 스트로브신호 발생 장치를 보여주는 회로도,

도2는 본 발명의 DBSA 스트로브신호 발생 장치를 보여주는 블록 구성도,

도3은 도2의 펄스발생부에 대한 세부 구성 회로도,

도4는 도3의 지연라인의 회로도,

도5는 도2의 디코더부의 구성을 보인 회로도,

도6는 펄스발생부의 동작 타이밍도,

도7은 지연라인의 동작 타이밍도,

도8은 본 발명의 일실시예에 따른 DBSA 스트로브신호 발생 장치를 전체적으로 도시한 회로도,

도9는 도8에 도시된 DBSA 스트로브신호 발생 장치의 동작 타이밍도.

*도면의 주요부분에 대한 부호의 설명

100 : 데이터버스 센스앰프 200 : DBSA 스트로브신호 발생회로

220 : 펄스발생부 230 : 디코더부

300 : 지연라인 210 : 인버터지연부

Claims (8)

1. 삭제
2. 데이터버스의 신호를 감지증폭하여 글로벌데이터버스로 제공하기 위한 데이터버스 감지증폭수단과,

   상기 감지증폭수단의 구동을 제어하기 위한 스트로브신호를 생성하되, 테스트 모드에서 상기 스트로브신호의 활성화 펄스폭을 변화시켜 생성하는 스트로브신호 발생 수단을 구비하며,

   상기 스트로브신호 발생 수단은,

   테스트신호, 다비트의 제어신호, 인에이블신호에 응답하여, 노말모드에서는 상기 인에이블신호를 지연시켜 출력하고, 테스트 모드에서는 상기 인에이블신호의 활성화 펄스폭을 조절하여 출력하는 인에이블신호 펄스폭 조절수단과,

   뱅크 액티브신호에 응답하여 뱅크 활성화시 상기 펄스폭 조절수단의 출력신호를 상기 데이터버스 감지증폭수단에 스트로브신호로써 제공하는 수단을 구비하는 반도체 메모리 소자.
3. 제2항에 있어서,

   상기 인에이블신호 펄스폭 조절수단은,

   상기 테스트신호, 상기 다비트의 제어신호, 상기 인에이블신호에 응답하여, 테스트인에이블신호와 상기 인에이블신호의 활성화 펄스폭이 조절된 신호를 생성하여 출력하기 위한 펄스발생부;

   상기 테스트인에이블신호를 지연시켜 출력하기 위한 인버터지연부; 및

   상기 인버터지연부 및 상기 펄스발생수단의 각 출력신호를 논리조합하여 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
4. 제3항에 있어서,

   상기 다비트 제어신호는 외부로부터 어드레스 핀을 통해 입력된 신호임을 특징으로 하는 반도체 메모리 소자.
5. 제4항에 있어서,

   상기 인에이블신호 펄스폭 조절수단은,

   상기 테스트신호와 상기 어드레스 핀을 통해 입력된 신호에 응답하여 상기 다비트 제어신호를 생성하는 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
6. 제3항에 있어서,

   상기 펄스발생부는,

   상기 테스트신호와 상기 인에이블신호를 입력받아 상기 테스트인에이블신호를 출력하는 제1낸드게이트;

   입력되는 상기 인에이블신호를 상기 다비트의 제어신호에 의해 지연값을 달리하여 지연시키는 지연라인; 및

   상기 지연라인의 출력신호 및 상기 인에이블신호를 입력받아 상기 인에이블신호의 활성화 펄스폭이 조절된 신호를 출력하는 제2낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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