JPH0777557A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0777557A JPH0777557A JP5173748A JP17374893A JPH0777557A JP H0777557 A JPH0777557 A JP H0777557A JP 5173748 A JP5173748 A JP 5173748A JP 17374893 A JP17374893 A JP 17374893A JP H0777557 A JPH0777557 A JP H0777557A
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- JP
- Japan
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- test
- signal
- data
- circuit
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Abstract
(57)【要約】
【目的】 試験回路を構成するシフトレジスタの数に対
して数多くのテストモ−ドが設定でき、ノイズなどによ
り容易にテストモードに入る危険の少ない半導体集積回
路装置の試験回路を提供すること。 【構成】 テスト用データＴＤＡＴＡとテスト用クロッ
クＴＣＬＫとを受ける縦列接続した複数のシフトレジス
タと、該シフトレジスタの各出力信号を所定の論理でデ
コードしテストイネーブル信号ＴＥに基づいてテストモ
ード信号を出力する複数の論理回路とにより試験回路を
構成した。
して数多くのテストモ−ドが設定でき、ノイズなどによ
り容易にテストモードに入る危険の少ない半導体集積回
路装置の試験回路を提供すること。 【構成】 テスト用データＴＤＡＴＡとテスト用クロッ
クＴＣＬＫとを受ける縦列接続した複数のシフトレジス
タと、該シフトレジスタの各出力信号を所定の論理でデ
コードしテストイネーブル信号ＴＥに基づいてテストモ
ード信号を出力する複数の論理回路とにより試験回路を
構成した。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、特
に内部に試験回路を有する半導体集積回路装置に関す
る。
に内部に試験回路を有する半導体集積回路装置に関す
る。
【０００２】
【従来の技術】集積回路装置は数ｍｍ角のチップ上に数
千個ないし数万個のトランジスタを集積した集積回路素
子をプラスチックやセラミックなどのパッケージに封入
したものであり、製造後内部回路が設計どおり動作する
かどうかを外部から調べるための試験回路が本来の回路
（実回路）と一緒に組み込まれているのが普通である。
特に大規模集積回路ともなると、この試験が確実にそし
て短時間にできるか否かが製品の信頼性にかかわるだけ
でなく、製品コストにも直接反映するため、試験回路の
設計は半導体集積回路装置のメーカーにとって極めて重
大な問題である。
千個ないし数万個のトランジスタを集積した集積回路素
子をプラスチックやセラミックなどのパッケージに封入
したものであり、製造後内部回路が設計どおり動作する
かどうかを外部から調べるための試験回路が本来の回路
（実回路）と一緒に組み込まれているのが普通である。
特に大規模集積回路ともなると、この試験が確実にそし
て短時間にできるか否かが製品の信頼性にかかわるだけ
でなく、製品コストにも直接反映するため、試験回路の
設計は半導体集積回路装置のメーカーにとって極めて重
大な問題である。
【０００３】図３（ａ）は従来の試験回路の一例を示
す。
す。
【０００４】この試験回路は、特開昭６２−１５１７７
５号に開示されており、集積回路の内部で生成されるク
ロックφにより動作する４個のシフトレジスタＱ１、Ｑ
２、Ｑ３、Ｑ４が、前段のＱ出力端子が次段のＤ入力端
子に接続されるようにして縦列接続されている。初段の
シフトレジスタＱ１のＤ入力端子はテストデータ信号Ｔ
ＤＡＴＡが入力される外部端子に接続されている。
５号に開示されており、集積回路の内部で生成されるク
ロックφにより動作する４個のシフトレジスタＱ１、Ｑ
２、Ｑ３、Ｑ４が、前段のＱ出力端子が次段のＤ入力端
子に接続されるようにして縦列接続されている。初段の
シフトレジスタＱ１のＤ入力端子はテストデータ信号Ｔ
ＤＡＴＡが入力される外部端子に接続されている。
【０００５】外部端子にテストデータ信号ＴＤＡＴＡと
して図３（ｂ）に示す信号ａ、ｂ、ｃ、ｄ、ｅ、ｆが入
力されると、シフトレジスタＱ１〜Ｑ４の出力がゲート
回路Ｇ０、Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５によりデコー
ドされて所望パターンのテストモード信号ｍ０、ｍ１、
ｍ２、ｍ３、ｍ４、ｍ５が得られる。すなわち、テスト
データ信号ＴＤＡＴＡとして図３（ｂ）の信号ａが外部
端子に入力されると、テストモード信号ｍ０のみが
「Ｈ」、その他の信号ｍ１〜ｍ５は「Ｌ」のパターンと
なる。同様に外部端子に図３（ｂ）の信号ｂが入力され
ると、テストモード信号ｍ１のみが「Ｈ」、その他は
「Ｌ」のパターンとなる。以下同様に、信号ｃに対して
は信号ｍ２のみが「Ｈ」、信号ｄに対しては信号ｍ３の
みが「Ｈ」、信号ｅに対しては信号ｍ４のみが「Ｈ」、
信号ｆに対しては信号ｍ５のみが「Ｈ」となる。
して図３（ｂ）に示す信号ａ、ｂ、ｃ、ｄ、ｅ、ｆが入
力されると、シフトレジスタＱ１〜Ｑ４の出力がゲート
回路Ｇ０、Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５によりデコー
ドされて所望パターンのテストモード信号ｍ０、ｍ１、
ｍ２、ｍ３、ｍ４、ｍ５が得られる。すなわち、テスト
データ信号ＴＤＡＴＡとして図３（ｂ）の信号ａが外部
端子に入力されると、テストモード信号ｍ０のみが
「Ｈ」、その他の信号ｍ１〜ｍ５は「Ｌ」のパターンと
なる。同様に外部端子に図３（ｂ）の信号ｂが入力され
ると、テストモード信号ｍ１のみが「Ｈ」、その他は
「Ｌ」のパターンとなる。以下同様に、信号ｃに対して
は信号ｍ２のみが「Ｈ」、信号ｄに対しては信号ｍ３の
みが「Ｈ」、信号ｅに対しては信号ｍ４のみが「Ｈ」、
信号ｆに対しては信号ｍ５のみが「Ｈ」となる。
【０００６】従来の試験回路のもうひとつの例は特開平
２−６７７４号に開示されている。この試験回路は、図
４にＡで示すように、複数のデータフリップフロップが
縦列に接続されて構成されたｎ段のシフトレジスタ１０
の各段の出力に対してひとつずつゲート１１、１２、・
・・１ｎが接続され、各ゲートの一方の入力端子にテス
トイネーブル信号ＴＥを入力し、シフトレジスタ１０の
初段にテスト用データＴＤＡＴＡとテスト用クロックＴ
ＣＬＫとを入力する。
２−６７７４号に開示されている。この試験回路は、図
４にＡで示すように、複数のデータフリップフロップが
縦列に接続されて構成されたｎ段のシフトレジスタ１０
の各段の出力に対してひとつずつゲート１１、１２、・
・・１ｎが接続され、各ゲートの一方の入力端子にテス
トイネーブル信号ＴＥを入力し、シフトレジスタ１０の
初段にテスト用データＴＤＡＴＡとテスト用クロックＴ
ＣＬＫとを入力する。
【０００７】シフトレジスタ１０はテスト用クロックＴ
ＣＬＫの立ち上がりでデータが前段から次段へとシフト
していくので、テストモード信号ｍ０、ｍ１、・・・ｍ
n-1のうち期待するテストモード信号に対応しているシ
フトレジスタ内のデータフリップフロップに「Ｈ」デー
タがシフトしてくるようにテスト用データＴＤＡＴＡと
テスト用クロックＴＣＬＫを入力する。期待するデータ
フリップフロップまでデータがシフトしてきたらテスト
イネーブル信号ＴＥを「Ｈ」にしてテストモード信号を
実回路Ｂに入力し、実回路Ｂをテストモード状態にす
る。
ＣＬＫの立ち上がりでデータが前段から次段へとシフト
していくので、テストモード信号ｍ０、ｍ１、・・・ｍ
n-1のうち期待するテストモード信号に対応しているシ
フトレジスタ内のデータフリップフロップに「Ｈ」デー
タがシフトしてくるようにテスト用データＴＤＡＴＡと
テスト用クロックＴＣＬＫを入力する。期待するデータ
フリップフロップまでデータがシフトしてきたらテスト
イネーブル信号ＴＥを「Ｈ」にしてテストモード信号を
実回路Ｂに入力し、実回路Ｂをテストモード状態にす
る。
【０００８】
【発明が解決しようとする課題】後者の試験回路はシフ
トレジスタを構成しているデータフリップフロップの数
に対して設定可能なテストモードの数が少ないという問
題があった。また前者の試験回路ではシフトレジスタに
入力されるテスト用データを単純にシフトし、そのまま
ゲート処理しているだけなのでテスト用データＴＤＡＴ
Ａの入力端子やテスト用クロックＴＣＬＫの入力端子に
ノイズなどにより誤信号が入力された場合、通常使用時
にテストモードに入ってしまうという危険があった。
トレジスタを構成しているデータフリップフロップの数
に対して設定可能なテストモードの数が少ないという問
題があった。また前者の試験回路ではシフトレジスタに
入力されるテスト用データを単純にシフトし、そのまま
ゲート処理しているだけなのでテスト用データＴＤＡＴ
Ａの入力端子やテスト用クロックＴＣＬＫの入力端子に
ノイズなどにより誤信号が入力された場合、通常使用時
にテストモードに入ってしまうという危険があった。
【０００９】本発明は、試験回路を構成するシフトレジ
スタの数に対して数多くのテストモードが設定でき、ノ
イズなどにより容易にテストモードに入る危険の少ない
半導体集積回路装置の試験回路を提供することを目的と
する。
スタの数に対して数多くのテストモードが設定でき、ノ
イズなどにより容易にテストモードに入る危険の少ない
半導体集積回路装置の試験回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するために、テスト用データとテスト用クロックとを
受ける縦列接続した複数のシフトレジスタと、該シフト
レジスタの各出力信号を所定の論理でデコードしテスト
イネーブル信号に基づいてテストモード信号を出力する
複数の論理回路とにより試験回路を構成した。
成するために、テスト用データとテスト用クロックとを
受ける縦列接続した複数のシフトレジスタと、該シフト
レジスタの各出力信号を所定の論理でデコードしテスト
イネーブル信号に基づいてテストモード信号を出力する
複数の論理回路とにより試験回路を構成した。
【００１１】さらに、上記目的を達成するために、テス
ト用データとテスト用クロックとを受ける縦列接続した
複数のシフトレジスタと、システムリセット信号を受け
前記シフトレジスタの一部の出力信号に基づいてテスト
イネーブル信号を出力するスタートコマンド検出回路
と、前記シフトレジスタの残部の出力信号を所定の論理
でデコードし前記テストイネーブル信号に基づいてテス
トモード信号を出力する複数の論理回路とにより試験回
路を構成した。
ト用データとテスト用クロックとを受ける縦列接続した
複数のシフトレジスタと、システムリセット信号を受け
前記シフトレジスタの一部の出力信号に基づいてテスト
イネーブル信号を出力するスタートコマンド検出回路
と、前記シフトレジスタの残部の出力信号を所定の論理
でデコードし前記テストイネーブル信号に基づいてテス
トモード信号を出力する複数の論理回路とにより試験回
路を構成した。
【００１２】
数の論理回路によって最大の組み合わせとなるようにデ
コードされ、テストイネーブル信号に基づいてテストモ
ード信号として出力される。
コードされ、テストイネーブル信号に基づいてテストモ
ード信号として出力される。
【００１３】またスタートコマンド検出回路を設けた場
合は、このスタートコマンド検出回路がシフトレジスタ
の一部の出力信号に基づいてテストイネーブル信号を生
成するので、論理回路はシフトレジスタの残部の出力信
号を所定の論理でデコードし、スタートコマンド検出回
路からのテストイネーブル信号に基づいてテストモード
信号を出力する。
合は、このスタートコマンド検出回路がシフトレジスタ
の一部の出力信号に基づいてテストイネーブル信号を生
成するので、論理回路はシフトレジスタの残部の出力信
号を所定の論理でデコードし、スタートコマンド検出回
路からのテストイネーブル信号に基づいてテストモード
信号を出力する。
【００１４】
【実施例】以下、本発明を図面に基づいて説明する。
【００１５】図１（ａ）は本発明による半導体集積回路
装置の試験回路の第１の実施例の回路図であり、同図
（ｂ）に示す表記法は同図（ｃ）に示す回路の略記であ
る。
装置の試験回路の第１の実施例の回路図であり、同図
（ｂ）に示す表記法は同図（ｃ）に示す回路の略記であ
る。
【００１６】この試験回路は、テスト用クロックＴＣＬ
Ｋで動作するｎ個のデータフリップフロップＱ１、Ｑ
２、Ｑ３、・・・Ｑｎが前段のＱ出力端子が次段のＤ入
力端子に接続されるように縦列に接続されたｎ段のシフ
トレジスタと、各データフリッ ドする論理回路Ｇ１０、Ｇ１１、Ｇ１２、Ｇ１３、・・
・により構成されており、各論理回路の出力をテストモ
ード信号ｍ０、ｍ１、ｍ２、ｍ３、・・・ｍ（２n −
１）とする。すなわちｎ段のシフトレジスタの場合は２
n 個のテストモード信号が出力される。各論理回路Ｇ１
０、Ｇ１１、Ｇ１２、・・・のひとつの入力端子はテス
トイネーブル信号ＴＥの入力端子に接続されており、シ
フトレジスタの初段のデータフリップフロップＱ１のＤ
入力端子はテスト用データＴＤＡＴＡの入力端子に接続
されている。
Ｋで動作するｎ個のデータフリップフロップＱ１、Ｑ
２、Ｑ３、・・・Ｑｎが前段のＱ出力端子が次段のＤ入
力端子に接続されるように縦列に接続されたｎ段のシフ
トレジスタと、各データフリッ ドする論理回路Ｇ１０、Ｇ１１、Ｇ１２、Ｇ１３、・・
・により構成されており、各論理回路の出力をテストモ
ード信号ｍ０、ｍ１、ｍ２、ｍ３、・・・ｍ（２n −
１）とする。すなわちｎ段のシフトレジスタの場合は２
n 個のテストモード信号が出力される。各論理回路Ｇ１
０、Ｇ１１、Ｇ１２、・・・のひとつの入力端子はテス
トイネーブル信号ＴＥの入力端子に接続されており、シ
フトレジスタの初段のデータフリップフロップＱ１のＤ
入力端子はテスト用データＴＤＡＴＡの入力端子に接続
されている。
【００１７】次に４段のシフトレジスタの場合について
動作を説明する。
動作を説明する。
【００１８】図１（ｄ）はタイミングチャートを示して
おり、シフトレジスタを構成している各データフリップ
フロップはテスト用クロックＴＣＬＫの立ち上がりで動
作するので、テスト用データＴＤＡＴＡからテスト用ク
ロックＴＣＬＫの立ち下がりで変化する信号を入力して
いき、所望のテストモード信号がデコードされるように
シフトレジスタにテスト用データを入力していく。
おり、シフトレジスタを構成している各データフリップ
フロップはテスト用クロックＴＣＬＫの立ち上がりで動
作するので、テスト用データＴＤＡＴＡからテスト用ク
ロックＴＣＬＫの立ち下がりで変化する信号を入力して
いき、所望のテストモード信号がデコードされるように
シフトレジスタにテスト用データを入力していく。
【００１９】次に所望のテストモード信号がデコードさ
れる状態までシフトレジスタのデータがシフトしてきた
らテストイネーブル信号ＴＥを「Ｈ」にして所望のテス
トモード信号をアクティブにする。図１（ｄ）のタイミ
ングチャートはテストモード信号ｍ１とｍ２をアクティ
ブにする場合を示す。本実施例ではｎ段のシフトレジス
タで２n 個のテストモード信号を出力することができ
る。
れる状態までシフトレジスタのデータがシフトしてきた
らテストイネーブル信号ＴＥを「Ｈ」にして所望のテス
トモード信号をアクティブにする。図１（ｄ）のタイミ
ングチャートはテストモード信号ｍ１とｍ２をアクティ
ブにする場合を示す。本実施例ではｎ段のシフトレジス
タで２n 個のテストモード信号を出力することができ
る。
【００２０】図２（ａ）は本発明による半導体集積回路
装置の試験回路の第２の実施例の回路図であり、（ｂ）
はタイミングチャートである。
装置の試験回路の第２の実施例の回路図であり、（ｂ）
はタイミングチャートである。
【００２１】この実施例は６個のデータフリップフロッ
プＱ１ないしＱ６で構成した６段のシフトレジスタの試
験回路であり、前３段のデータフリップフロップＱ１〜
Ｑ３の出力信号を第１の実施例と同様にデコード用のデ
ータとして使用し、後３段のデータフリップフロップＱ
４〜Ｑ６の出力信号をスタートコマンド用データとして
使用する。本実施例は第１の実施例にスタートコマンド
検出回路（図中に破線で示してある）１を追加したもの
である。
プＱ１ないしＱ６で構成した６段のシフトレジスタの試
験回路であり、前３段のデータフリップフロップＱ１〜
Ｑ３の出力信号を第１の実施例と同様にデコード用のデ
ータとして使用し、後３段のデータフリップフロップＱ
４〜Ｑ６の出力信号をスタートコマンド用データとして
使用する。本実施例は第１の実施例にスタートコマンド
検出回路（図中に破線で示してある）１を追加したもの
である。
【００２２】スタートコマンド検出回路１では、データ
フリップフロップＱ４〜Ｑ６の出力信号３ビットとテス
ト用クロックＴＣＬＫの反転信号とを入力信号とする４
入力ＡＮＤゲートＧ１５の出力端子がＲＳラッチ回路
（破線で示してある）１ａの一方の入力端子（以下では
「セット入力端子」という）に接続され、ＲＳラッチ回
路１ａを構成しているリセット側の３入力ＮＯＲゲート
Ｇ１６の出力（以下では「ＲＳラッチ回路の出力」とい
う）は各テストモード信号ｍ０〜ｍ７を発生させるデコ
ード用の論理回路Ｇ２０〜Ｇ２７にテストイネーブル信
号ＴＥとして入力されるとともに、テスト用クロックＴ
ＣＬＫとともに２入力ＡＮＤゲートＧ１７に入力される
ようになっている。ＡＮＤゲートＧ１７の出力は、シス
テムリセット信号が一方の入力端子に入力されている２
入力ＯＲゲートＧ１８の他方の入力端子に入力されるよ
うになっており、このＯＲゲートＧ１８の出力はシフト
レジスタを構成している各データフリップフロップＱ１
〜Ｑ６のリセット端子Ｒに入力されるようになってい
る。またＯＲゲート１８の出力は、一方の入力端子にテ
スト用クロックＴＣＬＫの反転信号が入力されている２
入力ＡＮＤゲートＧ１９の他方の入力端子に接続され、
このＡＮＤゲートＧ１９の出力はＲＳラッチ回路１ａの
他方の入力端子（以下では「リセット入力端子」とい
う）に入力するように接続されている。またＲＳラッチ
回路１ａのリセット入力端子にはシステムリセット信号
が入力されるようになっている。
フリップフロップＱ４〜Ｑ６の出力信号３ビットとテス
ト用クロックＴＣＬＫの反転信号とを入力信号とする４
入力ＡＮＤゲートＧ１５の出力端子がＲＳラッチ回路
（破線で示してある）１ａの一方の入力端子（以下では
「セット入力端子」という）に接続され、ＲＳラッチ回
路１ａを構成しているリセット側の３入力ＮＯＲゲート
Ｇ１６の出力（以下では「ＲＳラッチ回路の出力」とい
う）は各テストモード信号ｍ０〜ｍ７を発生させるデコ
ード用の論理回路Ｇ２０〜Ｇ２７にテストイネーブル信
号ＴＥとして入力されるとともに、テスト用クロックＴ
ＣＬＫとともに２入力ＡＮＤゲートＧ１７に入力される
ようになっている。ＡＮＤゲートＧ１７の出力は、シス
テムリセット信号が一方の入力端子に入力されている２
入力ＯＲゲートＧ１８の他方の入力端子に入力されるよ
うになっており、このＯＲゲートＧ１８の出力はシフト
レジスタを構成している各データフリップフロップＱ１
〜Ｑ６のリセット端子Ｒに入力されるようになってい
る。またＯＲゲート１８の出力は、一方の入力端子にテ
スト用クロックＴＣＬＫの反転信号が入力されている２
入力ＡＮＤゲートＧ１９の他方の入力端子に接続され、
このＡＮＤゲートＧ１９の出力はＲＳラッチ回路１ａの
他方の入力端子（以下では「リセット入力端子」とい
う）に入力するように接続されている。またＲＳラッチ
回路１ａのリセット入力端子にはシステムリセット信号
が入力されるようになっている。
【００２３】次に図２（ｂ）に示したタイミングチャー
トを参照して動作を説明する。
トを参照して動作を説明する。
【００２４】第１の実施例と同様にテスト用データＴＤ
ＡＴＡからテスト用クロックＴＣＬＫの立ち下がりで変
化する信号を入力していき、データフリップフロップＱ
４、Ｑ５、Ｑ６のＱ出力がすべて「Ｈ」になったとき、
テスト用クロックＴＣＬＫの立ち下がりのタイミングで
スタートコマンド検出回路１内のＲＳラッチ回路１ａが
セット状態となり、ＲＳラッチ回路１ａの出力が「Ｈ」
となり、テストイネーブル信号ＴＥが「Ｈ」となるの
で、データフリップフロップＱ１〜Ｑ３の出力信号をデ
コードした論理回路がアクティブ状態になる。図２
（ｂ）のタイミングチャートではテストモード信号ｍ２
とｍ１がアクティブになった場合を示す。またテストイ
ネーブル信号ＴＥが「Ｈ」となっているテストモード期
間中テストモード動作が終了したら次のテスト用クロッ
クＴＣＬＫの「Ｈ」信号でシフトレジスタにリセットを
かけ、テスト用クロックＴＣＬＫの「Ｌ」信号でスター
トコマンド検出回路１内のＲＳラッチ回路１ａにリセッ
トをかけ初期状態にもどる。
ＡＴＡからテスト用クロックＴＣＬＫの立ち下がりで変
化する信号を入力していき、データフリップフロップＱ
４、Ｑ５、Ｑ６のＱ出力がすべて「Ｈ」になったとき、
テスト用クロックＴＣＬＫの立ち下がりのタイミングで
スタートコマンド検出回路１内のＲＳラッチ回路１ａが
セット状態となり、ＲＳラッチ回路１ａの出力が「Ｈ」
となり、テストイネーブル信号ＴＥが「Ｈ」となるの
で、データフリップフロップＱ１〜Ｑ３の出力信号をデ
コードした論理回路がアクティブ状態になる。図２
（ｂ）のタイミングチャートではテストモード信号ｍ２
とｍ１がアクティブになった場合を示す。またテストイ
ネーブル信号ＴＥが「Ｈ」となっているテストモード期
間中テストモード動作が終了したら次のテスト用クロッ
クＴＣＬＫの「Ｈ」信号でシフトレジスタにリセットを
かけ、テスト用クロックＴＣＬＫの「Ｌ」信号でスター
トコマンド検出回路１内のＲＳラッチ回路１ａにリセッ
トをかけ初期状態にもどる。
【００２５】図２（ｂ）ではスタートコマンド検出回路
１がデータフリップフロップＱ４〜Ｑ６のすべての出力
を「Ｈ」として設定したが、データフリップフロップＱ
４〜Ｑ６のＱ出力およびＱ出力を任意に選択したり、ゲ
ートＧ１の論理を変えることによりスタートコマンドは
自由に設定できる。またシフトレジスタを構成するデー
タフリップフロップの数を増すことによりスタートコマ
ンドのビット数を増加させ、ノイズなどの誤信号による
テストモードへの進入を防ぐ安全性を増したり、デコー
ド回路のデータ用のデータフリップフロップをｎ個に増
せばテストモードの数は２n 個に容易に増加することが
できる。
１がデータフリップフロップＱ４〜Ｑ６のすべての出力
を「Ｈ」として設定したが、データフリップフロップＱ
４〜Ｑ６のＱ出力およびＱ出力を任意に選択したり、ゲ
ートＧ１の論理を変えることによりスタートコマンドは
自由に設定できる。またシフトレジスタを構成するデー
タフリップフロップの数を増すことによりスタートコマ
ンドのビット数を増加させ、ノイズなどの誤信号による
テストモードへの進入を防ぐ安全性を増したり、デコー
ド回路のデータ用のデータフリップフロップをｎ個に増
せばテストモードの数は２n 個に容易に増加することが
できる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
シフトレジスタから出力される各信号を論理回路により
所定の論理でデコードしてテストモード信号を生成する
ようにしたので、ｎ個のシフトレジスタを使用すれば最
大２n 個のテストモード信号を作り出すことができる。
またスタートコマンド検出回路を付加することによって
通常使用時にノイズなどの誤信号により容易にテストモ
ードに入らないようにすることができ、誤動作防止の安
全性を高めることができる。
シフトレジスタから出力される各信号を論理回路により
所定の論理でデコードしてテストモード信号を生成する
ようにしたので、ｎ個のシフトレジスタを使用すれば最
大２n 個のテストモード信号を作り出すことができる。
またスタートコマンド検出回路を付加することによって
通常使用時にノイズなどの誤信号により容易にテストモ
ードに入らないようにすることができ、誤動作防止の安
全性を高めることができる。
【図１】（ａ）は本発明による半導体集積回路装置の試
験回路の第１の実施例の回路図、（ｂ）は（ｃ）に示し
た回路表記法の略記法を示し、（ｄ）はタイミングチャ
ートを示す。
験回路の第１の実施例の回路図、（ｂ）は（ｃ）に示し
た回路表記法の略記法を示し、（ｄ）はタイミングチャ
ートを示す。
【図２】（ａ）は本発明による半導体集積回路装置の試
験回路の第２の実施例の回路図、（ｂ）はタイミングチ
ャートを示す。
験回路の第２の実施例の回路図、（ｂ）はタイミングチ
ャートを示す。
【図３】（ａ）は従来の半導体集積回路の試験回路の一
例、（ｂ）はタイミングチャートを示す。
例、（ｂ）はタイミングチャートを示す。
【図４】従来の半導体集積回路の試験回路の他の例を示
す。
す。
Ｑ１〜Ｑ６、Ｑｎ データフリップフロップ Ｇ１５〜Ｇ１９ ゲート Ｇ１０〜Ｇ１３、Ｇ２０〜Ｇ２７ 論理回路 ｍ０〜ｍ７ テストモード信号 ＴＤＡＴＡ テスト用データ ＴＣＬＫ テスト用クロック ＴＥ テストイネーブル信号
Claims (3)
- 【請求項１】 テスト用データとテスト用クロックとを
受ける縦列接続した複数のシフトレジスタと、該シフト
レジスタの各出力信号を所定の論理でデコードしテスト
イネーブル信号に基づいてテストモード信号を出力する
複数の論理回路とを有する試験回路を備えたことを特徴
とする半導体集積回路装置。 - 【請求項２】 テスト用データとテスト用クロックとを
受ける縦列接続した複数のシフトレジスタと、システム
リセット信号を受け前記シフトレジスタの一部の出力信
号に基づいてテストイネーブル信号を出力するスタート
コマンド検出回路と、前記シフトレジスタの残部の出力
信号を所定の論理でデコードし前記テストイネーブル信
号に基づいてテストモード信号を出力する複数の論理回
路と、を有する試験回路を備えたことを特徴とする半導
体集積回路装置。 - 【請求項３】 前記シフトレジスタがデータフリップフ
ロップで構成された請求項１または２に記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5173748A JP2581318B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5173748A JP2581318B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0777557A true JPH0777557A (ja) | 1995-03-20 |
| JP2581318B2 JP2581318B2 (ja) | 1997-02-12 |
Family
ID=15966405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5173748A Expired - Fee Related JP2581318B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581318B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396789B1 (ko) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 기능 변경 회로 |
| KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
| JP2007232626A (ja) * | 2006-03-02 | 2007-09-13 | Denso Corp | テストモード設定回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH026774A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | ＬＳｉ試験方法 |
| JPH04181186A (ja) * | 1990-11-15 | 1992-06-29 | Sharp Corp | 集積回路のテストモード設定回路 |
-
1993
- 1993-06-21 JP JP5173748A patent/JP2581318B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH026774A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | ＬＳｉ試験方法 |
| JPH04181186A (ja) * | 1990-11-15 | 1992-06-29 | Sharp Corp | 集積回路のテストモード設定回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396789B1 (ko) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 기능 변경 회로 |
| KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
| JP2007232626A (ja) * | 2006-03-02 | 2007-09-13 | Denso Corp | テストモード設定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581318B2 (ja) | 1997-02-12 |
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