JPH0777557A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0777557A JPH0777557A JP5173748A JP17374893A JPH0777557A JP H0777557 A JPH0777557 A JP H0777557A JP 5173748 A JP5173748 A JP 5173748A JP 17374893 A JP17374893 A JP 17374893A JP H0777557 A JPH0777557 A JP H0777557A
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- JP
- Japan
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- test
- signal
- data
- circuit
- input terminal
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Abstract
(57)【要約】
【目的】 試験回路を構成するシフトレジスタの数に対
して数多くのテストモ−ドが設定でき、ノイズなどによ
り容易にテストモードに入る危険の少ない半導体集積回
路装置の試験回路を提供すること。 【構成】 テスト用データTDATAとテスト用クロッ
クTCLKとを受ける縦列接続した複数のシフトレジス
タと、該シフトレジスタの各出力信号を所定の論理でデ
コードしテストイネーブル信号TEに基づいてテストモ
ード信号を出力する複数の論理回路とにより試験回路を
構成した。
して数多くのテストモ−ドが設定でき、ノイズなどによ
り容易にテストモードに入る危険の少ない半導体集積回
路装置の試験回路を提供すること。 【構成】 テスト用データTDATAとテスト用クロッ
クTCLKとを受ける縦列接続した複数のシフトレジス
タと、該シフトレジスタの各出力信号を所定の論理でデ
コードしテストイネーブル信号TEに基づいてテストモ
ード信号を出力する複数の論理回路とにより試験回路を
構成した。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置、特
に内部に試験回路を有する半導体集積回路装置に関す
る。
に内部に試験回路を有する半導体集積回路装置に関す
る。
【0002】
【従来の技術】集積回路装置は数mm角のチップ上に数
千個ないし数万個のトランジスタを集積した集積回路素
子をプラスチックやセラミックなどのパッケージに封入
したものであり、製造後内部回路が設計どおり動作する
かどうかを外部から調べるための試験回路が本来の回路
(実回路)と一緒に組み込まれているのが普通である。
特に大規模集積回路ともなると、この試験が確実にそし
て短時間にできるか否かが製品の信頼性にかかわるだけ
でなく、製品コストにも直接反映するため、試験回路の
設計は半導体集積回路装置のメーカーにとって極めて重
大な問題である。
千個ないし数万個のトランジスタを集積した集積回路素
子をプラスチックやセラミックなどのパッケージに封入
したものであり、製造後内部回路が設計どおり動作する
かどうかを外部から調べるための試験回路が本来の回路
(実回路)と一緒に組み込まれているのが普通である。
特に大規模集積回路ともなると、この試験が確実にそし
て短時間にできるか否かが製品の信頼性にかかわるだけ
でなく、製品コストにも直接反映するため、試験回路の
設計は半導体集積回路装置のメーカーにとって極めて重
大な問題である。
【0003】図3(a)は従来の試験回路の一例を示
す。
す。
【0004】この試験回路は、特開昭62−15177
5号に開示されており、集積回路の内部で生成されるク
ロックφにより動作する4個のシフトレジスタQ1、Q
2、Q3、Q4が、前段のQ出力端子が次段のD入力端
子に接続されるようにして縦列接続されている。初段の
シフトレジスタQ1のD入力端子はテストデータ信号T
DATAが入力される外部端子に接続されている。
5号に開示されており、集積回路の内部で生成されるク
ロックφにより動作する4個のシフトレジスタQ1、Q
2、Q3、Q4が、前段のQ出力端子が次段のD入力端
子に接続されるようにして縦列接続されている。初段の
シフトレジスタQ1のD入力端子はテストデータ信号T
DATAが入力される外部端子に接続されている。
【0005】外部端子にテストデータ信号TDATAと
して図3(b)に示す信号a、b、c、d、e、fが入
力されると、シフトレジスタQ1〜Q4の出力がゲート
回路G0、G1、G2、G3、G4、G5によりデコー
ドされて所望パターンのテストモード信号m0、m1、
m2、m3、m4、m5が得られる。すなわち、テスト
データ信号TDATAとして図3(b)の信号aが外部
端子に入力されると、テストモード信号m0のみが
「H」、その他の信号m1〜m5は「L」のパターンと
なる。同様に外部端子に図3(b)の信号bが入力され
ると、テストモード信号m1のみが「H」、その他は
「L」のパターンとなる。以下同様に、信号cに対して
は信号m2のみが「H」、信号dに対しては信号m3の
みが「H」、信号eに対しては信号m4のみが「H」、
信号fに対しては信号m5のみが「H」となる。
して図3(b)に示す信号a、b、c、d、e、fが入
力されると、シフトレジスタQ1〜Q4の出力がゲート
回路G0、G1、G2、G3、G4、G5によりデコー
ドされて所望パターンのテストモード信号m0、m1、
m2、m3、m4、m5が得られる。すなわち、テスト
データ信号TDATAとして図3(b)の信号aが外部
端子に入力されると、テストモード信号m0のみが
「H」、その他の信号m1〜m5は「L」のパターンと
なる。同様に外部端子に図3(b)の信号bが入力され
ると、テストモード信号m1のみが「H」、その他は
「L」のパターンとなる。以下同様に、信号cに対して
は信号m2のみが「H」、信号dに対しては信号m3の
みが「H」、信号eに対しては信号m4のみが「H」、
信号fに対しては信号m5のみが「H」となる。
【0006】従来の試験回路のもうひとつの例は特開平
2−6774号に開示されている。この試験回路は、図
4にAで示すように、複数のデータフリップフロップが
縦列に接続されて構成されたn段のシフトレジスタ10
の各段の出力に対してひとつずつゲート11、12、・
・・1nが接続され、各ゲートの一方の入力端子にテス
トイネーブル信号TEを入力し、シフトレジスタ10の
初段にテスト用データTDATAとテスト用クロックT
CLKとを入力する。
2−6774号に開示されている。この試験回路は、図
4にAで示すように、複数のデータフリップフロップが
縦列に接続されて構成されたn段のシフトレジスタ10
の各段の出力に対してひとつずつゲート11、12、・
・・1nが接続され、各ゲートの一方の入力端子にテス
トイネーブル信号TEを入力し、シフトレジスタ10の
初段にテスト用データTDATAとテスト用クロックT
CLKとを入力する。
【0007】シフトレジスタ10はテスト用クロックT
CLKの立ち上がりでデータが前段から次段へとシフト
していくので、テストモード信号m0、m1、・・・m
n-1のうち期待するテストモード信号に対応しているシ
フトレジスタ内のデータフリップフロップに「H」デー
タがシフトしてくるようにテスト用データTDATAと
テスト用クロックTCLKを入力する。期待するデータ
フリップフロップまでデータがシフトしてきたらテスト
イネーブル信号TEを「H」にしてテストモード信号を
実回路Bに入力し、実回路Bをテストモード状態にす
る。
CLKの立ち上がりでデータが前段から次段へとシフト
していくので、テストモード信号m0、m1、・・・m
n-1のうち期待するテストモード信号に対応しているシ
フトレジスタ内のデータフリップフロップに「H」デー
タがシフトしてくるようにテスト用データTDATAと
テスト用クロックTCLKを入力する。期待するデータ
フリップフロップまでデータがシフトしてきたらテスト
イネーブル信号TEを「H」にしてテストモード信号を
実回路Bに入力し、実回路Bをテストモード状態にす
る。
【0008】
【発明が解決しようとする課題】後者の試験回路はシフ
トレジスタを構成しているデータフリップフロップの数
に対して設定可能なテストモードの数が少ないという問
題があった。また前者の試験回路ではシフトレジスタに
入力されるテスト用データを単純にシフトし、そのまま
ゲート処理しているだけなのでテスト用データTDAT
Aの入力端子やテスト用クロックTCLKの入力端子に
ノイズなどにより誤信号が入力された場合、通常使用時
にテストモードに入ってしまうという危険があった。
トレジスタを構成しているデータフリップフロップの数
に対して設定可能なテストモードの数が少ないという問
題があった。また前者の試験回路ではシフトレジスタに
入力されるテスト用データを単純にシフトし、そのまま
ゲート処理しているだけなのでテスト用データTDAT
Aの入力端子やテスト用クロックTCLKの入力端子に
ノイズなどにより誤信号が入力された場合、通常使用時
にテストモードに入ってしまうという危険があった。
【0009】本発明は、試験回路を構成するシフトレジ
スタの数に対して数多くのテストモードが設定でき、ノ
イズなどにより容易にテストモードに入る危険の少ない
半導体集積回路装置の試験回路を提供することを目的と
する。
スタの数に対して数多くのテストモードが設定でき、ノ
イズなどにより容易にテストモードに入る危険の少ない
半導体集積回路装置の試験回路を提供することを目的と
する。
【0010】
【課題を解決するための手段】本発明は上記の目的を達
成するために、テスト用データとテスト用クロックとを
受ける縦列接続した複数のシフトレジスタと、該シフト
レジスタの各出力信号を所定の論理でデコードしテスト
イネーブル信号に基づいてテストモード信号を出力する
複数の論理回路とにより試験回路を構成した。
成するために、テスト用データとテスト用クロックとを
受ける縦列接続した複数のシフトレジスタと、該シフト
レジスタの各出力信号を所定の論理でデコードしテスト
イネーブル信号に基づいてテストモード信号を出力する
複数の論理回路とにより試験回路を構成した。
【0011】さらに、上記目的を達成するために、テス
ト用データとテスト用クロックとを受ける縦列接続した
複数のシフトレジスタと、システムリセット信号を受け
前記シフトレジスタの一部の出力信号に基づいてテスト
イネーブル信号を出力するスタートコマンド検出回路
と、前記シフトレジスタの残部の出力信号を所定の論理
でデコードし前記テストイネーブル信号に基づいてテス
トモード信号を出力する複数の論理回路とにより試験回
路を構成した。
ト用データとテスト用クロックとを受ける縦列接続した
複数のシフトレジスタと、システムリセット信号を受け
前記シフトレジスタの一部の出力信号に基づいてテスト
イネーブル信号を出力するスタートコマンド検出回路
と、前記シフトレジスタの残部の出力信号を所定の論理
でデコードし前記テストイネーブル信号に基づいてテス
トモード信号を出力する複数の論理回路とにより試験回
路を構成した。
【0012】
数の論理回路によって最大の組み合わせとなるようにデ
コードされ、テストイネーブル信号に基づいてテストモ
ード信号として出力される。
コードされ、テストイネーブル信号に基づいてテストモ
ード信号として出力される。
【0013】またスタートコマンド検出回路を設けた場
合は、このスタートコマンド検出回路がシフトレジスタ
の一部の出力信号に基づいてテストイネーブル信号を生
成するので、論理回路はシフトレジスタの残部の出力信
号を所定の論理でデコードし、スタートコマンド検出回
路からのテストイネーブル信号に基づいてテストモード
信号を出力する。
合は、このスタートコマンド検出回路がシフトレジスタ
の一部の出力信号に基づいてテストイネーブル信号を生
成するので、論理回路はシフトレジスタの残部の出力信
号を所定の論理でデコードし、スタートコマンド検出回
路からのテストイネーブル信号に基づいてテストモード
信号を出力する。
【0014】
【実施例】以下、本発明を図面に基づいて説明する。
【0015】図1(a)は本発明による半導体集積回路
装置の試験回路の第1の実施例の回路図であり、同図
(b)に示す表記法は同図(c)に示す回路の略記であ
る。
装置の試験回路の第1の実施例の回路図であり、同図
(b)に示す表記法は同図(c)に示す回路の略記であ
る。
【0016】この試験回路は、テスト用クロックTCL
Kで動作するn個のデータフリップフロップQ1、Q
2、Q3、・・・Qnが前段のQ出力端子が次段のD入
力端子に接続されるように縦列に接続されたn段のシフ
トレジスタと、各データフリッ ドする論理回路G10、G11、G12、G13、・・
・により構成されており、各論理回路の出力をテストモ
ード信号m0、m1、m2、m3、・・・m(2n −
1)とする。すなわちn段のシフトレジスタの場合は2
n 個のテストモード信号が出力される。各論理回路G1
0、G11、G12、・・・のひとつの入力端子はテス
トイネーブル信号TEの入力端子に接続されており、シ
フトレジスタの初段のデータフリップフロップQ1のD
入力端子はテスト用データTDATAの入力端子に接続
されている。
Kで動作するn個のデータフリップフロップQ1、Q
2、Q3、・・・Qnが前段のQ出力端子が次段のD入
力端子に接続されるように縦列に接続されたn段のシフ
トレジスタと、各データフリッ ドする論理回路G10、G11、G12、G13、・・
・により構成されており、各論理回路の出力をテストモ
ード信号m0、m1、m2、m3、・・・m(2n −
1)とする。すなわちn段のシフトレジスタの場合は2
n 個のテストモード信号が出力される。各論理回路G1
0、G11、G12、・・・のひとつの入力端子はテス
トイネーブル信号TEの入力端子に接続されており、シ
フトレジスタの初段のデータフリップフロップQ1のD
入力端子はテスト用データTDATAの入力端子に接続
されている。
【0017】次に4段のシフトレジスタの場合について
動作を説明する。
動作を説明する。
【0018】図1(d)はタイミングチャートを示して
おり、シフトレジスタを構成している各データフリップ
フロップはテスト用クロックTCLKの立ち上がりで動
作するので、テスト用データTDATAからテスト用ク
ロックTCLKの立ち下がりで変化する信号を入力して
いき、所望のテストモード信号がデコードされるように
シフトレジスタにテスト用データを入力していく。
おり、シフトレジスタを構成している各データフリップ
フロップはテスト用クロックTCLKの立ち上がりで動
作するので、テスト用データTDATAからテスト用ク
ロックTCLKの立ち下がりで変化する信号を入力して
いき、所望のテストモード信号がデコードされるように
シフトレジスタにテスト用データを入力していく。
【0019】次に所望のテストモード信号がデコードさ
れる状態までシフトレジスタのデータがシフトしてきた
らテストイネーブル信号TEを「H」にして所望のテス
トモード信号をアクティブにする。図1(d)のタイミ
ングチャートはテストモード信号m1とm2をアクティ
ブにする場合を示す。本実施例ではn段のシフトレジス
タで2n 個のテストモード信号を出力することができ
る。
れる状態までシフトレジスタのデータがシフトしてきた
らテストイネーブル信号TEを「H」にして所望のテス
トモード信号をアクティブにする。図1(d)のタイミ
ングチャートはテストモード信号m1とm2をアクティ
ブにする場合を示す。本実施例ではn段のシフトレジス
タで2n 個のテストモード信号を出力することができ
る。
【0020】図2(a)は本発明による半導体集積回路
装置の試験回路の第2の実施例の回路図であり、(b)
はタイミングチャートである。
装置の試験回路の第2の実施例の回路図であり、(b)
はタイミングチャートである。
【0021】この実施例は6個のデータフリップフロッ
プQ1ないしQ6で構成した6段のシフトレジスタの試
験回路であり、前3段のデータフリップフロップQ1〜
Q3の出力信号を第1の実施例と同様にデコード用のデ
ータとして使用し、後3段のデータフリップフロップQ
4〜Q6の出力信号をスタートコマンド用データとして
使用する。本実施例は第1の実施例にスタートコマンド
検出回路(図中に破線で示してある)1を追加したもの
である。
プQ1ないしQ6で構成した6段のシフトレジスタの試
験回路であり、前3段のデータフリップフロップQ1〜
Q3の出力信号を第1の実施例と同様にデコード用のデ
ータとして使用し、後3段のデータフリップフロップQ
4〜Q6の出力信号をスタートコマンド用データとして
使用する。本実施例は第1の実施例にスタートコマンド
検出回路(図中に破線で示してある)1を追加したもの
である。
【0022】スタートコマンド検出回路1では、データ
フリップフロップQ4〜Q6の出力信号3ビットとテス
ト用クロックTCLKの反転信号とを入力信号とする4
入力ANDゲートG15の出力端子がRSラッチ回路
(破線で示してある)1aの一方の入力端子(以下では
「セット入力端子」という)に接続され、RSラッチ回
路1aを構成しているリセット側の3入力NORゲート
G16の出力(以下では「RSラッチ回路の出力」とい
う)は各テストモード信号m0〜m7を発生させるデコ
ード用の論理回路G20〜G27にテストイネーブル信
号TEとして入力されるとともに、テスト用クロックT
CLKとともに2入力ANDゲートG17に入力される
ようになっている。ANDゲートG17の出力は、シス
テムリセット信号が一方の入力端子に入力されている2
入力ORゲートG18の他方の入力端子に入力されるよ
うになっており、このORゲートG18の出力はシフト
レジスタを構成している各データフリップフロップQ1
〜Q6のリセット端子Rに入力されるようになってい
る。またORゲート18の出力は、一方の入力端子にテ
スト用クロックTCLKの反転信号が入力されている2
入力ANDゲートG19の他方の入力端子に接続され、
このANDゲートG19の出力はRSラッチ回路1aの
他方の入力端子(以下では「リセット入力端子」とい
う)に入力するように接続されている。またRSラッチ
回路1aのリセット入力端子にはシステムリセット信号
が入力されるようになっている。
フリップフロップQ4〜Q6の出力信号3ビットとテス
ト用クロックTCLKの反転信号とを入力信号とする4
入力ANDゲートG15の出力端子がRSラッチ回路
(破線で示してある)1aの一方の入力端子(以下では
「セット入力端子」という)に接続され、RSラッチ回
路1aを構成しているリセット側の3入力NORゲート
G16の出力(以下では「RSラッチ回路の出力」とい
う)は各テストモード信号m0〜m7を発生させるデコ
ード用の論理回路G20〜G27にテストイネーブル信
号TEとして入力されるとともに、テスト用クロックT
CLKとともに2入力ANDゲートG17に入力される
ようになっている。ANDゲートG17の出力は、シス
テムリセット信号が一方の入力端子に入力されている2
入力ORゲートG18の他方の入力端子に入力されるよ
うになっており、このORゲートG18の出力はシフト
レジスタを構成している各データフリップフロップQ1
〜Q6のリセット端子Rに入力されるようになってい
る。またORゲート18の出力は、一方の入力端子にテ
スト用クロックTCLKの反転信号が入力されている2
入力ANDゲートG19の他方の入力端子に接続され、
このANDゲートG19の出力はRSラッチ回路1aの
他方の入力端子(以下では「リセット入力端子」とい
う)に入力するように接続されている。またRSラッチ
回路1aのリセット入力端子にはシステムリセット信号
が入力されるようになっている。
【0023】次に図2(b)に示したタイミングチャー
トを参照して動作を説明する。
トを参照して動作を説明する。
【0024】第1の実施例と同様にテスト用データTD
ATAからテスト用クロックTCLKの立ち下がりで変
化する信号を入力していき、データフリップフロップQ
4、Q5、Q6のQ出力がすべて「H」になったとき、
テスト用クロックTCLKの立ち下がりのタイミングで
スタートコマンド検出回路1内のRSラッチ回路1aが
セット状態となり、RSラッチ回路1aの出力が「H」
となり、テストイネーブル信号TEが「H」となるの
で、データフリップフロップQ1〜Q3の出力信号をデ
コードした論理回路がアクティブ状態になる。図2
(b)のタイミングチャートではテストモード信号m2
とm1がアクティブになった場合を示す。またテストイ
ネーブル信号TEが「H」となっているテストモード期
間中テストモード動作が終了したら次のテスト用クロッ
クTCLKの「H」信号でシフトレジスタにリセットを
かけ、テスト用クロックTCLKの「L」信号でスター
トコマンド検出回路1内のRSラッチ回路1aにリセッ
トをかけ初期状態にもどる。
ATAからテスト用クロックTCLKの立ち下がりで変
化する信号を入力していき、データフリップフロップQ
4、Q5、Q6のQ出力がすべて「H」になったとき、
テスト用クロックTCLKの立ち下がりのタイミングで
スタートコマンド検出回路1内のRSラッチ回路1aが
セット状態となり、RSラッチ回路1aの出力が「H」
となり、テストイネーブル信号TEが「H」となるの
で、データフリップフロップQ1〜Q3の出力信号をデ
コードした論理回路がアクティブ状態になる。図2
(b)のタイミングチャートではテストモード信号m2
とm1がアクティブになった場合を示す。またテストイ
ネーブル信号TEが「H」となっているテストモード期
間中テストモード動作が終了したら次のテスト用クロッ
クTCLKの「H」信号でシフトレジスタにリセットを
かけ、テスト用クロックTCLKの「L」信号でスター
トコマンド検出回路1内のRSラッチ回路1aにリセッ
トをかけ初期状態にもどる。
【0025】図2(b)ではスタートコマンド検出回路
1がデータフリップフロップQ4〜Q6のすべての出力
を「H」として設定したが、データフリップフロップQ
4〜Q6のQ出力およびQ出力を任意に選択したり、ゲ
ートG1の論理を変えることによりスタートコマンドは
自由に設定できる。またシフトレジスタを構成するデー
タフリップフロップの数を増すことによりスタートコマ
ンドのビット数を増加させ、ノイズなどの誤信号による
テストモードへの進入を防ぐ安全性を増したり、デコー
ド回路のデータ用のデータフリップフロップをn個に増
せばテストモードの数は2n 個に容易に増加することが
できる。
1がデータフリップフロップQ4〜Q6のすべての出力
を「H」として設定したが、データフリップフロップQ
4〜Q6のQ出力およびQ出力を任意に選択したり、ゲ
ートG1の論理を変えることによりスタートコマンドは
自由に設定できる。またシフトレジスタを構成するデー
タフリップフロップの数を増すことによりスタートコマ
ンドのビット数を増加させ、ノイズなどの誤信号による
テストモードへの進入を防ぐ安全性を増したり、デコー
ド回路のデータ用のデータフリップフロップをn個に増
せばテストモードの数は2n 個に容易に増加することが
できる。
【0026】
【発明の効果】以上説明したように、本発明によれば、
シフトレジスタから出力される各信号を論理回路により
所定の論理でデコードしてテストモード信号を生成する
ようにしたので、n個のシフトレジスタを使用すれば最
大2n 個のテストモード信号を作り出すことができる。
またスタートコマンド検出回路を付加することによって
通常使用時にノイズなどの誤信号により容易にテストモ
ードに入らないようにすることができ、誤動作防止の安
全性を高めることができる。
シフトレジスタから出力される各信号を論理回路により
所定の論理でデコードしてテストモード信号を生成する
ようにしたので、n個のシフトレジスタを使用すれば最
大2n 個のテストモード信号を作り出すことができる。
またスタートコマンド検出回路を付加することによって
通常使用時にノイズなどの誤信号により容易にテストモ
ードに入らないようにすることができ、誤動作防止の安
全性を高めることができる。
【図1】(a)は本発明による半導体集積回路装置の試
験回路の第1の実施例の回路図、(b)は(c)に示し
た回路表記法の略記法を示し、(d)はタイミングチャ
ートを示す。
験回路の第1の実施例の回路図、(b)は(c)に示し
た回路表記法の略記法を示し、(d)はタイミングチャ
ートを示す。
【図2】(a)は本発明による半導体集積回路装置の試
験回路の第2の実施例の回路図、(b)はタイミングチ
ャートを示す。
験回路の第2の実施例の回路図、(b)はタイミングチ
ャートを示す。
【図3】(a)は従来の半導体集積回路の試験回路の一
例、(b)はタイミングチャートを示す。
例、(b)はタイミングチャートを示す。
【図4】従来の半導体集積回路の試験回路の他の例を示
す。
す。
Q1〜Q6、Qn データフリップフロップ G15〜G19 ゲート G10〜G13、G20〜G27 論理回路 m0〜m7 テストモード信号 TDATA テスト用データ TCLK テスト用クロック TE テストイネーブル信号
Claims (3)
- 【請求項1】 テスト用データとテスト用クロックとを
受ける縦列接続した複数のシフトレジスタと、該シフト
レジスタの各出力信号を所定の論理でデコードしテスト
イネーブル信号に基づいてテストモード信号を出力する
複数の論理回路とを有する試験回路を備えたことを特徴
とする半導体集積回路装置。 - 【請求項2】 テスト用データとテスト用クロックとを
受ける縦列接続した複数のシフトレジスタと、システム
リセット信号を受け前記シフトレジスタの一部の出力信
号に基づいてテストイネーブル信号を出力するスタート
コマンド検出回路と、前記シフトレジスタの残部の出力
信号を所定の論理でデコードし前記テストイネーブル信
号に基づいてテストモード信号を出力する複数の論理回
路と、を有する試験回路を備えたことを特徴とする半導
体集積回路装置。 - 【請求項3】 前記シフトレジスタがデータフリップフ
ロップで構成された請求項1または2に記載の半導体集
積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5173748A JP2581318B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5173748A JP2581318B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0777557A true JPH0777557A (ja) | 1995-03-20 |
JP2581318B2 JP2581318B2 (ja) | 1997-02-12 |
Family
ID=15966405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5173748A Expired - Fee Related JP2581318B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2581318B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100396789B1 (ko) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 기능 변경 회로 |
KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
JP2007232626A (ja) * | 2006-03-02 | 2007-09-13 | Denso Corp | テストモード設定回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH026774A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | LSi試験方法 |
JPH04181186A (ja) * | 1990-11-15 | 1992-06-29 | Sharp Corp | 集積回路のテストモード設定回路 |
-
1993
- 1993-06-21 JP JP5173748A patent/JP2581318B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2581318B2 (ja) | 1997-02-12 |
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