JPH0637737A - Crc演算回路 - Google Patents
Crc演算回路Info
- Publication number
- JPH0637737A JPH0637737A JP4187748A JP18774892A JPH0637737A JP H0637737 A JPH0637737 A JP H0637737A JP 4187748 A JP4187748 A JP 4187748A JP 18774892 A JP18774892 A JP 18774892A JP H0637737 A JPH0637737 A JP H0637737A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- exclusive
- holding circuit
- holding
- crc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Detection And Prevention Of Errors In Transmission (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】生成多項式に変更が生じた際に大規模な回路変
更を必要とせずに対応することができる。 【構成】CRC演算で用いる生成多項式の最高次数がn
次までの時に、演算結果を保持するn段保持回路1と、
n段保持回路1の出力の内から生成多項式の係数入力に
従い再帰符号を1つ選択し出力する再帰符号選択回路2
と、演算の対象となる2進情報入力と再帰符号との排他
的論理和をとり1段目の保持回路に出力する排他的論理
和回路13と排他的論理和回路13の出力と生成多項式
の各係数入力との論理和をとる論理和回路4〜5と、各
論理和回路4〜5の出力をn段保持回路1の排他的論理
和回路に加える構成となっている。
更を必要とせずに対応することができる。 【構成】CRC演算で用いる生成多項式の最高次数がn
次までの時に、演算結果を保持するn段保持回路1と、
n段保持回路1の出力の内から生成多項式の係数入力に
従い再帰符号を1つ選択し出力する再帰符号選択回路2
と、演算の対象となる2進情報入力と再帰符号との排他
的論理和をとり1段目の保持回路に出力する排他的論理
和回路13と排他的論理和回路13の出力と生成多項式
の各係数入力との論理和をとる論理和回路4〜5と、各
論理和回路4〜5の出力をn段保持回路1の排他的論理
和回路に加える構成となっている。
Description
【0001】
【産業上の利用分野】本発明は2進情報のCRC演算回
路に関し、特に同期端局装置などのデータパリティチェ
ックに用いられるCRC演算回路に関する。
路に関し、特に同期端局装置などのデータパリティチェ
ックに用いられるCRC演算回路に関する。
【0002】
【従来の技術】従来、この種の2進情報のCRC(Cy
clic Redundancy Check=冗長度
符号チェック)演算回路は、ある1つの特定された生成
多項式に従画うCRC演算を行う回路になっている。
clic Redundancy Check=冗長度
符号チェック)演算回路は、ある1つの特定された生成
多項式に従画うCRC演算を行う回路になっている。
【0003】図2に従来回路の一列を示し、4次の生成
多項式X4 +X+1のCRC演算回路を示す。4段の係
数回路21〜24と2段の排他的論理和回路25,26
とから構成され、2進信号を入力し4次の生成多項式X
4 +X+1の演算を行いその結果を各保持回路に保持す
る。
多項式X4 +X+1のCRC演算回路を示す。4段の係
数回路21〜24と2段の排他的論理和回路25,26
とから構成され、2進信号を入力し4次の生成多項式X
4 +X+1の演算を行いその結果を各保持回路に保持す
る。
【0004】
【発明が解決しようとする課題】上述した従来の2進信
号のCRC演算回路は、ある1つの特定された生成多項
式に従うCRC演算しかできなので、生成多項式の切替
が必要とされる場合には、必要とされる生成多項式の種
類だけCRC演算回路を用意しなければならず、回路規
模が大きくなる。また、必要とされる生成多項式に変更
が生じた際には大規模な回路変更が必要になるという問
題がある。
号のCRC演算回路は、ある1つの特定された生成多項
式に従うCRC演算しかできなので、生成多項式の切替
が必要とされる場合には、必要とされる生成多項式の種
類だけCRC演算回路を用意しなければならず、回路規
模が大きくなる。また、必要とされる生成多項式に変更
が生じた際には大規模な回路変更が必要になるという問
題がある。
【0005】
【課題を解決するための手段】本発明のCRC演算回路
は、第1か第nまでの保持回路の各間をそれぞれ対応す
る第1から第n−1までの排他的論理和回路を介し接続
したn次生成多項式のCRC演算の結果を保持するn段
の保持回路と、前記n段保持回路の前記第1からの第n
の保持回路出力の内から生成多項式の第1から第nの係
数入力信号に従い再帰符号信号を1つ選択し出力する再
帰符号選択回路と、CRC演算対象となる入力2進信号
と前記再帰符号信号との排他的論理和をとりその出力信
号を前記n段保持回路の前記第1の保持回路に入力する
第nの排他的論理和回路と、前記第nの排他的論理和回
路の出力信号と前記第1から第n−1のの係数入力信号
とのそれぞれの論理和をとりこの出力信号をそれぞれ対
応する前記第1から第n−1の排他的論理和回路に入力
する第1から第n−1の論理和回路とを備えている。
は、第1か第nまでの保持回路の各間をそれぞれ対応す
る第1から第n−1までの排他的論理和回路を介し接続
したn次生成多項式のCRC演算の結果を保持するn段
の保持回路と、前記n段保持回路の前記第1からの第n
の保持回路出力の内から生成多項式の第1から第nの係
数入力信号に従い再帰符号信号を1つ選択し出力する再
帰符号選択回路と、CRC演算対象となる入力2進信号
と前記再帰符号信号との排他的論理和をとりその出力信
号を前記n段保持回路の前記第1の保持回路に入力する
第nの排他的論理和回路と、前記第nの排他的論理和回
路の出力信号と前記第1から第n−1のの係数入力信号
とのそれぞれの論理和をとりこの出力信号をそれぞれ対
応する前記第1から第n−1の排他的論理和回路に入力
する第1から第n−1の論理和回路とを備えている。
【0006】
【実施例】次に、本発明の一実施例をについて図面を参
照して説明する。図1は、本発明の一実施例を示すブロ
ック図である。
照して説明する。図1は、本発明の一実施例を示すブロ
ック図である。
【0007】図1において、n次までのCRC演算を可
能とした時の生成多項式をan Xn+an-1 Xn-1 +…
+a2 X2 +a1 X1 +1(係数an ,an-1 ,…,a
2 ,a1 は“0”または“1”。次数nは1以上の整
数。)とすると、n段保持回路10はCRC演算の結果
を保持する保持回路(1)11〜保持回路(n)13と
排他的論理和回路(1)14〜排他的論理話回路(n−
1)15で構成されるn段の保持回路、再帰符号選択回
路1はn段保持回路1の出力の内から生成多項式のa1
〜an 係数入力信号6に従い再帰符号信号Iを1つ選択
し出力する。排他的論理和回路(n)3はCRC演算の
対象となる入力2進信号6と再帰符号信号8との排他的
論理和をとり1段目の保持回路(1)11に出力する論
理和回路(1)4〜論理和回路(n−1)5は排他的論
理和回路(n)3の出力と生成多項式a1 〜an-1 係数
入力信号6とのそれぞれの論理和をとる。論理和回路
(1)4〜論理和回路(n−1)5の各出力信号は対応
する排他的論理和回路(1)14〜(n−1)15の入
力に加えられている。
能とした時の生成多項式をan Xn+an-1 Xn-1 +…
+a2 X2 +a1 X1 +1(係数an ,an-1 ,…,a
2 ,a1 は“0”または“1”。次数nは1以上の整
数。)とすると、n段保持回路10はCRC演算の結果
を保持する保持回路(1)11〜保持回路(n)13と
排他的論理和回路(1)14〜排他的論理話回路(n−
1)15で構成されるn段の保持回路、再帰符号選択回
路1はn段保持回路1の出力の内から生成多項式のa1
〜an 係数入力信号6に従い再帰符号信号Iを1つ選択
し出力する。排他的論理和回路(n)3はCRC演算の
対象となる入力2進信号6と再帰符号信号8との排他的
論理和をとり1段目の保持回路(1)11に出力する論
理和回路(1)4〜論理和回路(n−1)5は排他的論
理和回路(n)3の出力と生成多項式a1 〜an-1 係数
入力信号6とのそれぞれの論理和をとる。論理和回路
(1)4〜論理和回路(n−1)5の各出力信号は対応
する排他的論理和回路(1)14〜(n−1)15の入
力に加えられている。
【0008】次に、この実施例の動作について説明す
る。仮に、図1のCRC演算回路において、n=6とし
て生成多項式の次数を最高6次まで設定可能の時に、生
成多項式X4 +X+1の設定を行ったとすると、生成多
項式の係数入力信号6はa6=0,a5=0,a4=
0,a3=0,a2=0,a1=0となる。この生成多
項式の係数入力信号6に従い、再起符号選択路2は6段
保持回路1の4番目の出力を選択し再帰符号信号8とし
て出力する。論理和回路(1)4〜(5)5は1、4番
目が排他的論理和回路(6)3の出力をそのまま出力
し、残りの2,3,5番目は“0”を出力する。演算結
果は6段保持回路1の1〜4番目の保持回路1に入る。
る。仮に、図1のCRC演算回路において、n=6とし
て生成多項式の次数を最高6次まで設定可能の時に、生
成多項式X4 +X+1の設定を行ったとすると、生成多
項式の係数入力信号6はa6=0,a5=0,a4=
0,a3=0,a2=0,a1=0となる。この生成多
項式の係数入力信号6に従い、再起符号選択路2は6段
保持回路1の4番目の出力を選択し再帰符号信号8とし
て出力する。論理和回路(1)4〜(5)5は1、4番
目が排他的論理和回路(6)3の出力をそのまま出力
し、残りの2,3,5番目は“0”を出力する。演算結
果は6段保持回路1の1〜4番目の保持回路1に入る。
【0009】
【発明の効果】以上説明したように本発明は、生成多項
式の係数を任意に設定可能とすることにより、生成多項
敷の切替が必要とされる場合に、必要される生成多項式
の種類だけCRC演算回路を用意する必要は無く、本C
RC演算回路は一つで済むので、回路規模を小さくでき
るという効果がある。また、必要とされる生成多項式の
係数に変更が生じた際にも、設定を変えるだけで済むの
で、変更が容易にできるという効果あがる。
式の係数を任意に設定可能とすることにより、生成多項
敷の切替が必要とされる場合に、必要される生成多項式
の種類だけCRC演算回路を用意する必要は無く、本C
RC演算回路は一つで済むので、回路規模を小さくでき
るという効果がある。また、必要とされる生成多項式の
係数に変更が生じた際にも、設定を変えるだけで済むの
で、変更が容易にできるという効果あがる。
【図1】本発明の一実施例を示すブロック図である。
【図2】従来例のブロック図である。
1 保持回路(1)〜(n) 2 再帰符号選択回路 3 排他的論理和回路(1) 4 論理和回路(1)〜(n−1) 5 排他的論理和回路(2)〜(n) 6 生成多項式の係数入力 7 2進情報入力 8 再帰符号
Claims (1)
- 【請求項1】 第1か第nまでの保持回路の各間をそれ
ぞれ対応する第1から第n−1までの排他的論理和回路
を介し接続したn次生成多項式のCRC演算の結果を保
持するn段の保持回路と、前記n段保持回路の前記第1
からの第nの保持回路出力の内から生成多項式の第1か
ら第nの係数入力信号に従い再帰符号信号を1つ選択し
出力する再帰符号選択回路と、CRC演算対象となる入
力2進信号と前記再帰符号信号との排他的論理和をとり
その出力信号を前記n段保持回路の前記第1の保持回路
に入力する第nの排他的論理和回路と、前記第nの排他
的論理和回路の出力信号と前記第1から第n−1のの係
数入力信号とのそれぞれの論理和をとりこの出力信号を
それぞれ対応する前記第1から第n−1の排他的論理和
回路に入力する第1から第n−1の論理和回路とを備え
ることを特徴とするCRC演算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4187748A JPH0637737A (ja) | 1992-07-15 | 1992-07-15 | Crc演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4187748A JPH0637737A (ja) | 1992-07-15 | 1992-07-15 | Crc演算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0637737A true JPH0637737A (ja) | 1994-02-10 |
Family
ID=16211517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4187748A Withdrawn JPH0637737A (ja) | 1992-07-15 | 1992-07-15 | Crc演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0637737A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6041434A (en) * | 1996-10-09 | 2000-03-21 | Nec Corporation | Code generator for selectively producing cyclic redundancy check data codes different in data length |
JP2012238952A (ja) * | 2011-05-10 | 2012-12-06 | Fujitsu Ltd | Crc演算回路及びプロセッサ |
-
1992
- 1992-07-15 JP JP4187748A patent/JPH0637737A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6041434A (en) * | 1996-10-09 | 2000-03-21 | Nec Corporation | Code generator for selectively producing cyclic redundancy check data codes different in data length |
JP2012238952A (ja) * | 2011-05-10 | 2012-12-06 | Fujitsu Ltd | Crc演算回路及びプロセッサ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |