JPH10117147A - エラーチェック用データ発生回路 - Google Patents
エラーチェック用データ発生回路Info
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- JPH10117147A JPH10117147A JP8268046A JP26804696A JPH10117147A JP H10117147 A JPH10117147 A JP H10117147A JP 8268046 A JP8268046 A JP 8268046A JP 26804696 A JP26804696 A JP 26804696A JP H10117147 A JPH10117147 A JP H10117147A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
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- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【課題】 次数が異なる生成多項式の複数のＣＲＣ（エ
ラーチェック用データ）の演算を必要とする場合に、各
ＣＲＣ発生回路のそれぞれにフリップフロップとＸＯＲ
ゲートが必要であり、回路規模が大きくなる。 【解決手段】 次数の異なる生成多項式のＣＲＣ発生回
路のうち、最大次数のＣＲＣ発生回路の次数と同じ数の
フリップフロップ１１ａ〜１１ｐを縦続接続し、かつ生
成多項式の項に対応するフリップフロップの出力にＸＯ
Ｒゲート１２ａ〜１２ｄを介挿する。また、各生成多項
式の項のうち、共通しない項にはそのＸＯＲゲートを有
効にするか否かを選択するマルチプレクサ１３ａ，１３
ｂを設ける。最大次数以下のものは、最大次数内に含ま
れるため、演算を行うためのフリップフロップの数を削
減することができ、共通する項についてはＸＯＲゲート
も共有してＸＯＲゲートは１つで構成でき、ＸＯＲゲー
トの数を削減することができる。
ラーチェック用データ）の演算を必要とする場合に、各
ＣＲＣ発生回路のそれぞれにフリップフロップとＸＯＲ
ゲートが必要であり、回路規模が大きくなる。 【解決手段】 次数の異なる生成多項式のＣＲＣ発生回
路のうち、最大次数のＣＲＣ発生回路の次数と同じ数の
フリップフロップ１１ａ〜１１ｐを縦続接続し、かつ生
成多項式の項に対応するフリップフロップの出力にＸＯ
Ｒゲート１２ａ〜１２ｄを介挿する。また、各生成多項
式の項のうち、共通しない項にはそのＸＯＲゲートを有
効にするか否かを選択するマルチプレクサ１３ａ，１３
ｂを設ける。最大次数以下のものは、最大次数内に含ま
れるため、演算を行うためのフリップフロップの数を削
減することができ、共通する項についてはＸＯＲゲート
も共有してＸＯＲゲートは１つで構成でき、ＸＯＲゲー
トの数を削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明はデータ伝送において
用いられるエラーチェック用のデータであるＣＲＣ（Cy
clic Redundancy Check ）の発生回路に関し、特に送信
データフレームに異なるデータ長のＣＲＣ、あるいは複
数のＣＲＣを付加して送信することができるＣＲＣ発生
回路に関する。
用いられるエラーチェック用のデータであるＣＲＣ（Cy
clic Redundancy Check ）の発生回路に関し、特に送信
データフレームに異なるデータ長のＣＲＣ、あるいは複
数のＣＲＣを付加して送信することができるＣＲＣ発生
回路に関する。
【０００２】
【従来の技術】ＣＲＣ発生回路は、データ伝送において
用いられるエラーチェック用のデータであるＣＲＣを発
生させるために用いられる。図５（ａ）にデータ伝送で
用いられる一般的なデータフレーム例を示す。データフ
レームのデータフィールド５１に対してＣＲＣ発生回路
で演算を行い、その結果をデータフレームのデータフィ
ールド５１に続いてＣＲＣフィールド５３またはＣＲＣ
フィールド５５として送信する。受信側では、このデー
タフレームのデータフィールド５１とＣＲＣフィールド
５３またはＣＲＣフィールド５５に対してＣＲＣ照合回
路で演算を行い、その結果がある決められた定数と一致
しているならば、受信したデータフレームにはエラーが
ないと判断することができる。逆に、ＣＲＣ照合回路の
結果と定数が一致していない場合は、受信したデータフ
レームはエラーデータを含んでおり、データ伝送中にエ
ラーが発生したことになる。
用いられるエラーチェック用のデータであるＣＲＣを発
生させるために用いられる。図５（ａ）にデータ伝送で
用いられる一般的なデータフレーム例を示す。データフ
レームのデータフィールド５１に対してＣＲＣ発生回路
で演算を行い、その結果をデータフレームのデータフィ
ールド５１に続いてＣＲＣフィールド５３またはＣＲＣ
フィールド５５として送信する。受信側では、このデー
タフレームのデータフィールド５１とＣＲＣフィールド
５３またはＣＲＣフィールド５５に対してＣＲＣ照合回
路で演算を行い、その結果がある決められた定数と一致
しているならば、受信したデータフレームにはエラーが
ないと判断することができる。逆に、ＣＲＣ照合回路の
結果と定数が一致していない場合は、受信したデータフ
レームはエラーデータを含んでおり、データ伝送中にエ
ラーが発生したことになる。
【０００３】このようなＣＲＣ発生回路の一例を図６に
示す。同図は８ビットのＣＲＣ（以下、ＣＲＣ８）を演
算する回路の一例であり、直列に接続された８個のフリ
ップフロップ１１ａ〜１１ｈと、３個のＸＯＲゲート１
２ａ〜１２ｃと、１個のインバータ１９によって構成さ
れている。このＣＲＣ発生回路では、Ｘ8 ，Ｘ5 ，Ｘの
各項に相当するフリップフロップ１１ａ，１１ｅ，１１
ｈにそれぞれＸＯＲゲート１２ａ，１２ｂ，１２ｃが接
続されている。このため、このＣＲＣ発生回路から得ら
れるＣＲＣ８〔Ｇ8 （Ｘ）〕は以下の生成多項式で得ら
れる。 Ｇ8 （Ｘ）＝Ｘ8 ＋Ｘ5 ＋Ｘ＋１
示す。同図は８ビットのＣＲＣ（以下、ＣＲＣ８）を演
算する回路の一例であり、直列に接続された８個のフリ
ップフロップ１１ａ〜１１ｈと、３個のＸＯＲゲート１
２ａ〜１２ｃと、１個のインバータ１９によって構成さ
れている。このＣＲＣ発生回路では、Ｘ8 ，Ｘ5 ，Ｘの
各項に相当するフリップフロップ１１ａ，１１ｅ，１１
ｈにそれぞれＸＯＲゲート１２ａ，１２ｂ，１２ｃが接
続されている。このため、このＣＲＣ発生回路から得ら
れるＣＲＣ８〔Ｇ8 （Ｘ）〕は以下の生成多項式で得ら
れる。 Ｇ8 （Ｘ）＝Ｘ8 ＋Ｘ5 ＋Ｘ＋１
【０００４】一方、図７は１６ビットのＣＲＣ（以下、
ＣＲＣ１６）を演算するＣＲＣ発生回路の一例であり、
直列接続された１６個のフリップフロップ１１ａ〜１１
ｐと、３個のＸＯＲゲート１２ａ〜１２ｃと、１個のイ
ンバータ１９によって構成されている。このＣＲＣ発生
回路ではＸ16，Ｘ12，Ｘ5 の各項に相当するフリップ・
フロップ１１ｅ，１１ｌ，１１ｐにそれぞれＸＯＲゲー
ト１２ａ，１２ｂ，１２ｃが接続されている。このた
め、このＣＲＣ発生回路から得られるＣＲＣ１６〔Ｇ16
（Ｘ）〕は以下の生成多項式で得られる。 Ｇ16（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１
ＣＲＣ１６）を演算するＣＲＣ発生回路の一例であり、
直列接続された１６個のフリップフロップ１１ａ〜１１
ｐと、３個のＸＯＲゲート１２ａ〜１２ｃと、１個のイ
ンバータ１９によって構成されている。このＣＲＣ発生
回路ではＸ16，Ｘ12，Ｘ5 の各項に相当するフリップ・
フロップ１１ｅ，１１ｌ，１１ｐにそれぞれＸＯＲゲー
ト１２ａ，１２ｂ，１２ｃが接続されている。このた
め、このＣＲＣ発生回路から得られるＣＲＣ１６〔Ｇ16
（Ｘ）〕は以下の生成多項式で得られる。 Ｇ16（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１
【０００５】ここで、図５に示したように、データフレ
ームのタイプによってＣＲＣ演算を行う生成多項式を変
えなければならない場合がある。例えば、図５（ａ）の
ように、データフィールド５１のデータ長によって、デ
ータ長が長いタイプのデータフレームに対しては、３２
ビットのＣＲＣ（以下、ＣＲＣ３２）のＣＲＣフィール
ド５５を付加するが、データ長が短いタイプのデータフ
レームに対してはＣＲＣ８のＣＲＣフィールド５３を使
用する場合である。ＣＲＣ３２〔Ｇ32（Ｘ）〕は以下の
生成多項式によって得られる。 Ｇ32（Ｘ）＝Ｘ32＋Ｘ26＋Ｘ23＋Ｘ22＋Ｘ16＋Ｘ12＋Ｘ
11＋Ｘ10＋Ｘ8 ＋Ｘ7 ＋Ｘ5 ＋Ｘ4 ＋Ｘ2 ＋Ｘ＋１
ームのタイプによってＣＲＣ演算を行う生成多項式を変
えなければならない場合がある。例えば、図５（ａ）の
ように、データフィールド５１のデータ長によって、デ
ータ長が長いタイプのデータフレームに対しては、３２
ビットのＣＲＣ（以下、ＣＲＣ３２）のＣＲＣフィール
ド５５を付加するが、データ長が短いタイプのデータフ
レームに対してはＣＲＣ８のＣＲＣフィールド５３を使
用する場合である。ＣＲＣ３２〔Ｇ32（Ｘ）〕は以下の
生成多項式によって得られる。 Ｇ32（Ｘ）＝Ｘ32＋Ｘ26＋Ｘ23＋Ｘ22＋Ｘ16＋Ｘ12＋Ｘ
11＋Ｘ10＋Ｘ8 ＋Ｘ7 ＋Ｘ5 ＋Ｘ4 ＋Ｘ2 ＋Ｘ＋１
【０００６】また、例えば、図５（ｂ）のように、同一
データフレーム中でヘッダーフィールド５２に対してＣ
ＲＣ１６のＣＲＣフィールド５４を使用し、データフィ
ールド５１に対してＣＲＣ３２のＣＲＣフィールド５５
を使用する場合もある。無線ＬＡＮの標準であるＩＥＥ
Ｅ８０２．１１では、前述のように、同一データフレー
ム中にＣＲＣ１６とＣＲＣ３２を使用することが規定さ
れている。このように、１つのデータ伝送のシステムに
おいて、複数のＣＲＣ演算が必要な場合、従来の技術で
は、必要数のＣＲＣ発生回路を用意しＣＲＣ発生回路の
出力をマルチプレクサによって選択するようにしてい
た。
データフレーム中でヘッダーフィールド５２に対してＣ
ＲＣ１６のＣＲＣフィールド５４を使用し、データフィ
ールド５１に対してＣＲＣ３２のＣＲＣフィールド５５
を使用する場合もある。無線ＬＡＮの標準であるＩＥＥ
Ｅ８０２．１１では、前述のように、同一データフレー
ム中にＣＲＣ１６とＣＲＣ３２を使用することが規定さ
れている。このように、１つのデータ伝送のシステムに
おいて、複数のＣＲＣ演算が必要な場合、従来の技術で
は、必要数のＣＲＣ発生回路を用意しＣＲＣ発生回路の
出力をマルチプレクサによって選択するようにしてい
た。
【０００７】このような、データフレームに用いるＣＲ
Ｃを変更する要求に対応するために、従来のＣＲＣ発生
回路を含むデータ伝送回路の送信部では、図８に示すよ
うな構成がとられている。図８（ａ）のブロック図で
は、送信データは送信ＦＩＦＯ入力端子２５から送信Ｆ
ＩＦＯ２１に書き込まれ、一時的に蓄積され送信待ちと
なる。送信ＦＩＦＯ２１のデータは逐次読み出され、パ
ラレル−シリアル変換回路２２によってパラレルデータ
からシリアルデータへと変換される。変換されたシリア
ルデータはデータフレームとして送信されると同時に、
ＣＲＣ発生回路７１，７２にも入力され、この送信デー
タからＣＲＣ演算が行われる。図８（ａ）は、２つのＣ
ＲＣ発生回路を使用した場合の例であり、パラレル−シ
リアル変換回路２２の出力である送信データ及び各ＣＲ
Ｃ発生回路７１，７２の出力はマルチプレクサ７５によ
って選択され、送信データ出力端子２６から送信され
る。
Ｃを変更する要求に対応するために、従来のＣＲＣ発生
回路を含むデータ伝送回路の送信部では、図８に示すよ
うな構成がとられている。図８（ａ）のブロック図で
は、送信データは送信ＦＩＦＯ入力端子２５から送信Ｆ
ＩＦＯ２１に書き込まれ、一時的に蓄積され送信待ちと
なる。送信ＦＩＦＯ２１のデータは逐次読み出され、パ
ラレル−シリアル変換回路２２によってパラレルデータ
からシリアルデータへと変換される。変換されたシリア
ルデータはデータフレームとして送信されると同時に、
ＣＲＣ発生回路７１，７２にも入力され、この送信デー
タからＣＲＣ演算が行われる。図８（ａ）は、２つのＣ
ＲＣ発生回路を使用した場合の例であり、パラレル−シ
リアル変換回路２２の出力である送信データ及び各ＣＲ
Ｃ発生回路７１，７２の出力はマルチプレクサ７５によ
って選択され、送信データ出力端子２６から送信され
る。
【０００８】したがって、図５（ａ）に示したようなデ
ータフレームを送信する場合には、送信データがデータ
フィールド５１として送信された後に、第１のＣＲＣ発
生回路７１の演算結果か、第２のＣＲＣ発生回路７２の
演算結果のいずれかをマルチプレクサ７５によって切り
替えて出力することになる。この場合、２つのＣＲＣ発
生回路７１，７２は同時に動作させておき、ＣＲＣフィ
ールドを付加する時に演算結果だけを選択することも可
能であるが、データフレームを送信する前にどのＣＲＣ
発生回路を使用するかを選択しておき、一方のＣＲＣ発
生回路だけを動作させることも可能である。
ータフレームを送信する場合には、送信データがデータ
フィールド５１として送信された後に、第１のＣＲＣ発
生回路７１の演算結果か、第２のＣＲＣ発生回路７２の
演算結果のいずれかをマルチプレクサ７５によって切り
替えて出力することになる。この場合、２つのＣＲＣ発
生回路７１，７２は同時に動作させておき、ＣＲＣフィ
ールドを付加する時に演算結果だけを選択することも可
能であるが、データフレームを送信する前にどのＣＲＣ
発生回路を使用するかを選択しておき、一方のＣＲＣ発
生回路だけを動作させることも可能である。
【０００９】一方、図５（ｂ）に示したようなデータフ
レームを送信する場合には、ヘッダーフィールド５２の
データに対して第１のＣＲＣ発生回路７１で第１のＣＲ
Ｃを発生し、データフィールド５１のデータに対して第
２のＣＲＣ発生回路７２で第２のＣＲＣを発生させる。
それぞれのＣＲＣはマルチプレクサ７５によって、ヘッ
ダーフィールド５２を送信した直後に第１のＣＲＣを選
択して送信し、データフィールド５１を送信した直後に
は第２のＣＲＣを選択して送信する。この場合、２つの
ＣＲＣ発生回路７１，７２は、それぞれの対応するフィ
ールドの期間だけ動作させなければならない。
レームを送信する場合には、ヘッダーフィールド５２の
データに対して第１のＣＲＣ発生回路７１で第１のＣＲ
Ｃを発生し、データフィールド５１のデータに対して第
２のＣＲＣ発生回路７２で第２のＣＲＣを発生させる。
それぞれのＣＲＣはマルチプレクサ７５によって、ヘッ
ダーフィールド５２を送信した直後に第１のＣＲＣを選
択して送信し、データフィールド５１を送信した直後に
は第２のＣＲＣを選択して送信する。この場合、２つの
ＣＲＣ発生回路７１，７２は、それぞれの対応するフィ
ールドの期間だけ動作させなければならない。
【００１０】なお、図８（ａ）のブロック図ではＣＲＣ
発生回路７１，７２の出力がシリアルデータの場合を示
しているが、図８（ｂ）のブロック図に示すように、Ｃ
ＲＣ発生回路７３，７４の出力がパラレルデータの構成
としてもよく、この場合には、送信データとＣＲＣデー
タの選択はパラレル−シリアル変換をする前に行われ
る。つまり、送信データは送信ＦＩＦＯ入力端子２５か
ら送信ＦＩＦＯ２１に書き込まれ、一時的に蓄積され送
信待ちとなる。送信ＦＩＦＯ２１のデータは逐次読み出
され、マルチプレクサ７６によって送信データが選択さ
れ、送信データパラレル−シリアル変換回路２２によっ
てパラレルデータからシリアルデータへと変換される。
変換されたシリアルデータはデータフレームとして送信
されると同時にＣＲＣ発生回路７３，７４にも入力さ
れ、この送信データからＣＲＣ演算が行われる。ヘッダ
ーフィールド５２かデータフィールド５１が送信された
後ＣＲＣデータを送信することになるが、第３のＣＲＣ
発生回路７３の出力か第４のＣＲＣ発生回路７４の出力
かはマルチプレクサ７６によって選択される。マルチプ
レクサ７６によって選択されたＣＲＣデータは、パラレ
ル−シリアル変換回路２２によってパラレルデータから
シリアルデータへと変換され、ＣＲＣフィールド５５と
して送信データ出力端子２６から送信される。
発生回路７１，７２の出力がシリアルデータの場合を示
しているが、図８（ｂ）のブロック図に示すように、Ｃ
ＲＣ発生回路７３，７４の出力がパラレルデータの構成
としてもよく、この場合には、送信データとＣＲＣデー
タの選択はパラレル−シリアル変換をする前に行われ
る。つまり、送信データは送信ＦＩＦＯ入力端子２５か
ら送信ＦＩＦＯ２１に書き込まれ、一時的に蓄積され送
信待ちとなる。送信ＦＩＦＯ２１のデータは逐次読み出
され、マルチプレクサ７６によって送信データが選択さ
れ、送信データパラレル−シリアル変換回路２２によっ
てパラレルデータからシリアルデータへと変換される。
変換されたシリアルデータはデータフレームとして送信
されると同時にＣＲＣ発生回路７３，７４にも入力さ
れ、この送信データからＣＲＣ演算が行われる。ヘッダ
ーフィールド５２かデータフィールド５１が送信された
後ＣＲＣデータを送信することになるが、第３のＣＲＣ
発生回路７３の出力か第４のＣＲＣ発生回路７４の出力
かはマルチプレクサ７６によって選択される。マルチプ
レクサ７６によって選択されたＣＲＣデータは、パラレ
ル−シリアル変換回路２２によってパラレルデータから
シリアルデータへと変換され、ＣＲＣフィールド５５と
して送信データ出力端子２６から送信される。
【００１１】図９は、図８（ａ）のシステム構成によっ
て図５（ｂ）のデータフレームを送信する場合のタイミ
ングチャートである。第１のリセット信号６１はＣＲＣ
発生回路７１をリセットし、第２のリセット信号６２は
ＣＲＣ発生回路７２をリセットする。クロック信号６３
に同期して、パラレル−シリアル変換回路出力６４であ
る送信データがＣＲＣ発生回路７１に入力され、ＣＲＣ
発生回路出力６５が得られる。同様に、クロック信号６
３に同期して、パラレル−シリアル変換回路出力６４で
ある送信データがＣＲＣ発生回路７１に入力され、ＣＲ
Ｃ発生回路出力６６も得られる。コントロール信号６８
ａ，６８ｂ，６８ｃはマルチプレクサ７５に入力され、
コントロール信号６８ａが“１”の期間はパラレル−シ
リアル変換回路出力６４が選択されて、送信データ出力
端子２６から出力される。同様に、コントロール信号６
８ｂが“１”の期間はＣＲＣ発生回路出力６５が選択さ
れ、コントロール信号６８ｃが“１”の期間はＣＲＣ発
生回路出力６６が選択されて、送信データ出力端子２６
から出力される。最終的に、送信データ出力端子２６か
ら出力される信号は送信データ出力６７に示すようにな
る。
て図５（ｂ）のデータフレームを送信する場合のタイミ
ングチャートである。第１のリセット信号６１はＣＲＣ
発生回路７１をリセットし、第２のリセット信号６２は
ＣＲＣ発生回路７２をリセットする。クロック信号６３
に同期して、パラレル−シリアル変換回路出力６４であ
る送信データがＣＲＣ発生回路７１に入力され、ＣＲＣ
発生回路出力６５が得られる。同様に、クロック信号６
３に同期して、パラレル−シリアル変換回路出力６４で
ある送信データがＣＲＣ発生回路７１に入力され、ＣＲ
Ｃ発生回路出力６６も得られる。コントロール信号６８
ａ，６８ｂ，６８ｃはマルチプレクサ７５に入力され、
コントロール信号６８ａが“１”の期間はパラレル−シ
リアル変換回路出力６４が選択されて、送信データ出力
端子２６から出力される。同様に、コントロール信号６
８ｂが“１”の期間はＣＲＣ発生回路出力６５が選択さ
れ、コントロール信号６８ｃが“１”の期間はＣＲＣ発
生回路出力６６が選択されて、送信データ出力端子２６
から出力される。最終的に、送信データ出力端子２６か
ら出力される信号は送信データ出力６７に示すようにな
る。
【００１２】
【発明が解決しようとする課題】このような従来のＣＲ
Ｃ発生回路を備える従来のデータ伝送システムにおいて
は、複数のＣＲＣ演算を必要とする場合に、ＣＲＣ発生
回路の回路構成が大きくなってしまうという問題が生じ
ている。すなわち、必要とするＣＲＣ演算の個数分だけ
ＣＲＣ発生回路を有しているため、例えば、あるデータ
伝送システムにおいて、前述の生成多項式に従ったＣＲ
Ｃ８とＣＲＣ１６が必要とされる場合に、それぞれのＣ
ＲＣ発生回路が必要とされ、これらのＣＲＣ発生回路を
構成するために必要とされる全てのフリップフロップは
８＋１６＝２４個必要となり、ＸＯＲゲートは３＋３＝
６個必要となる。
Ｃ発生回路を備える従来のデータ伝送システムにおいて
は、複数のＣＲＣ演算を必要とする場合に、ＣＲＣ発生
回路の回路構成が大きくなってしまうという問題が生じ
ている。すなわち、必要とするＣＲＣ演算の個数分だけ
ＣＲＣ発生回路を有しているため、例えば、あるデータ
伝送システムにおいて、前述の生成多項式に従ったＣＲ
Ｃ８とＣＲＣ１６が必要とされる場合に、それぞれのＣ
ＲＣ発生回路が必要とされ、これらのＣＲＣ発生回路を
構成するために必要とされる全てのフリップフロップは
８＋１６＝２４個必要となり、ＸＯＲゲートは３＋３＝
６個必要となる。
【００１３】本発明の目的は、複数のＣＲＣ演算を実現
する場合においても１つのＣＲＣ発生回路で構成でき、
これに伴ってＣＲＣ発生回路を構成するフリップフロッ
プ及びＸＯＲゲートの個数を削減し、データ伝送システ
ムにおける回路構成を簡易化することが可能なＣＲＣ発
生回路を提供することにある。
する場合においても１つのＣＲＣ発生回路で構成でき、
これに伴ってＣＲＣ発生回路を構成するフリップフロッ
プ及びＸＯＲゲートの個数を削減し、データ伝送システ
ムにおける回路構成を簡易化することが可能なＣＲＣ発
生回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のＣＲＣ発生回路
は、次数が異なる生成多項式から得られる複数のＣＲＣ
を得るためのＣＲＣ発生回路として、異なる次数の生成
多項式のうち、最大次数に等しい数の縦続接続されたフ
リップフロップと、前記フリップフロップのうち、特定
のフリップフロップの出力と次段のフリップフロップと
の間に介挿されたＸＯＲゲートと、前記次段のフリップ
フロップに前記特定のフリップフロップの出力を入力さ
せるか否かを選択するマルチプレクサとを備え、前記マ
ルチプレクサによってＣＲＣ演算を行う生成多項式の構
成を切り換えるように構成したことを特徴とする。
は、次数が異なる生成多項式から得られる複数のＣＲＣ
を得るためのＣＲＣ発生回路として、異なる次数の生成
多項式のうち、最大次数に等しい数の縦続接続されたフ
リップフロップと、前記フリップフロップのうち、特定
のフリップフロップの出力と次段のフリップフロップと
の間に介挿されたＸＯＲゲートと、前記次段のフリップ
フロップに前記特定のフリップフロップの出力を入力さ
せるか否かを選択するマルチプレクサとを備え、前記マ
ルチプレクサによってＣＲＣ演算を行う生成多項式の構
成を切り換えるように構成したことを特徴とする。
【００１５】ここで、ＣＲＣ発生回路は、異なる次数の
生成多項式のうち、最大次数に等しい数の縦続接続され
たフリップフロップと、前記各生成多項式のうち、最大
次数が小さい側の生成多項式の最大項を除いて両生成多
項式の中で共通する項が重複しないように数えたときの
項数の数のＸＯＲゲートと、最大次数が小さい側の生成
多項式の中で共通する項を除いた項の数のマルチプレク
サとを備えている。特に、１つのＸＯＲゲートは最大次
数が小さい側の生成多項式の項の出力と大きい側の生成
多項式の最終段の出力のうちのいずれか選択された出力
とデータ入力とにそれぞれ入力が接続され、他のＸＯＲ
ゲートは、生成多項式の各項に対応する段数目のフリッ
プフロップの出力と、前記１つのＸＯＲゲートの出力と
にそれぞれ入力が接続され、出力が次段のフリップフロ
ップの出力に接続される構成とされる。
生成多項式のうち、最大次数に等しい数の縦続接続され
たフリップフロップと、前記各生成多項式のうち、最大
次数が小さい側の生成多項式の最大項を除いて両生成多
項式の中で共通する項が重複しないように数えたときの
項数の数のＸＯＲゲートと、最大次数が小さい側の生成
多項式の中で共通する項を除いた項の数のマルチプレク
サとを備えている。特に、１つのＸＯＲゲートは最大次
数が小さい側の生成多項式の項の出力と大きい側の生成
多項式の最終段の出力のうちのいずれか選択された出力
とデータ入力とにそれぞれ入力が接続され、他のＸＯＲ
ゲートは、生成多項式の各項に対応する段数目のフリッ
プフロップの出力と、前記１つのＸＯＲゲートの出力と
にそれぞれ入力が接続され、出力が次段のフリップフロ
ップの出力に接続される構成とされる。
【００１６】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明のＣＲＣ発生回
路の一実施形態のブロック図であり、ここでは、ＣＲＣ
８（８ビットＣＲＣ）とＣＲＣ１６（１６ビットＣＲ
Ｃ）の２種類のＣＲＣ演算を実現する場合の例である。
このＣＲＣ発生回路では、構成したい複数のＣＲＣ演算
のうち最大次数ｍに相当する数のフリップフロップ１１
と、構成したい複数のＣＲＣ演算の生成多項式において
最大次数ｍが小さい側の最大項を除いて共通するＸn 項
は重複しないように数えた時のＸn 項の総数に相当する
数のＸＯＲゲート１２と、構成したい複数のＣＲＣ演算
の生成多項式において最大次数ｍが小さい側における項
数が一致しない次数のＸn 項の数のマルチプレクサ１３
で構成される。
図面を参照して説明する。図１は本発明のＣＲＣ発生回
路の一実施形態のブロック図であり、ここでは、ＣＲＣ
８（８ビットＣＲＣ）とＣＲＣ１６（１６ビットＣＲ
Ｃ）の２種類のＣＲＣ演算を実現する場合の例である。
このＣＲＣ発生回路では、構成したい複数のＣＲＣ演算
のうち最大次数ｍに相当する数のフリップフロップ１１
と、構成したい複数のＣＲＣ演算の生成多項式において
最大次数ｍが小さい側の最大項を除いて共通するＸn 項
は重複しないように数えた時のＸn 項の総数に相当する
数のＸＯＲゲート１２と、構成したい複数のＣＲＣ演算
の生成多項式において最大次数ｍが小さい側における項
数が一致しない次数のＸn 項の数のマルチプレクサ１３
で構成される。
【００１７】すなわち、この実施形態では、ＣＲＣ８の
最大次数ｍ＝８であり、ＣＲＣ１６の最大次数ｍ＝１６
であるため、両者での最大次数は１６となり、１６個の
フリップフロップ１１ａ〜１１ｐが縦続接続される。ま
た、ＣＲＣ８のＸn 項はＸ8，Ｘ5 ，Ｘ1 であり、ＣＲ
Ｃ１６のＸn 項はＸ16，Ｘ12，Ｘ5 であるため、最大次
数ｍが小さいＣＲＣ８側の最大項Ｘ8 を除いて共通する
項を重複しないように数えたときのＸn 項の総数は
Ｘ16，Ｘ12，Ｘ5 ，Ｘの４個となり、４個のＸＯＲゲー
ト１２ａ〜１２ｄが接続される。さらに、共通する項を
除いて一致しない次数の項を数えたときの最大次数ｍが
小さいＣＲＣ８側における項数の総数はＸ8，Ｘとな
り、２個のマルチプレクサ１３ａ，１３ｂが接続され
る。さらに、１個のインバータ１９が加えられた構成と
される。
最大次数ｍ＝８であり、ＣＲＣ１６の最大次数ｍ＝１６
であるため、両者での最大次数は１６となり、１６個の
フリップフロップ１１ａ〜１１ｐが縦続接続される。ま
た、ＣＲＣ８のＸn 項はＸ8，Ｘ5 ，Ｘ1 であり、ＣＲ
Ｃ１６のＸn 項はＸ16，Ｘ12，Ｘ5 であるため、最大次
数ｍが小さいＣＲＣ８側の最大項Ｘ8 を除いて共通する
項を重複しないように数えたときのＸn 項の総数は
Ｘ16，Ｘ12，Ｘ5 ，Ｘの４個となり、４個のＸＯＲゲー
ト１２ａ〜１２ｄが接続される。さらに、共通する項を
除いて一致しない次数の項を数えたときの最大次数ｍが
小さいＣＲＣ８側における項数の総数はＸ8，Ｘとな
り、２個のマルチプレクサ１３ａ，１３ｂが接続され
る。さらに、１個のインバータ１９が加えられた構成と
される。
【００１８】そして、前記ＸＯＲゲート１２ａ〜１２ｄ
は、ＣＲＣ演算の生成多項式のＸn項の次数ｎに相当す
る第１段目、第５段目、第１２段目の各段目のフリップ
フロップ１１と、これらの上位のＸn+1 項に相当する第
２段目、第５段目、第１３段目フリップフロップ１１と
の間と、各ＣＲＣ８とＣＲＣ１６の各出力との間にそれ
ぞれ接続される。また、前記マルチプレクタ１３ａ，１
３ｂは、最大次数ｍの小さいＣＲＣ８におけるＣＲＣ８
とＣＲＣ１６の一致しないＸn 項の次数ｎに相当する第
１段目と、第８段目のフリップフロップ１１ａ，１１ｈ
の出力を選択可能に接続され、その出力は次段のフリッ
プフロップ１１ｂの入力及びＣＲＣ発生回路の出力に接
続される。
は、ＣＲＣ演算の生成多項式のＸn項の次数ｎに相当す
る第１段目、第５段目、第１２段目の各段目のフリップ
フロップ１１と、これらの上位のＸn+1 項に相当する第
２段目、第５段目、第１３段目フリップフロップ１１と
の間と、各ＣＲＣ８とＣＲＣ１６の各出力との間にそれ
ぞれ接続される。また、前記マルチプレクタ１３ａ，１
３ｂは、最大次数ｍの小さいＣＲＣ８におけるＣＲＣ８
とＣＲＣ１６の一致しないＸn 項の次数ｎに相当する第
１段目と、第８段目のフリップフロップ１１ａ，１１ｈ
の出力を選択可能に接続され、その出力は次段のフリッ
プフロップ１１ｂの入力及びＣＲＣ発生回路の出力に接
続される。
【００１９】そして、このＣＲＣ発生回路によりＣＲＣ
８を構成したときには、図６に示した回路と等価とな
り、ＣＲＣ１６を構成するときには、図７に示した回路
と等価となる。すなわち、ＣＲＣ８では生成多項式にＸ
1 の項が存在するので、１段目のフリップフロップ１１
ａの出力にＸＯＲゲート１２ａが接続されているが、Ｃ
ＲＣ１６では生成多項式にＸ1 の項が存在しないので、
１段目のフリップフロップ１１ａの出力にＸＯＲゲート
が接続されていない。そして、マルチプレクサ１３ａを
使用して、ＸＯＲゲートでＸＯＲ論理をとった出力を２
段目のフリップフロップ１１ｂに入力するか、１段目の
フリップフロップ１１ａの出力を２段目のフリップフロ
ップ１１ｂに入力するかを選択できるように構成する。
８を構成したときには、図６に示した回路と等価とな
り、ＣＲＣ１６を構成するときには、図７に示した回路
と等価となる。すなわち、ＣＲＣ８では生成多項式にＸ
1 の項が存在するので、１段目のフリップフロップ１１
ａの出力にＸＯＲゲート１２ａが接続されているが、Ｃ
ＲＣ１６では生成多項式にＸ1 の項が存在しないので、
１段目のフリップフロップ１１ａの出力にＸＯＲゲート
が接続されていない。そして、マルチプレクサ１３ａを
使用して、ＸＯＲゲートでＸＯＲ論理をとった出力を２
段目のフリップフロップ１１ｂに入力するか、１段目の
フリップフロップ１１ａの出力を２段目のフリップフロ
ップ１１ｂに入力するかを選択できるように構成する。
【００２０】また、ＣＲＣ８とＣＲＣ１６とも生成多項
式にＸ5 の項が同様に存在するので、５段目のフリップ
フロップ１１ｅの出力にＸＯＲゲート１２ｂが接続され
ている。しかしながら、この共通するＸ5 項では、ＸＯ
Ｒゲート１２ｂでＸＯＲ論理をとった出力を６段目のフ
リップフロップ１１ｆに入力するか、５段目のフリップ
フロップ１１ｅの出力を６段目のフリップフロップ１１
ｆに入力するかを選択する必要がないので、マルチプレ
クサ１３は接続されていない。
式にＸ5 の項が同様に存在するので、５段目のフリップ
フロップ１１ｅの出力にＸＯＲゲート１２ｂが接続され
ている。しかしながら、この共通するＸ5 項では、ＸＯ
Ｒゲート１２ｂでＸＯＲ論理をとった出力を６段目のフ
リップフロップ１１ｆに入力するか、５段目のフリップ
フロップ１１ｅの出力を６段目のフリップフロップ１１
ｆに入力するかを選択する必要がないので、マルチプレ
クサ１３は接続されていない。
【００２１】また、共通しないＸ12項が存在しているた
め、１２段目のフリップフロップ１１ｌの出力にＸＯＲ
ゲートが接続されている。ＣＲＣ８は８次までしかない
ので、生成多項式にＸ12の項は存在しない。したがっ
て、ＸＯＲゲート１２ｃの出力には、フリップフロップ
１１ｈの出力（ＣＲＣ８の演算結果）とフリップフロッ
プ１１ｐの出力（ＣＲＣ１６の演算結果）が選択され、
ＣＲＣ８を選択した時にはＸＯＲゲート１２ｃを通らな
いので、ＸＯＲゲート１２ｃを必要とするかどうかを選
択する必要はなく、マルチプレクサを必要としない。
め、１２段目のフリップフロップ１１ｌの出力にＸＯＲ
ゲートが接続されている。ＣＲＣ８は８次までしかない
ので、生成多項式にＸ12の項は存在しない。したがっ
て、ＸＯＲゲート１２ｃの出力には、フリップフロップ
１１ｈの出力（ＣＲＣ８の演算結果）とフリップフロッ
プ１１ｐの出力（ＣＲＣ１６の演算結果）が選択され、
ＣＲＣ８を選択した時にはＸＯＲゲート１２ｃを通らな
いので、ＸＯＲゲート１２ｃを必要とするかどうかを選
択する必要はなく、マルチプレクサを必要としない。
【００２２】この構成によるＣＲＣ発生回路では、クロ
ック入力端子１５からのクロック信号に同期して、デー
タ入力端子１６から送信データが入力され、１クロック
毎に順次次段のフリップフロップにデータが受け渡され
る。例えば、フリップフロップ１１ｂの出力はフリップ
フロップ１１ｃの入力に接続されているので、クロック
信号に同期して、フリップフロップ１１ｂのデータがフ
リップフロップ１１ｃに入力される。但し、ＸＯＲゲー
ト１２ａ，１２ｂが挿入されているところ、例えばＸＯ
Ｒゲート１２ｂのところでは、フリップフロップ１１ｅ
の出力と、データ入力端子１６からのデータと最終段の
フリップフロップ１１ｐの出力とをＸＯＲ論理をとった
結果、つまりＸＯＲゲート１２ｄの出力とを、更にＸＯ
Ｒゲート１２ｂにてＸＯＲ論理をとった結果が、次段の
フリップフロップ１１ｆに入力される。
ック入力端子１５からのクロック信号に同期して、デー
タ入力端子１６から送信データが入力され、１クロック
毎に順次次段のフリップフロップにデータが受け渡され
る。例えば、フリップフロップ１１ｂの出力はフリップ
フロップ１１ｃの入力に接続されているので、クロック
信号に同期して、フリップフロップ１１ｂのデータがフ
リップフロップ１１ｃに入力される。但し、ＸＯＲゲー
ト１２ａ，１２ｂが挿入されているところ、例えばＸＯ
Ｒゲート１２ｂのところでは、フリップフロップ１１ｅ
の出力と、データ入力端子１６からのデータと最終段の
フリップフロップ１１ｐの出力とをＸＯＲ論理をとった
結果、つまりＸＯＲゲート１２ｄの出力とを、更にＸＯ
Ｒゲート１２ｂにてＸＯＲ論理をとった結果が、次段の
フリップフロップ１１ｆに入力される。
【００２３】リセット入力端子１４からの入力信号によ
って、全てのフリップフロップ１１ａ〜１１ｐは“１”
にリセットされる。ＣＲＣ演算を開始する前には、リセ
ット入力端子１４を使用して、全てのフリップフロップ
１１ａ〜１１ｐをリセットする必要がある。コントロー
ル端子１８からの入力信号はマルチプレクサ１３ａに入
力され、フリップフロップ１１ａの出力がＸＯＲゲート
１２ａの出力か否かを選択して出力する。また、コント
ロール端子１８からの入力信号はマルチプレクサ１３ｂ
にも入力され、マルチプレクサ１３ｂによってフリップ
フロップ１１ｈの出力（ＣＲＣ８の演算結果）とフリッ
プフロップ１１ｐの出力（ＣＲＣ１６の演算結果）を選
択して出力する。インバータ１９はマルチプレクサ１３
ｂの出力の１の補数をとって出力する。このＣＲＣ演算
された結果は、データ出力端子１７から出力される。
って、全てのフリップフロップ１１ａ〜１１ｐは“１”
にリセットされる。ＣＲＣ演算を開始する前には、リセ
ット入力端子１４を使用して、全てのフリップフロップ
１１ａ〜１１ｐをリセットする必要がある。コントロー
ル端子１８からの入力信号はマルチプレクサ１３ａに入
力され、フリップフロップ１１ａの出力がＸＯＲゲート
１２ａの出力か否かを選択して出力する。また、コント
ロール端子１８からの入力信号はマルチプレクサ１３ｂ
にも入力され、マルチプレクサ１３ｂによってフリップ
フロップ１１ｈの出力（ＣＲＣ８の演算結果）とフリッ
プフロップ１１ｐの出力（ＣＲＣ１６の演算結果）を選
択して出力する。インバータ１９はマルチプレクサ１３
ｂの出力の１の補数をとって出力する。このＣＲＣ演算
された結果は、データ出力端子１７から出力される。
【００２４】図２（ａ）及び（ｂ）は図１に示したＣＲ
Ｃ発生回路を用いてデータ伝送回路の送信部を構成した
例を示すブロック図である。図２（ａ）のブロック図の
場合では、送信データは送信ＦＩＦＯ入力端子２５から
送信ＦＩＦＯ２１に書き込まれ、一時的に蓄積され送信
待ちとなる。送信ＦＩＦＯ２１のデータは逐次読み出さ
れ、パラレル−シリアル変換回路２２によってパラレル
データからシリアルデータへと変換される。変換された
シリアルデータはデータフレームとして送信されると同
時にＣＲＣ発生回路２３にも入力され、この送信データ
からＣＲＣ演算が行われる。送信データかＣＲＣ発生回
路の出力データかは、マルチプレクサ２４によって選択
され、送信データ出力端子２６から送信される。コント
ロール端子２７は、ＣＲＣ発生回路２３内のＣＲＣ演算
の生成多項式の構成を制御する。
Ｃ発生回路を用いてデータ伝送回路の送信部を構成した
例を示すブロック図である。図２（ａ）のブロック図の
場合では、送信データは送信ＦＩＦＯ入力端子２５から
送信ＦＩＦＯ２１に書き込まれ、一時的に蓄積され送信
待ちとなる。送信ＦＩＦＯ２１のデータは逐次読み出さ
れ、パラレル−シリアル変換回路２２によってパラレル
データからシリアルデータへと変換される。変換された
シリアルデータはデータフレームとして送信されると同
時にＣＲＣ発生回路２３にも入力され、この送信データ
からＣＲＣ演算が行われる。送信データかＣＲＣ発生回
路の出力データかは、マルチプレクサ２４によって選択
され、送信データ出力端子２６から送信される。コント
ロール端子２７は、ＣＲＣ発生回路２３内のＣＲＣ演算
の生成多項式の構成を制御する。
【００２５】したがって、この構成においては、図５
（ａ）のようなデータフレームを送信する場合には、デ
ータフレームを送信開始する前にＣＲＣ発生回路をリセ
ットし、パラレル−シリアル変換回路２２の出力がマル
チプレクサ２４によって選択されるようにし、コントロ
ール端子２７によってことから送信するデータフレーム
のフレームタイプによって付加するＣＲＣのタイプを選
択する。送信データがデータフィールド５１として送信
された後に、ＣＲＣ発生回路２３の出力がＣＲＣフィー
ルド５３，５５としてマルチプレクサ２４によって選択
され、送信データ出力端子２６から送信される。
（ａ）のようなデータフレームを送信する場合には、デ
ータフレームを送信開始する前にＣＲＣ発生回路をリセ
ットし、パラレル−シリアル変換回路２２の出力がマル
チプレクサ２４によって選択されるようにし、コントロ
ール端子２７によってことから送信するデータフレーム
のフレームタイプによって付加するＣＲＣのタイプを選
択する。送信データがデータフィールド５１として送信
された後に、ＣＲＣ発生回路２３の出力がＣＲＣフィー
ルド５３，５５としてマルチプレクサ２４によって選択
され、送信データ出力端子２６から送信される。
【００２６】一方、図５（ｂ）のようなデータフレーム
を送信する場合には、ヘッダーフィールド５２を送信開
始する前にＣＲＣ発生回路をリセットし、パラレル−シ
リアル変換回路２２の出力がマルチプレクサ２４によっ
て選択されるようにした後、送信されたヘッダーフィー
ルド５２のデータに対してＣＲＣ発生回路２３で第１の
ＣＲＣデータを発生させる。ヘッダーフィールド５２の
データを送信した後、ＣＲＣ発生回路２３の出力がマル
チプレクサ２４によって選択され、第１のＣＲＣフィー
ルド５４が送信される。次に、データフィールド部を送
信開始する前にＣＲＣ発生回路を再度リセットし、パラ
レル−シリアル変換回路２２の出力がマルチプレクサ２
４によって選択されるようにした後、送信されたヘッダ
ーフィールド５２のデータに対してＣＲＣ発生回路２３
で第２のＣＲＣデータを発生させる。データフィールド
５１のデータを送信した後、ＣＲＣ発生回路２３の出力
がマルチプレクサ２４によって選択され、第２のＣＲＣ
フィールド５５が送信される。
を送信する場合には、ヘッダーフィールド５２を送信開
始する前にＣＲＣ発生回路をリセットし、パラレル−シ
リアル変換回路２２の出力がマルチプレクサ２４によっ
て選択されるようにした後、送信されたヘッダーフィー
ルド５２のデータに対してＣＲＣ発生回路２３で第１の
ＣＲＣデータを発生させる。ヘッダーフィールド５２の
データを送信した後、ＣＲＣ発生回路２３の出力がマル
チプレクサ２４によって選択され、第１のＣＲＣフィー
ルド５４が送信される。次に、データフィールド部を送
信開始する前にＣＲＣ発生回路を再度リセットし、パラ
レル−シリアル変換回路２２の出力がマルチプレクサ２
４によって選択されるようにした後、送信されたヘッダ
ーフィールド５２のデータに対してＣＲＣ発生回路２３
で第２のＣＲＣデータを発生させる。データフィールド
５１のデータを送信した後、ＣＲＣ発生回路２３の出力
がマルチプレクサ２４によって選択され、第２のＣＲＣ
フィールド５５が送信される。
【００２７】また、図２（ａ）のブロック図ではＣＲＣ
発生回路２３の出力がシリアルデータの場合を示してい
るが、図２（ｂ）のブロック図のように、ＣＲＣ発生回
路２８の出力がパラレルデータの構成としてもよい。送
信データとＣＲＣデータの選択はパラレル−シリアル変
換をする前に行われる。つまり、送信データは送信ＦＩ
ＦＯ入力端子２５からと送信ＦＩＦＯ２１に書き込ま
れ、一時的に蓄積され送信待ちとなる。送信ＦＩＦＯ２
１のデータは逐次読み出され、マルチプレクサ２９によ
って送信データが選択され、送信データはパラレル−シ
リアル変換回路２２によってパラレルデータからシリア
ルデータへと変換される。変換されたシリアルデータは
データフレームとして送信されると同時にＣＲＣ発生回
路にも入力され、この送信データからＣＲＣ演算が行わ
れる。ヘッダーフィールド５２かデータフィールド５１
が送信された後、ＣＲＣデータを送信することになる
が、どのタイプのＣＲＣを生成するかは、ＣＲＣ発生回
路２８へのコントロール端子からの入力信号によって選
択される。マルチプレクサ２９によって選択されたＣＲ
Ｃデータは、パラレル−シリアル変換回路２２によって
パラレルデータからシリアルデータへと変換され、ＣＲ
Ｃフィールドとして送信される。
発生回路２３の出力がシリアルデータの場合を示してい
るが、図２（ｂ）のブロック図のように、ＣＲＣ発生回
路２８の出力がパラレルデータの構成としてもよい。送
信データとＣＲＣデータの選択はパラレル−シリアル変
換をする前に行われる。つまり、送信データは送信ＦＩ
ＦＯ入力端子２５からと送信ＦＩＦＯ２１に書き込ま
れ、一時的に蓄積され送信待ちとなる。送信ＦＩＦＯ２
１のデータは逐次読み出され、マルチプレクサ２９によ
って送信データが選択され、送信データはパラレル−シ
リアル変換回路２２によってパラレルデータからシリア
ルデータへと変換される。変換されたシリアルデータは
データフレームとして送信されると同時にＣＲＣ発生回
路にも入力され、この送信データからＣＲＣ演算が行わ
れる。ヘッダーフィールド５２かデータフィールド５１
が送信された後、ＣＲＣデータを送信することになる
が、どのタイプのＣＲＣを生成するかは、ＣＲＣ発生回
路２８へのコントロール端子からの入力信号によって選
択される。マルチプレクサ２９によって選択されたＣＲ
Ｃデータは、パラレル−シリアル変換回路２２によって
パラレルデータからシリアルデータへと変換され、ＣＲ
Ｃフィールドとして送信される。
【００２８】図３は、図２（ａ）のシステム構成によっ
て図５（ｂ）のデータフレームを送信する場合のタイミ
ングチャートである。リセット信号３１はＣＲＣ発生回
路２３をリセットする。“１”でリセット状態である。
リセット信号３１は、データフレームを送信開始前に
“０”としてリセットを解除し、ＣＲＣ発生回路２３で
の第１のＣＲＣ演算を開始する。また、リセット信号３
１は、データフィールドを送信開始前に“１”としてＣ
ＲＣ発生回路２３をリセットし、再度リセット信号３１
を“１”としてリセットを解除し、ＣＲＣ発生回路２３
での第２のＣＲＣ演算を開始する。クロック信号３２に
同期して、パラレル−シリアル変換回路出力３３である
送信データがＣＲＣ発生回路２３に入力され、ＣＲＣ発
生回路出力３４が得られる。第１のコントロール信号３
５はＣＲＣ発生回路２３に入力され、ＣＲＣのタイプを
選択する。ここでは、第１のコントロール信号３５が
“０”の期間は第１のＣＲＣが選択され、“１”の期間
は第２のＣＲＣが選択される。第２のコントロール信号
３７はマルチプレクサ２４に入力され、第２のコントロ
ール信号３７が“１”の期間はパラレル−シリアル変換
回路出力３３が選択されて、送信データ出力端子２６か
ら出力され、第２コントロール信号３７が“０”の期間
はＣＲＣ発生回路出力３４が選択されて、送信データ出
力端子２６から出力される。最終的に、送信データ出力
端子２６から出力される信号は送信データ出力３６に示
すようになる。
て図５（ｂ）のデータフレームを送信する場合のタイミ
ングチャートである。リセット信号３１はＣＲＣ発生回
路２３をリセットする。“１”でリセット状態である。
リセット信号３１は、データフレームを送信開始前に
“０”としてリセットを解除し、ＣＲＣ発生回路２３で
の第１のＣＲＣ演算を開始する。また、リセット信号３
１は、データフィールドを送信開始前に“１”としてＣ
ＲＣ発生回路２３をリセットし、再度リセット信号３１
を“１”としてリセットを解除し、ＣＲＣ発生回路２３
での第２のＣＲＣ演算を開始する。クロック信号３２に
同期して、パラレル−シリアル変換回路出力３３である
送信データがＣＲＣ発生回路２３に入力され、ＣＲＣ発
生回路出力３４が得られる。第１のコントロール信号３
５はＣＲＣ発生回路２３に入力され、ＣＲＣのタイプを
選択する。ここでは、第１のコントロール信号３５が
“０”の期間は第１のＣＲＣが選択され、“１”の期間
は第２のＣＲＣが選択される。第２のコントロール信号
３７はマルチプレクサ２４に入力され、第２のコントロ
ール信号３７が“１”の期間はパラレル−シリアル変換
回路出力３３が選択されて、送信データ出力端子２６か
ら出力され、第２コントロール信号３７が“０”の期間
はＣＲＣ発生回路出力３４が選択されて、送信データ出
力端子２６から出力される。最終的に、送信データ出力
端子２６から出力される信号は送信データ出力３６に示
すようになる。
【００２９】図４は本発明の第２の実施形態のブロック
図であり、図１と同様にＣＲＣ８とＣＲＣ１６の演算を
行う回路の構成例である。この実施形態において、図１
の本発明のＣＲＣ発生回路と異なる点は、マルチプレク
サ１３ａの接続されている位置である。図１と同様に、
コントロール端子１８の入力信号“０”の時はＣＲＣ８
を選択し、“１”の時はＣＲＣ１６を選択するものとす
る。コントロール端子１８の入力信号“０”の時、マル
チプレクサ１３ａはＸＯＲゲート１２ｄの出力を選択す
る。すると、図６の構成と等価となり、ＸＯＲゲート１
２ａが１段目のフリップフロップ１１ａと２段目のフリ
ップフロップ１１ｂとの間に挿入された形となる。逆
に、コントロール端子１８の入力信号が“０”の時、マ
ルチプレクサ１３ａは“０”を選択して出力する。する
と、ＸＯＲゲート１２ａの一方の入力は“０”に固定さ
れたことになり、１段目のフリップフロップ１１ａの出
力が“０” の時はＸＯＲゲート１２ａの出力は“０”
となり、１段目のフリップフロップ１１ａの出力が
“１”の時はＸＯＲゲート１２ａの出力は“１”となる
ので、１段目のフリップフロップ１１ａの出力がそのま
ま２段目のフリップフロップ１１ｂに入力されるのと同
じになる。したがって、図７の構成と等価になる。つま
り、コントロール端子１８の入力信号によって、図１と
同等の効果が得られることになる。
図であり、図１と同様にＣＲＣ８とＣＲＣ１６の演算を
行う回路の構成例である。この実施形態において、図１
の本発明のＣＲＣ発生回路と異なる点は、マルチプレク
サ１３ａの接続されている位置である。図１と同様に、
コントロール端子１８の入力信号“０”の時はＣＲＣ８
を選択し、“１”の時はＣＲＣ１６を選択するものとす
る。コントロール端子１８の入力信号“０”の時、マル
チプレクサ１３ａはＸＯＲゲート１２ｄの出力を選択す
る。すると、図６の構成と等価となり、ＸＯＲゲート１
２ａが１段目のフリップフロップ１１ａと２段目のフリ
ップフロップ１１ｂとの間に挿入された形となる。逆
に、コントロール端子１８の入力信号が“０”の時、マ
ルチプレクサ１３ａは“０”を選択して出力する。する
と、ＸＯＲゲート１２ａの一方の入力は“０”に固定さ
れたことになり、１段目のフリップフロップ１１ａの出
力が“０” の時はＸＯＲゲート１２ａの出力は“０”
となり、１段目のフリップフロップ１１ａの出力が
“１”の時はＸＯＲゲート１２ａの出力は“１”となる
ので、１段目のフリップフロップ１１ａの出力がそのま
ま２段目のフリップフロップ１１ｂに入力されるのと同
じになる。したがって、図７の構成と等価になる。つま
り、コントロール端子１８の入力信号によって、図１と
同等の効果が得られることになる。
【００３０】
【発明の効果】以上説明したように本発明は、フリップ
フロップとＸＯＲゲートで構成されるＣＲＣ発生回路に
おいて、マルチプレクサによってＣＲＣ演算の生成多項
式を構成する回路を切り換える構成としているので、複
数のＣＲＣ演算を行うＣＲＣ発生回路において、構成し
たい複数のＣＲＣ演算のうち、最大次数以下のものは、
最大次数内に含まれるため、演算を行うためのフリップ
フロップの数は、構成したい複数のＣＲＣ演算の中で最
大次数に相当するだけの数でよく、フリップフロップの
数を削減することができる。また、共通するＸn 項につ
いてはＸＯＲゲートも共有してＸＯＲゲートは１つで構
成でき、ＸＯＲゲートの数を削減することができる。例
えばＣＲＣ８とＣＲＣ１６の二つの演算を実現する場
合、従来は８＋１６＝２４個のフリップフロップを使用
していたのに対して、本発明のＣＲＣ発生回路では、次
数の大きいＣＲＣ１６の方のフリップフロップの数であ
る１６個のフリップフロップで構成することができ、ま
た、従来は３＋３＝６個のＸＯＲゲートを使用していた
のに対して、本発明のＣＲＣ発生回路では、４個のＸＯ
Ｒゲートで構成することができる。特に、最大次数がさ
らに大きなＣＲＣ３２を含む回路での比較を行った場合
には、その差はさらに大きなものとなる。したがって、
マルチプレクサを設けたことを勘案しても、全体として
本発明では構成素子数を低減でき、回路構成を小さくす
ることができるという効果がある。
フロップとＸＯＲゲートで構成されるＣＲＣ発生回路に
おいて、マルチプレクサによってＣＲＣ演算の生成多項
式を構成する回路を切り換える構成としているので、複
数のＣＲＣ演算を行うＣＲＣ発生回路において、構成し
たい複数のＣＲＣ演算のうち、最大次数以下のものは、
最大次数内に含まれるため、演算を行うためのフリップ
フロップの数は、構成したい複数のＣＲＣ演算の中で最
大次数に相当するだけの数でよく、フリップフロップの
数を削減することができる。また、共通するＸn 項につ
いてはＸＯＲゲートも共有してＸＯＲゲートは１つで構
成でき、ＸＯＲゲートの数を削減することができる。例
えばＣＲＣ８とＣＲＣ１６の二つの演算を実現する場
合、従来は８＋１６＝２４個のフリップフロップを使用
していたのに対して、本発明のＣＲＣ発生回路では、次
数の大きいＣＲＣ１６の方のフリップフロップの数であ
る１６個のフリップフロップで構成することができ、ま
た、従来は３＋３＝６個のＸＯＲゲートを使用していた
のに対して、本発明のＣＲＣ発生回路では、４個のＸＯ
Ｒゲートで構成することができる。特に、最大次数がさ
らに大きなＣＲＣ３２を含む回路での比較を行った場合
には、その差はさらに大きなものとなる。したがって、
マルチプレクサを設けたことを勘案しても、全体として
本発明では構成素子数を低減でき、回路構成を小さくす
ることができるという効果がある。
【図１】本発明の実施形態のブロック図である。
【図２】本発明のＣＲＣ発生回路を含むデータ伝送シス
テムの各異なる形態でのブロック図である。
テムの各異なる形態でのブロック図である。
【図３】本発明のＣＲＣ発生回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図４】本発明の他の実施形態のブロック図である。
【図５】データ伝送システムにて送信されるデータフレ
ームの例を示す図である。
ームの例を示す図である。
【図６】従来のＣＲＣ８のブロック図である。
【図７】従来のＣＲＣ１６のブロック図である。
【図８】従来のＣＲＣ発生回路を含むデータ伝送システ
ムのブロック図である。
ムのブロック図である。
【図９】従来のＣＲＣ発生回路の動作を説明するための
タイミング図である。
タイミング図である。
１１ａ〜１１ｐ フリップフロップ １２ａ〜１１ｄ ＸＯＲゲート １３ａ，１３ｂ マルチプレクサ １４ リセット入力端子 １５ クロック入力端子 １６ データ入力端子 １７ データ出力端子 １８ コントロール端子 １９ インバータ ２１ 送信ＦＩＦＯ ２２ パラレル−シリアル変換回路 ２３ ＣＲＣ発生回路 ２４ マルチプレクサ ２５ 送信データ入力端子 ２６ 送信データ出力端子 ２７ コントロール端子 ２８ ＣＲＣ発生回路 ２９ マルチプレクサ ５１ データフィルード ５２ ヘッダーフィールド ５３〜５５ ＣＲＣフィールド
Claims (5)
- 【請求項１】 次数が異なる生成多項式から得られる複
数のＣＲＣ（エラーチェック用データ）を得るためのＣ
ＲＣ発生回路において、前記ＣＲＣ発生回路は、異なる
次数の生成多項式のうち、最大次数に等しい数の縦続接
続されたフリップフロップと、前記フリップフロップの
うち、特定のフリップフロップの出力と次段のフリップ
フロップとの間に介挿されたＸＯＲゲートと、前記次段
のフリップフロップに前記特定のフリップフロップの出
力を入力させるか否かを選択するマルチプレクサとを備
え、前記マルチプレクサによってＣＲＣ演算を行う生成
多項式の構成を切り換えるように構成したことを特徴と
するＣＲＣ発生回路。 - 【請求項２】 次数が異なる生成多項式から得られる複
数のＣＲＣを得るためのＣＲＣ発生回路において、前記
ＣＲＣ発生回路は、異なる次数の生成多項式のうち、最
大次数に等しい数の縦続接続されたフリップフロップ
と、前記各生成多項式のうち、最大次数が小さい側の生
成多項式の最大項を除いて両生成多項式の中で共通する
項が重複しないように数えたときの項数の数のＸＯＲゲ
ートと、最大次数が小さい側の生成多項式の中で共通す
る項を除いた項の数のマルチプレクサとを備えることを
特徴とするＣＲＣ発生回路。 - 【請求項３】 複数個のＸＯＲのうち、１つのＸＯＲゲ
ートは最大次数が小さい側の生成多項式の項の出力と大
きい側の生成多項式の最終段の出力のうちいずれか選択
された出力とデータ入力とにそれぞれ入力が接続され、
他のＸＯＲゲートは、生成多項式の各項に対応する段数
目のフリップフロップの出力と前記１つのＸＯＲゲート
の出力とにそれぞれ入力が接続され、出力が次段のフリ
ップフロップの出力に接続される構成とされる請求項２
のＣＲＣ発生回路。 - 【請求項４】 １つのマルチプレクサは、初段のＸＯＲ
ゲートの出力端と、第１段目のフリップフロップの出力
とを選択して第２段目のフリップフロップの入力とする
請求項３のＣＲＣ発生回路。 - 【請求項５】 他の１つのマルチプレクサは、次段が小
さい側の生成多項式の最終項の出力と、次段が大きい側
の生成多項式の最終項の出力とを選択する請求項３また
は４のＣＲＣ発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8268046A JPH10117147A (ja) | 1996-10-09 | 1996-10-09 | エラーチェック用データ発生回路 |
| US08/941,320 US6041434A (en) | 1996-10-09 | 1997-09-30 | Code generator for selectively producing cyclic redundancy check data codes different in data length |
| EP97117189A EP0836284A3 (en) | 1996-10-09 | 1997-10-03 | Code generator for selectively producing cyclic redundancy check data codes different in data length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8268046A JPH10117147A (ja) | 1996-10-09 | 1996-10-09 | エラーチェック用データ発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117147A true JPH10117147A (ja) | 1998-05-06 |
Family
ID=17453137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8268046A Pending JPH10117147A (ja) | 1996-10-09 | 1996-10-09 | エラーチェック用データ発生回路 |
Country Status (3)
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| JP (1) | JPH10117147A (ja) |
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- 1996-10-09 JP JP8268046A patent/JPH10117147A/ja active Pending
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- 1997-09-30 US US08/941,320 patent/US6041434A/en not_active Expired - Fee Related
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| EP0836284A2 (en) | 1998-04-15 |
| US6041434A (en) | 2000-03-21 |
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