JPH0191396A - シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、あらかじめ読み込んだ並列データを直列デー
タに変換し、主に同一の設定データを繰り返し出力する
場合のシフトレジスタに関するものである。

〔従来の技術〕

第２図はＴＴＬ等で実現されている従来のシフトレジス
タの機能を表わすブロック系統図である。

第２図において、Ａ１は初段ラッチ回路、Ａ２は次段ラ
ッチ回路、Ａｎは最終段（ｎ段目）ラッチ回路である。

また、１〜４は各ラッチ回路共通の端子であり、１はデ
ータ入力端子、２はデータ出力端子、３はシフトクロツ
タ入力端子、４はパラレルデータ入力端子である。

このような構成のシフトレジスタにおいて、ｎ個のラッ
チ回路は直列に接続され、シフトクロック入力端子３に
は共通のシフトクロック信号ａが入力される。従って、
シフトクロック信号ａが入るごとに初段ラッチ回路Ａ１
の記憶していたデー夕は次段ラッチ回路Ａ２ヘシフトさ
れ、また、次段ラッチ回路Ａ２からは３段目のラッチ回
路（図示せず）へというように、すべてのラッチ回路の
データは右へ１ビツトシフトされる。従って、ｎビット
のパラレルデータをロードし５回シフトすれば、並列／
直列変換が１サイクル完了する。

〔発明が解決しようとする問題点〕

従来のシフトレジスタは以上のように構成されていたの
で、同一データを繰り返し直列変換する場合、ラッチ回
路の総数に等しいｎビット１種類の変換しか出来なかっ
た。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ラッチ回路の総数に限定されず
、任意のビット長の並列／直列変換を繰り返すことがで
きるシフトレジスタを得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、シフトクロ
ック信号に同期してデータ入力端子に与えられたデータ
をデータ出力端子に伝達するラッチ回路を３個以上直列
に接続して並列／直列変換を行なうシフトレジスタにお
いて、Ｘ段ラッチ回路と（ｘ−１）段ラッチ回路との間
にシフト制御回路を備え、初段ラッチ回路のデータ入力
端子と最終段ラッチ回路のデータ出力端子とを接続し、
Ｘ段ラッチ回路のデータ入力端子とシフト制御回路の出
力端子とを接続し、（ｘ−１）段ラッチ回路の出力端子
および最終段ラッチ回路の出力端子をシフト制御回路の
入力端子に接続し、シフト制御回路はシフト制′ａ信号
により　（ｘ−１）ラッチ回路の出力データと最終段ラ
ッチ回路の出力データとのいずれかを選択するようにし
たものである。

〔作用〕

本発明によるシフトレジスタは、シリアル出力信号を任
意のビットのラッチ回路にフィードバックし、任意のビ
ット長でシリアル変換を繰り返す。

〔実施例〕

第１図は本発明に係わるシフトレジスタの一実施例を示
すブロック系統図である。第１図において、Ａｌ、Ａ２
〜Ａ　（ｘ−１）、ＡＸ−Ａｎはラッチ回路、５はシフ
ト制御回路であり、同図において第２図と同一部分又は
相当部分には同一符号が付しである。

このような構成のシフトレジスタにおいて、ｂはシリア
ル変換された結果となるシリアルデータ出力信号であり
、シリアルデータ出力信号すは最終段ラッチ回路Ａｎの
データ出力端子２から出力される。また、シリアルデー
タ出力信号すは、初段ラッチ回路Ａ１と、１段ラッチ回
路Ａｘに接続されたシフト制御回路５とにフィードバッ
クされている。シフト制御回路５は、（ｘ−１）段ラッ
チ回路Ａ（ｘ−１）の出力データとシリアルデータ出力
信号すとをシフト制御信号Ｃにより切り換える機能を持
つ、ａはシフトクロック信号であり、これに同期してデ
ータは右方向ヘシフトされる。

次に動作について説明する。シフト制御信号Ｃが「Ｈ」
レベルである時、１段ラッチ回路Ａｘのデータ入力端子
１には（ｘ−１）段ラッチ回路Ａ（ｘ−１）の出力デー
タが入力される。従って、この場合は普通のシフト動作
となる。ただし、シリアルデータ出力信号すは初段ラッ
チ回路ＡＩにフィードバックされているので、データは
ローチー）（ｒｏｔａｔｅ）される。全ラッチ回路数を
ｎとすると、ｎ回シフトクロック信号を入力すれば、シ
リアルデータ出力信号すはもとの値に戻る。

次に、シフト制御信号ＣをｒＬＪレベルにした場合、最
終段ラッチ回路Ａｎの出力データｂは１段ラッチ回路Ａ
ｘへフィードバックされ、１段ラッチ回路Ａｘから最終
段（ｎ段目）ラッチ回路Ａｎにロードされたデータでロ
ーテートされる。

以上、複数種類のビット長でのシフトについて説明した
が、次に他の効果について説明する。あらかじめ、最終
段ラッチ回路Ａｎには初期値と考えるデータをロードし
ておき、シリアル出力させたいデータを（ｘ−１）段ラ
ッチ回路Ａ（ｘ−１）から（ｎ−１）段ラッチ回路（図
示せず）にロードしておく、そして、１回目のシフト時
はシフト制御信号ＣをｒＨＪにし、通常のシフトを行な
う。

この結果、最終段ラッチ回路Ａｎに記憶されていた初期
値は初段ラッチ回路ＡＩヘシフトされる。

この後、シフト制御信号ＣをｒＬＪレベルとすることで
、２回目以後のシフトクロックでは（ｘ　−１）段ラッ
チ回路Ａ（ｘ−１）から（ｎ−１）段ラッチ回路にロー
ドされてりたデータがローテートされる。つまり、ｎ−
ｘ＋ｌビットのシフトレジスタのシフトデータの前に初
期値を付加することができる。

〔発明の効果〕

以上説明したように本発明は、２つのデータを選択する
シフト制御回路を付加したことにより、Ａ（ｘ−１）段
ラッチ回路と最終段ラッチ回路とのいずれの出力データ
をＡｘ段ラッチ回路に入力するかの選択ができるので、
複数のピント長をローテートするシフトレジスタを得る
ことができる効果がある。

【図面の簡単な説明】

第１図は本発明に係わるシフトレジスタの一実施例を示
すブロック系統図、第２図は従来のシフトレジスタを示
すブロック系統図である。 ＡＩ、Ａ２〜Ａ　（ｘ−１）、Ａｘ　〜Ａｎ−・・ラッ
チ回路、１・・・データ入力端子、２・・・データ、出
力端子、３・・・シフトクロック入力端子、４・・・パ
ラレルデータ入力端子、５・・・シフト制御回路。

Claims (1)

【特許請求の範囲】
1. シフトクロック信号に同期してデータ入力端子に与えら
   れたデータをデータ出力端子に伝達するラッチ回路を３
   個以上直列に接続して並列／直列変換を行なうシフトレ
   ジスタにおいて、ｘ段ラッチ回路と（ｘ−１）段ラッチ
   回路との間にシフト制御回路を備え、初段ラッチ回路の
   データ入力端子と最終段ラッチ回路のデータ出力端子と
   を接続し、前記ｘ段ラッチ回路のデータ入力端子と前記
   シフト制御回路の出力端子とを接続し、前記（ｘ−１）
   段ラッチ回路の出力端子および前記最終段ラッチ回路の
   出力端子を前記シフト制御回路の入力端子に接続し、前
   記シフト制御回路はシフト制御信号により前記（ｘ−１
   ）ラッチ回路の出力データと前記最終段ラッチ回路の出
   力データとのいずれかを選択することを特徴とするシフ
   トレジスタ。