JPH01101736A - 入力回路 - Google Patents
入力回路Info
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- JPH01101736A JPH01101736A JP62260216A JP26021687A JPH01101736A JP H01101736 A JPH01101736 A JP H01101736A JP 62260216 A JP62260216 A JP 62260216A JP 26021687 A JP26021687 A JP 26021687A JP H01101736 A JPH01101736 A JP H01101736A
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- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力回路に関し、特にマイクロコンピュータ（
以下、マイコンと称す）に用いられる入力回路に関する
。
以下、マイコンと称す）に用いられる入力回路に関する
。
ディジタルシステム等に使用されるマイコンは、大量で
多種の情報をデータ処理することが必要である。マイコ
ンに入力される信号としては、センサ出力等のアナログ
電圧、キー出力などレベルが変動しやすく任意のしきい
値電圧で論理を判定すべきディジタル信号、あるいはＴ
ＴＬロジックの出力信号などがある。そして、アナログ
信号を入力し、ディジタル信号に変換するアナログ／デ
ィジタル変換回路（以下Ａ／Ｄコンバータと称す）、任
意のしきい値電圧でディジタル信号の論理値を判別する
回路（以下コンパレータボートと称す）、あるいはＴＴ
Ｌレベルを判定するディジタル入力ポートなどがマイコ
ンの入力回路として使用されている。
多種の情報をデータ処理することが必要である。マイコ
ンに入力される信号としては、センサ出力等のアナログ
電圧、キー出力などレベルが変動しやすく任意のしきい
値電圧で論理を判定すべきディジタル信号、あるいはＴ
ＴＬロジックの出力信号などがある。そして、アナログ
信号を入力し、ディジタル信号に変換するアナログ／デ
ィジタル変換回路（以下Ａ／Ｄコンバータと称す）、任
意のしきい値電圧でディジタル信号の論理値を判別する
回路（以下コンパレータボートと称す）、あるいはＴＴ
Ｌレベルを判定するディジタル入力ポートなどがマイコ
ンの入力回路として使用されている。
従来、この種の入力回路を有するマイコンは。
おのおのの入力信号に対して、Ａ／Ｄコンバータ、コン
パレータボート、あるいはディジタル入力ポートなど専
用のハードウェアが設けられ、また、それぞれのハード
ウェアに対し専用の入力端子が設けられたものや、特開
昭５８−１１８１４７に記載されているように、Ａ／Ｄ
コンバータ、ディジタル入力ポートそれぞれのハードウ
ェアを有し、入力端子を共用してアナログ入力端子ある
いはディジタル入力端子として選択的に使用するマイコ
ンも知られている。
パレータボート、あるいはディジタル入力ポートなど専
用のハードウェアが設けられ、また、それぞれのハード
ウェアに対し専用の入力端子が設けられたものや、特開
昭５８−１１８１４７に記載されているように、Ａ／Ｄ
コンバータ、ディジタル入力ポートそれぞれのハードウ
ェアを有し、入力端子を共用してアナログ入力端子ある
いはディジタル入力端子として選択的に使用するマイコ
ンも知られている。
上述した従来の入力回路は、前者の場合は、各々の入力
回路のハードウェアに対して専用の入力端子が設けられ
ているので、ディジタルシステムで使用されるマイコン
にとって必要な端子数が増加し、端子を有効に使用でき
ないという欠点があり、また、ディジタル入力端子をア
ナログ入力端子と共用するマイコンにおいては、ディジ
タル入力回路およびアナログ入力回路それぞれのハード
ウェアを独立して備えているので、回路規模が大きくな
り、マイコンを構成する半導体基板の面積が増大すると
いう欠点がある。
回路のハードウェアに対して専用の入力端子が設けられ
ているので、ディジタルシステムで使用されるマイコン
にとって必要な端子数が増加し、端子を有効に使用でき
ないという欠点があり、また、ディジタル入力端子をア
ナログ入力端子と共用するマイコンにおいては、ディジ
タル入力回路およびアナログ入力回路それぞれのハード
ウェアを独立して備えているので、回路規模が大きくな
り、マイコンを構成する半導体基板の面積が増大すると
いう欠点がある。
本発明の入力回路は、
複数の入力端子と。
前記入力端子のうち１つを選択するマルチプレクサと、
所定の基準電圧を抵抗分割し、その分割電圧を出力する
抵抗ラダー回路と、 前記マルチプレクサの出力と前記抵抗ラダー回路の出力
を比較する電圧比較回路と、 前記電圧比較回路の比較結果が格納される逐次比較レジ
スタと、 所定のクロック信号に同期してカウント動作を行ない、
カウント信号を出力するカウンタと、前記カウント信号
により、前記逐次比較レジスタの格納ビットを指定する
デコーダと、前記入力端子または前記抵抗ラダー回路の
分割電圧を指定するデータが格納されるモードレジスタ
と、 選択信号を発生する手段と、 前記選択信号が第１の論理レベルのときは、前記モード
レジスタの出力を前記マルチプレクサへ転送し、前記選
択信号が第２の論理レベルのときは、前記カウンタの出
力を前記マルチプレクサへ出力する第１のセレクタと、 前記選択信号が第１の論理レベルのときは、前記逐次比
較レジスタの出力を前記抵抗ラダー回路へ出力し、前記
選択信号が第２の論理レベルのときは、前記モードレジ
スタの出力を前記抵抗ラダー回路へ出力する第２のセレ
クタとを有している。
抵抗ラダー回路と、 前記マルチプレクサの出力と前記抵抗ラダー回路の出力
を比較する電圧比較回路と、 前記電圧比較回路の比較結果が格納される逐次比較レジ
スタと、 所定のクロック信号に同期してカウント動作を行ない、
カウント信号を出力するカウンタと、前記カウント信号
により、前記逐次比較レジスタの格納ビットを指定する
デコーダと、前記入力端子または前記抵抗ラダー回路の
分割電圧を指定するデータが格納されるモードレジスタ
と、 選択信号を発生する手段と、 前記選択信号が第１の論理レベルのときは、前記モード
レジスタの出力を前記マルチプレクサへ転送し、前記選
択信号が第２の論理レベルのときは、前記カウンタの出
力を前記マルチプレクサへ出力する第１のセレクタと、 前記選択信号が第１の論理レベルのときは、前記逐次比
較レジスタの出力を前記抵抗ラダー回路へ出力し、前記
選択信号が第２の論理レベルのときは、前記モードレジ
スタの出力を前記抵抗ラダー回路へ出力する第２のセレ
クタとを有している。
選択信号が第１の論理レベルのときは、第１のセレクタ
がモードレジスタを選択し、第２のセレクタが逐次比較
レジスタを選択するので、モードレジスタの出力により
マルチプレクサで入力端子を選択し、逐次比較レジスタ
の出力により抵抗ラダー回路の分割電圧を選択するＡ／
Ｄコンバータを構成することができる。これに対し、選
択信号が第２の論理レベルのときは、第１のセレクタが
カウンタを選択し、第２のセレクタがモードレジスタを
選択するので、カウンタの出力によりマルチプレクサで
入力端子を選択し、モードレジスタの出力により抵抗ラ
ダー回路の分割電圧を選択するコンパレータボートを構
成することができる。
がモードレジスタを選択し、第２のセレクタが逐次比較
レジスタを選択するので、モードレジスタの出力により
マルチプレクサで入力端子を選択し、逐次比較レジスタ
の出力により抵抗ラダー回路の分割電圧を選択するＡ／
Ｄコンバータを構成することができる。これに対し、選
択信号が第２の論理レベルのときは、第１のセレクタが
カウンタを選択し、第２のセレクタがモードレジスタを
選択するので、カウンタの出力によりマルチプレクサで
入力端子を選択し、モードレジスタの出力により抵抗ラ
ダー回路の分割電圧を選択するコンパレータボートを構
成することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の入力回路の第１の実施例を示すブロッ
ク図である。
ク図である。
この入力回路は、入力端子ＩＩ ＊ ｔ２１ ｉ３と、
マルチプレクサ２と、抵抗ラダー回路３と、電圧比較回
路４と、デコーダ５と、セレクタ６゜７と、モードレジ
スタ８と、カウンタ９と、アンド回路ｔｏ、 、 １０
２．１０３と、３ビツトの逐次比較レジスタ１１と、ラ
ッチ・バッファ回路１２から構成されており、モードレ
ジスタ８とラッチｅバッファ回路１２は、マイコン（不
図示）のデータバス１４と接続されている。マルチプレ
クサ２はセレクタ６の出力にもとづき入力端子１１〜１
３の１つを選択する。抵抗ラダー回路３は、セレクタ７
の出力にもとづき基準電圧Ｖｒｅｆを抵抗分割し、その
分割電圧を出力する。電圧比較回路４はマルチプレクサ
２の出力電圧を抵抗ラダー回路３の出力電圧と比較し、
抵抗ラダー回路３の出力より大きければ“１″、小さけ
れば“０”を出力する。カウンタ９はクロック信号φに
同期してカウント動作を行なう、デコーダ５はカウンタ
９からのカウント信号をデコードし、出力端子Ｑ１〜Ｑ
３のいずれかを°ｌ″にする。アンドゲート１０１〜１
０３は電圧比較回路４の出力とデコーダ５の出力端子Ｑ
ｌ−Ｑ３の論理積をとり、逐次比較レジスタ１１の各ビ
ットに格納する。モードレジスタ８には入力端子１１〜
１３のいずれかを指定するデータまたは抵抗ラダー回路
３の出力電圧を指定するデータがデータバス１４を介し
て設定される。モードレジスタ８の最上位ビットはセレ
クタ６．７の選択信号１３となっており、セレクタ６は
選択信号１３が“ｌ”のときモードレジスタ８を、“Ｏ
”のときカウンタ９を選択する。セレクタ７は選択信号
１３が“ｌ”のとき逐次比較レジスタ１１を選択し。
マルチプレクサ２と、抵抗ラダー回路３と、電圧比較回
路４と、デコーダ５と、セレクタ６゜７と、モードレジ
スタ８と、カウンタ９と、アンド回路ｔｏ、 、 １０
２．１０３と、３ビツトの逐次比較レジスタ１１と、ラ
ッチ・バッファ回路１２から構成されており、モードレ
ジスタ８とラッチｅバッファ回路１２は、マイコン（不
図示）のデータバス１４と接続されている。マルチプレ
クサ２はセレクタ６の出力にもとづき入力端子１１〜１
３の１つを選択する。抵抗ラダー回路３は、セレクタ７
の出力にもとづき基準電圧Ｖｒｅｆを抵抗分割し、その
分割電圧を出力する。電圧比較回路４はマルチプレクサ
２の出力電圧を抵抗ラダー回路３の出力電圧と比較し、
抵抗ラダー回路３の出力より大きければ“１″、小さけ
れば“０”を出力する。カウンタ９はクロック信号φに
同期してカウント動作を行なう、デコーダ５はカウンタ
９からのカウント信号をデコードし、出力端子Ｑ１〜Ｑ
３のいずれかを°ｌ″にする。アンドゲート１０１〜１
０３は電圧比較回路４の出力とデコーダ５の出力端子Ｑ
ｌ−Ｑ３の論理積をとり、逐次比較レジスタ１１の各ビ
ットに格納する。モードレジスタ８には入力端子１１〜
１３のいずれかを指定するデータまたは抵抗ラダー回路
３の出力電圧を指定するデータがデータバス１４を介し
て設定される。モードレジスタ８の最上位ビットはセレ
クタ６．７の選択信号１３となっており、セレクタ６は
選択信号１３が“ｌ”のときモードレジスタ８を、“Ｏ
”のときカウンタ９を選択する。セレクタ７は選択信号
１３が“ｌ”のとき逐次比較レジスタ１１を選択し。
“０”のときモードレジスタ８を選択する。
次に、本実施例の動作を説明する。
（１）入力端子１．をアナログ入力端子として使用する
場合。
場合。
この場合、モードレジスタ８にはデータバス１４を介し
て「０」が設定され、その最上位ビット１３は“１”に
設定される。したがって、セレクタ７は逐次比較レジス
タ１１を選択する。変換開始前、逐次比較レジスタ１１
は基準電圧Ｖｒｅｆの４／８の電圧値に相当するディジ
タル値に設定されており、抵抗ラダー回路３より基準電
圧Ｖ ｒｅｆの４／８の電圧が出力される。また、セレ
クタ６はモードレジスタ８を選択し、マルチプレクサ２
はモードレジスタ８の内容「０」にもとづいて入力端子
ＩＩを選択する。そして、カウンタ９がクロック信号φ
に同期してカウント動作を開始すると、まず、デコーダ
５のＱ１出力が“１″となる。一方、入力端子１１に印
加されている入力アナログ電圧が電圧比較回路４により
抵抗ラダー回路３の出力電圧と比較され、比較結果がア
ンドゲート１０！ を介して逐次比較レジスタ１１の最
上位ビットに格納される。入力アナログ電圧が基準電圧
Ｖｒｅｆの４／８より大きければ、逐次比較レジスタ１
１の最上位ビットは“１″となり、また、同時に次の位
のビットが１”にセットされ、逐次比較レジスタ１１の
内容は基準電圧Ｖｒｅｆの８／８に相当するディジタル
値となる。一方、入力アナログ電圧が基準電圧Ｖｒｅｆ
の４／８より小さければ、逐次比較レジスタ１１の最上
位ビットは“０”となり、また、同時に次の位のビット
が“１″にセットされ、逐次比較レジスタ１１の内容は
基準電圧Ｖ ｒｅｆの２／８に相当するディジタル値と
なる０次クロックサイクルではデコーダ５のＱ２出力が
“１”となる０次クロックサイクルでは、前クロックサ
イクル中に確定した逐次比較レジスタ１１の内容に基づ
き、抵抗ラダー回路３内の基準電圧のタップ出力が選択
されるので、抵抗ラダー回路３より基準電圧の８７８あ
るいは２／８の電圧が出力され、入力アナログ電圧と比
較される。以降、カウンタ９がクロック信号φに同期し
てカウント動作をするごとに入力アナログ電圧が抵抗ラ
ダー回路３の出力と比較され、比較結果が逐次比較レジ
スタ１１の最下位ビットへ至るまで順次格納されると、
カウンタ９のカウント動作が終わり、入力端子１．に印
加された入力アナログ電圧のＡ／Ｄ変換が終了する。し
たがって、変換終了時の逐次比較レジスタ１１の内容は
、入力アナログ電圧を逐次比較レジスタ１１のビット数
分の分解能で近似したディジタル値を示すものとなる。
て「０」が設定され、その最上位ビット１３は“１”に
設定される。したがって、セレクタ７は逐次比較レジス
タ１１を選択する。変換開始前、逐次比較レジスタ１１
は基準電圧Ｖｒｅｆの４／８の電圧値に相当するディジ
タル値に設定されており、抵抗ラダー回路３より基準電
圧Ｖ ｒｅｆの４／８の電圧が出力される。また、セレ
クタ６はモードレジスタ８を選択し、マルチプレクサ２
はモードレジスタ８の内容「０」にもとづいて入力端子
ＩＩを選択する。そして、カウンタ９がクロック信号φ
に同期してカウント動作を開始すると、まず、デコーダ
５のＱ１出力が“１″となる。一方、入力端子１１に印
加されている入力アナログ電圧が電圧比較回路４により
抵抗ラダー回路３の出力電圧と比較され、比較結果がア
ンドゲート１０！ を介して逐次比較レジスタ１１の最
上位ビットに格納される。入力アナログ電圧が基準電圧
Ｖｒｅｆの４／８より大きければ、逐次比較レジスタ１
１の最上位ビットは“１″となり、また、同時に次の位
のビットが１”にセットされ、逐次比較レジスタ１１の
内容は基準電圧Ｖｒｅｆの８／８に相当するディジタル
値となる。一方、入力アナログ電圧が基準電圧Ｖｒｅｆ
の４／８より小さければ、逐次比較レジスタ１１の最上
位ビットは“０”となり、また、同時に次の位のビット
が“１″にセットされ、逐次比較レジスタ１１の内容は
基準電圧Ｖ ｒｅｆの２／８に相当するディジタル値と
なる０次クロックサイクルではデコーダ５のＱ２出力が
“１”となる０次クロックサイクルでは、前クロックサ
イクル中に確定した逐次比較レジスタ１１の内容に基づ
き、抵抗ラダー回路３内の基準電圧のタップ出力が選択
されるので、抵抗ラダー回路３より基準電圧の８７８あ
るいは２／８の電圧が出力され、入力アナログ電圧と比
較される。以降、カウンタ９がクロック信号φに同期し
てカウント動作をするごとに入力アナログ電圧が抵抗ラ
ダー回路３の出力と比較され、比較結果が逐次比較レジ
スタ１１の最下位ビットへ至るまで順次格納されると、
カウンタ９のカウント動作が終わり、入力端子１．に印
加された入力アナログ電圧のＡ／Ｄ変換が終了する。し
たがって、変換終了時の逐次比較レジスタ１１の内容は
、入力アナログ電圧を逐次比較レジスタ１１のビット数
分の分解能で近似したディジタル値を示すものとなる。
このディジタル値を示す内容は、ラッチ・バッファ回路
１２に記憶され、データバス１４を介して図示しないマ
イコン内部の演算器等へ転送され、データ処理が行なわ
れる。
１２に記憶され、データバス１４を介して図示しないマ
イコン内部の演算器等へ転送され、データ処理が行なわ
れる。
なお、入力端子ｌ！以外のアナログ入力電圧をディジタ
ル変換する場合はモードレジスタ８に設定する値を変え
ればよい。
ル変換する場合はモードレジスタ８に設定する値を変え
ればよい。
（２）入力端子１１〜１３をしきい電圧値の変更可能な
ディジタル入力端子として使用する場合。
ディジタル入力端子として使用する場合。
この場合、モードレジスタ８に抵抗ラダー回路３の出力
電圧、すなわち入力端子１１〜１３のディジタル信号の
論理値を判定する基準であるしきい値電圧を設定するデ
ータを、また最上位ビット１３に“０″をデータバス１
４を介して設定する。
電圧、すなわち入力端子１１〜１３のディジタル信号の
論理値を判定する基準であるしきい値電圧を設定するデ
ータを、また最上位ビット１３に“０″をデータバス１
４を介して設定する。
したがって、セレクタ７はモードレジスタ８を選択し、
セレクタ６はカウンタ９を選択する。そして、カウンタ
９がクロック信号φに同期してカウント動作を開始する
と、マルチプレクサ２により入力端子１．−ｔ：ｔが順
次選択され、デコーダ５の各出力端子Ｑ＋ 、Ｑ２ 、
Ｑ３より順次“１パが出力される。したがって、入力端
子１１〜１３に入力された３ビツトのディジタル信号の
各ビットの論理値は、抵抗ラダー回路３の出力電圧をし
きい電圧値としてカウンタ９のカウント動作に同期して
、順次電圧比較回路４により比較され、比較結果がアン
ドゲート１０１〜１０３を介して逐次比較レジスタ１１
の最上位ビットから順次格納され、最下位ビットへの格
納が行なわれるとカウント動作が終了し、ディジタル信
号論理値の判定動作が終了する０判定動作が終了した時
点での逐次比較レジスタ１１の内容は、入力端子１．−
１３に入力された３ビツトのディジタル信号の論理値を
示し、ラッチ・バッファ回路１２に記憶され、データバ
ス１４を介して図示しないマイコン内部の演算器等へ転
送される。
セレクタ６はカウンタ９を選択する。そして、カウンタ
９がクロック信号φに同期してカウント動作を開始する
と、マルチプレクサ２により入力端子１．−ｔ：ｔが順
次選択され、デコーダ５の各出力端子Ｑ＋ 、Ｑ２ 、
Ｑ３より順次“１パが出力される。したがって、入力端
子１１〜１３に入力された３ビツトのディジタル信号の
各ビットの論理値は、抵抗ラダー回路３の出力電圧をし
きい電圧値としてカウンタ９のカウント動作に同期して
、順次電圧比較回路４により比較され、比較結果がアン
ドゲート１０１〜１０３を介して逐次比較レジスタ１１
の最上位ビットから順次格納され、最下位ビットへの格
納が行なわれるとカウント動作が終了し、ディジタル信
号論理値の判定動作が終了する０判定動作が終了した時
点での逐次比較レジスタ１１の内容は、入力端子１．−
１３に入力された３ビツトのディジタル信号の論理値を
示し、ラッチ・バッファ回路１２に記憶され、データバ
ス１４を介して図示しないマイコン内部の演算器等へ転
送される。
なお、モードレジスタ８の内容がデータバス１４を介し
て変更されれば、抵抗ラダー回路３の基準電圧の分割出
力が切換えられ、電圧比較回路４の入力へ印加される電
圧が変化するので、入力端子１１〜１３に入力された３
ビツトのディジタル信号の論理値を判定するしきい値が
変化する。したがって、モードレジスタ８の内容を変更
することで任意のしきい値で論理値を判別することがで
きる。
て変更されれば、抵抗ラダー回路３の基準電圧の分割出
力が切換えられ、電圧比較回路４の入力へ印加される電
圧が変化するので、入力端子１１〜１３に入力された３
ビツトのディジタル信号の論理値を判定するしきい値が
変化する。したがって、モードレジスタ８の内容を変更
することで任意のしきい値で論理値を判別することがで
きる。
第２図は本発明の入力回路の第２の実施例を示すブロッ
ク図である。
ク図である。
本実施例は、セレクタ６．７への選択信号１３をカウン
タ９の最上位ビットとし、また、逐次比較レジスタ１１
の出力を記憶するラッチ・バッファ回路１５が追加され
ている０選択信号１３が“０”ならば、セレクタ６はモ
ードレジスタ８を、セレクタ７は逐次比較レジスタ１１
を選択し、遂次比較レジスタ１１の内容はラッチ・バッ
ファ回路１２にラッチされる０選択信号１３が“ｔ”な
らば、セレクタ６はカウンタ９を、セレクタ７はモード
レジスタ８を選択し、逐次比較レジスタ１１の内容はラ
ッチ・バッファ回路１５にラッチされる。
タ９の最上位ビットとし、また、逐次比較レジスタ１１
の出力を記憶するラッチ・バッファ回路１５が追加され
ている０選択信号１３が“０”ならば、セレクタ６はモ
ードレジスタ８を、セレクタ７は逐次比較レジスタ１１
を選択し、遂次比較レジスタ１１の内容はラッチ・バッ
ファ回路１２にラッチされる０選択信号１３が“ｔ”な
らば、セレクタ６はカウンタ９を、セレクタ７はモード
レジスタ８を選択し、逐次比較レジスタ１１の内容はラ
ッチ・バッファ回路１５にラッチされる。
本実施例では、カウンタ９がカウント動作をして、カウ
ンタ９の最上位ビットが“０″のクロック期間中はＡ／
Ｄ変換動作を行ない、カウンタ９の最上位ビットが°ｌ
″のクロック期間中はディジタル値の判定動作を行なう
ので、入力端子１１〜１３の入力信号のアナログレベル
および論理レベルが定期的に交互に判定され、ラッチ・
バッファ回路１２．１５へ選択的に格納される。したが
って、入力信号１．〜１３のアナログレベルが必要とす
る場合はラッチ拳バッファ回路１２の内容をデータバス
１４へ転送し、入力信号の論理レベルを必要とする場合
はラッチ・バッファ回路１５の内容をデータバス１４へ
転送することで、同一のマイコンを、アナログレベルお
よび論理レベルが必要な応用に使用できる。
ンタ９の最上位ビットが“０″のクロック期間中はＡ／
Ｄ変換動作を行ない、カウンタ９の最上位ビットが°ｌ
″のクロック期間中はディジタル値の判定動作を行なう
ので、入力端子１１〜１３の入力信号のアナログレベル
および論理レベルが定期的に交互に判定され、ラッチ・
バッファ回路１２．１５へ選択的に格納される。したが
って、入力信号１．〜１３のアナログレベルが必要とす
る場合はラッチ拳バッファ回路１２の内容をデータバス
１４へ転送し、入力信号の論理レベルを必要とする場合
はラッチ・バッファ回路１５の内容をデータバス１４へ
転送することで、同一のマイコンを、アナログレベルお
よび論理レベルが必要な応用に使用できる。
以上説明したように本発明は、入力端子の選択とコンパ
レータに与える分割電圧の選択を、２個のセレクタとそ
れらを指定する選択信号を用いて行ない、共通のハード
ウェアで、アナログ信号を入力するＡ／Ｄコンバータお
よびディジタル信号を入力するコンパレータボートとし
て動作する入力回路を構成することにより、回路規模が
小さくしかも汎用性の高い入力回路を実現できる効果が
ある。
レータに与える分割電圧の選択を、２個のセレクタとそ
れらを指定する選択信号を用いて行ない、共通のハード
ウェアで、アナログ信号を入力するＡ／Ｄコンバータお
よびディジタル信号を入力するコンパレータボートとし
て動作する入力回路を構成することにより、回路規模が
小さくしかも汎用性の高い入力回路を実現できる効果が
ある。
第１図、第２図はいずれも本発明の入力回路の一実施例
を示すブロック図である。 ＩＩ 、１２＋ １３・・・入力端子、２・・・マルチ
プレクサ、 ３・・・抵抗ラダー回路、４・・・電圧比
較回路、 ５・・・デコーダ、６．７・・・セレクタ
、 ８・・・モードレジスタ。 ９・・・カウンタ、 １０、 、１０２ 、 ｔｏ３・・・アンドゲート、１
１・・・逐次比較レジスタ、 １２．１５・・・ラッチ舎バッファ回路、１３・・・選
択信号、 １４・・・データバス。 特許１ｌｆｊＩ、１人日本電気株式会社代 理 人
弁理士 内 原 音べｑ責゛市
を示すブロック図である。 ＩＩ 、１２＋ １３・・・入力端子、２・・・マルチ
プレクサ、 ３・・・抵抗ラダー回路、４・・・電圧比
較回路、 ５・・・デコーダ、６．７・・・セレクタ
、 ８・・・モードレジスタ。 ９・・・カウンタ、 １０、 、１０２ 、 ｔｏ３・・・アンドゲート、１
１・・・逐次比較レジスタ、 １２．１５・・・ラッチ舎バッファ回路、１３・・・選
択信号、 １４・・・データバス。 特許１ｌｆｊＩ、１人日本電気株式会社代 理 人
弁理士 内 原 音べｑ責゛市
Claims (1)
- 【特許請求の範囲】 複数の入力端子と、 前記入力端子のうち１つを選択するマルチプレクサと、 所定の基準電圧を抵抗分割し、その分割電圧を出力する
抵抗ラダー回路と、 前記マルチプレクサの出力と前記抵抗ラダー回路の出力
を比較する電圧比較回路と、 前記電圧比較回路の比較結果が格納される逐次比較レジ
スタと、 所定のクロック信号に同期してカウント動作を行ない、
カウント信号を出力するカウンタと、前記カウント信号
により、前記逐次比較レジスタの格納ビットを指定する
デコーダと、 前記入力端子または前記抵抗ラダー回路の分割電圧を指
定するデータが格納されるモードレジスタと、 選択信号を発生する手段と、 前記選択信号が第１の論理レベルのときは、前記モード
レジスタの出力を前記マルチプレクサへ転送し、前記選
択信号が第２の論理レベルのときは、前記カウンタの出
力を前記マルチプレクサへ出力する第１のセレクタと、 前記選択信号が第１の論理レベルのときは、前記逐次比
較レジスタの出力を前記抵抗ラダー回路へ出力し、前記
選択信号が第２の論理レベルのときは、前記モードレジ
スタの出力を前記抵抗ラダー回路へ出力する第２のセレ
クタとを有する入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260216A JPH0622332B2 (ja) | 1987-10-14 | 1987-10-14 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260216A JPH0622332B2 (ja) | 1987-10-14 | 1987-10-14 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101736A true JPH01101736A (ja) | 1989-04-19 |
| JPH0622332B2 JPH0622332B2 (ja) | 1994-03-23 |
Family
ID=17344959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260216A Expired - Lifetime JPH0622332B2 (ja) | 1987-10-14 | 1987-10-14 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622332B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0937988A1 (en) * | 1998-02-20 | 1999-08-25 | Fluke Corporation | Voltage indicator using serial comparison voltage measurement |
| EP1777310A1 (en) * | 2004-08-10 | 2007-04-25 | Sanbo Shindo Kogyo Kabushiki Kaishah | Cast copper alloy article excellent in machinability, strength, wear resistance and corrosion resistance and method for casting thereof |
-
1987
- 1987-10-14 JP JP62260216A patent/JPH0622332B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0937988A1 (en) * | 1998-02-20 | 1999-08-25 | Fluke Corporation | Voltage indicator using serial comparison voltage measurement |
| EP1777310A1 (en) * | 2004-08-10 | 2007-04-25 | Sanbo Shindo Kogyo Kabushiki Kaishah | Cast copper alloy article excellent in machinability, strength, wear resistance and corrosion resistance and method for casting thereof |
| EP1777310A4 (en) * | 2004-08-10 | 2008-11-12 | Mitsubishi Shindo Kk | COPPER CAST ALLOY MATERIALS WITH EXCELLENT WORKABILITY, STRENGTH, WEAR AND CORROSION RESISTANCE AND CASTING METHOD THEREFOR |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622332B2 (ja) | 1994-03-23 |
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