KR100333006B1 - 서브-레인징아날로그-디지탈변환기 - Google Patents

서브-레인징아날로그-디지탈변환기 Download PDF

Info

Publication number
KR100333006B1
KR100333006B1 KR1019960702036A KR19960702036A KR100333006B1 KR 100333006 B1 KR100333006 B1 KR 100333006B1 KR 1019960702036 A KR1019960702036 A KR 1019960702036A KR 19960702036 A KR19960702036 A KR 19960702036A KR 100333006 B1 KR100333006 B1 KR 100333006B1
Authority
KR
South Korea
Prior art keywords
analog
signal
converter
stage
bit
Prior art date
Application number
KR1019960702036A
Other languages
English (en)
Inventor
마크 알. 카게이
Original Assignee
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 내셔널 세미콘덕터 코포레이션 filed Critical 내셔널 세미콘덕터 코포레이션
Application granted granted Critical
Publication of KR100333006B1 publication Critical patent/KR100333006B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string

Abstract

본 발명은 공지된 서브-레인징 (sub-ranging) 변환기에 관하여 개선된 속도 및 전력 소비 특성을 지니는 서브-레인징 아날로그-디지탈 (A/D) 변환기 (10)를 제공한다. 상기 서브-레이징 A/D 변환기는 후속 단 (subsequent stage ; 14)에 대한 동작 범위를 한정시키도록 하나의 단 (12)에서 결정된 비트값에 관련된 정보를 사용한다. 하나의 실시예에 있어서, 상기 후속 단은 비트값을 결정하는 데 3 입력비교기 (48) 들을 이용한다. 상기 입력들 중 두 개는 앞선 단에 의해 결정된 동작 범위의 상한치 및 하한치를 나타내는 신호들을 수신하는데 사용되며 그리고 다른 하나의 입력은 아날로그 신호 (18)를 수신하는데 사용된다. 상기 3 입력 비교기는 선행 단에 의해 결정된 동작의 한정된 범위내의 한계 레벨에 대한 아날로그 신호의 관계를 나타내는 출력 신호를 발생하도록 동작한다.

Description

서브-레인징 아날로그-디지탈 변환기
[발명의 배경]
1. 발명의 분야
본 발명은 일련의 단 ( stage )으로 아낙로그 신호를 다중 비트 디지탈 신호로 변환하는 서브 - 레인징 ( sub - ranging ) 아날로그 - 디지탈 ( A/D ) 변환기에 관한것으로, 각 단은 선행 단보다 디지탈 신호의 하위 비트 또는 비트들을 결정하며 그리고 적어도 하나의 단은 디지탈 신호의 하나 이상의 비트를 결정한다.
2. 관련 기술의 설명
디지탈 신호는 한정된 시간의 주기, 즉 그 사이에서 천이가 일어나는 동안 두 상태 또는 값들 중 하나에 해당하는 신호이다. 전형적으로, 두 상태는 논리 " 0 "의 상태와 논리 " 1 "의 상태를 지칭한다. 각 디지탈 신호는 일반적으로 한개의 비트를 지칭하며 여러 디지탈 신호들은 다른 유효값을 지니는 각각의 비트로 다중 비트 디지탈 신호를 만들어 내도록 결합될 수 있다. 예를들어, 숫자 7 은 4 비트 디지탁 신호 " 0111 "로 나타낼 수 있는데, 여기에서 오른쪽으로 부터 왼쪽순으로 각 비트는 20에서 시작하는 2의 증가하는 승수 및 비트값, 즉 논리 " 0 "또는 논리 " 1 "을 나타내며, 상기 비트 값은 2 의 관련 승수가 숫자 7 을 나타내는데 사용되는지의 여부를 가리킨다. 결과적으로, 디지탈 신호 " 0111 "은 ( 0 ×23) +( 1 ×22) + ( 1 × 21) + ( 1 × 20) = 7 로서 해석될 수 있다. 대조적으로, 아날로그 신호는 연속적으로 변할 수 있는 신호이다. 예를득어, 24 시간의 주기동안 공기 온도를 나타내는 신호는 24 시간의 주기동안 수치범위에 걸쳐 연속적으로 변 할 수 있다.
많은 용도에 있어서는 아날로그 신호를 직접 처리할 수 없는 디지탈 컴퓨터가 아날로그 신호로 구체화된 정보를 처리할 수 있도록 아날로그 신호는 표시 또는 해당 신호로 변환될 필요가 있다. 예를들면, 많은 온도 제어 시스템에 있어서, 시스템 내의 어떤 지점에서 온도를 표시하는 아날로그 신호는, 디지탈 콘트롤러에서 아날로그 신호로 정보를 처리하고 시스템을 적당히 조정할 수 있도록 디지탈 신호로 변환되어야 한다. 예를들어, 디지탈 콘트롤러는 시스템 내의 전기한 지점에서 온도를 올리거나 낮출 수 있다. 이러한 필요성에 있어서, 아날로그 -디지탈 ( A/D )변환기가 개발되어 왔다.
아날로그 - 디지탈 변환기는 인가된 아날로그 신호를 받아서 그것을 표시 디지탈 신호로 변환하는데, 상기 신호는 적어도 하나의 비트로, 보다 전형적으로는 몇개의 비트로 이루어지며 각 비트는 논리 " 0 " 또는 논리 " 1 "의 값을 갖는다. 예를들면, 14 볼트의 아날로그 신호는 4 비트 디지탈 신호 " 1110 "으로 표시될 수 있으며 그리고 7 볼트의 아날로그 신호는 디지탈 신호 " 0111 "로 표시될 수 있다.
현재에는 여러 유형들의 A/D 변환가 있다. 플래시 ( flash ) 변환기로 공지된 일형의 A/D변환기는 하나의 단에서 인가된 아날로그 신호를 나타내는 디지탈 신호로 모든 비트의 값 또는 상태를 결정한다. 결과적으로, 모든 비트값은 실질적으로 똑같은 시간에서 결정된다. 플래시 변환기는 한정된 범위내에서 모든 다중 비트 디지탈 신호를 나타내는 일련의 기준 신호들과 인가된 아날로그 신호를 비교하면서 동작하며 그리고나서 비트값을 해당하는 다중 비트 디지탈 신호로 결정하기 위해서 비교 결과를 이용한다. 예를들면, 4비트 플래시 변환기에서, 아날로그 신호는 15개의 기준 신호와 동시에 비교되며 15 개의 기준 신호는 입력 범위를 16 개의 가능 4비트 조합으로 나눈다. 15 번의 비교 결과는 인가된 아날로그 신호를 나타내는 4 비트 디지탈 신호를 결정하는 데 이용된다.
축차 근사 ( successive approximtion ) A/D 변환기로 공지된 또 다른 유형의 A/D 변환기는 인가된 아날로그 신호를 나타내는 디지탈 신호를 결정하기 위해 일련의 축차단을 이용하며, 각 단은 불과 일 비트만의 디지탈 신호를 결정 한다. 달리 말해서, 축차 근사 A/D 변환기는 인가된 아날로그 신호 일 비트를 나타내는 디지탈 신호를 동시에 결정한다.
그러나, 서브 - 레인징 A/D 변환기로 공지된 부가적 유형인 A/D 변환기는 플래시와 축차 근사 A/D 변환기 양쪽의 특징을 겸비한다. 보다 구체적으로 기술하면, 서브 - 레인징 A/D 변환기는 축차 근사 A/D 변환기와 마찬가지로 복수개의 단을 이용하여 인가된 아날로그 신호를 나타내는 다중 비트 디지탈 신호값을 결정하는데, 초기단을 최상위 비트 또는 비트들의 값을 다중 비트 디지탈 신호로 결정하며 그리고 다음 단들은 다중 비트 디지탈 신호의 점차 하위값을 갖는 비트값들을 결정한다. 게다가, 서브 - 레인징 A/D 변환기의 적어도 하나의 단은, 플래시 A/D 변환기와 마찬가지로, 복수개의 디지탈 신호의 비트값을 결정한다.
서브 - 레인징 A/D 변환기가 플래시 A/D 변환기의 고속도와 축차 근사 A/D 변환기의 저속도 사이에서 실행 가능한 타협을 제공하는 동안, 서브 - 레인징 A/D변환기의 속도를 증가시키려는 기대는 여전히 남아있다. 그렇지만, 변환 속도를 증가시키기 위해서, 현재 공지된 서브 - 레인징 A/D 변환기는 실질적인 전력 증가를 필요로 한다. 많은 용도에 있어서, 속도 증가를 얻는데 요구되는 그에 대응하는 전력 증가는 바람직하지 못하다. 전력 소비의 실질적인 증가를 피하면서 서브 - 레인징 A/D 변환기의 변환 속도를 증가시키려는 기대에 부가하여, 서브 - 레인징 A/D 변환기의 전력 소비를 쉽게 유지하거나 줄이려는 기대가 또한 있다.
발명의 요약
본 발명은 전력이 거의 증가하지 않고서 개선된 변환 속도를 보여주는 서브 - 레인징 A/D 변환기를 제공한다. 실질적으로 전력을 증가시키지 않고서 서브 - 레인징 A/D 변환기의 더 큰 속도를 얻는데 있어서의 적어도 하나의 제한요소는 변환기의 제 2 및 후속 단에서 비교기에 기준 신호를 제공하는데 사용되는 저항기 디바이더 ( resistor divider ) 회로임을 초기에 인식함으로써 이러한 이점은 달성되었다. 구체적으로 기술하면, 비교기의 입력 캐패시턴스와 결합된 저항기 디바이더 회로는 변환기의 변환 속도를 제한하는 시간 지연을 일으킨다. 본 서브 - 레인징 A/D변환기는 상기 변환기에, 구체적으로 기술하면, 상기 저항기 디바이더 회로 (들) 에 제공된 전력을 증가시킴으로써 이러한 속도 제한을 해결한다. 대조적으로, 본 발명은 서브 - 레인징 A/D 변환기의 변환 속도를 증가시키는데, 전력 소비는 거의 증가하지 않으며 또한 많은 경우에 있어서 상기 저항기 회로에 대한 필요를 실질적으로 줄임으로써 현재 공지된 서브 - 레인징 A/D 변환기에 대하여 전력 소비는 감소된다. 선택적으로, 주어진 변환 속도는 전력 소비를 감소시키면서 유지될 수 있다.
본 발명의 서브 - 레인징 A/D 변환기에 대한 하나의 실시예는 제 1 단, 제 2 단 및 기준 회로를 포함하는데, 상기 기준 회로는 제 2 단에 대한 동작 범위를 결정하도록 제 1 단에 의해 결정된 비트 또는 비트들의 값에 관한 정보를 사용한다. 공지된 서브 - 레인징 A/D 변환기와는 달리, 제 2 단은 제 2 단 저항기 디바이더 회로에 대한 필요성을 감소시키는 3 입력 비교기를 사용한다. 3 입릭 비교기는 기준 회로에 의해 결정된 범위의 상한값을 수신하는 제 1 입력, 기준 회로에 의해 결정된 범위의 하한값을 수신하는 제 2 입력, 및 아날로그 신호를 수신하는 제 3 입력을 포함한다. 하나의 실시예에 있어서, 3 입력 비교기는 특정화된 범위내에서 내부적으로 한정된 한계값을 가지며 그리고 비교기의 출력은 특정화된 범위내의 한정된 한계 레벨 에 대한 아날로그 신호의 관계를 나타내는 신호를 제공한다. 부가적인 실시예에 있어서, 저항기 - 디바이더 회로에 대한 필요성은 복수개의 3 입력 비교기를 사용함으로써 실질적으로 제거된다. 게다가, 현재 공지된 서브 - 레인징 A/D 변환기에 있어서, 변환기의 제 2 또는 후속 단 각각은 필수적인 아날로그 신호 - 디지탈 신호 변환을 이행하기 위한 ( 2n- 1 ) 개의 비교기들 및 디지탈 신호의 디지탈 오차 수정을 이행하는데 사용하기 위한 부가적인 비교기들을 포함한다. 본 발명의 어떠한 저분해능 ( low resolution ) 실시예들에 있어서, 디지탈 오차 수정을 얻는데 사용되는 비교기에 대한 필요성은 제거된다. 달리 기술하면, 단지 (2n- 1 )개의 비교기들만이 변환을 이행하는데 필요로 된다. 이러한 비교기 수의 감소는 상기 실시예들에서 전력 소비의 같은 감소를 초래한다.
본 발명의 서브 - 레인징 변환기에 대한 또 다른 실시예는 보다 일정한 변환을 얻는데 도움되도록 한계 레벨을 안정화시키는 디바이스를 포함하는 3 입력 비교기를 이용한다. 게다가, 복수개의 안정화된 비교기가 이용되는 경우, 보다 선형적인 결과가 가능하다. 그러나 본 발명의 부가적인 실시예는 복수개의 한계 레벨을 특정화된 범위 내에 한정시키는 디바이스를 포함하는 3 입력 비교기를 이용함으로써, 상기 ( 2n- 1 ) 개의 변환기들로부터의 제 2 또는 후속 단의 변환기들에 의하여 요구되는 비교기의 수를 더 감소시키며 또한 전력 소비도 더 감소시킨다.
본 발명은 가중 ( weighted ) 디지탈 - 아날로그 ( D/A ) 변환기 구조를 이용함으로써 3 입력 비교기를 실현하는 방법을 또한 제공한다. 현재에는, 적어도 하나의 가중 D/A 변환기 구조는 디지탈 신호를 수신하는 각각의 제 1 및 제 2 입력들 및 일정한 기준 신호를 수신하는 제 3 입력을 포함한다. 비교 범위의 하한값과 상한값을 가중 D/A 변환기에 인가함으로써 그리고 아날로그 신호를 D/A 변환기의 제 3 입력에 인가함으로써, 가중 D/A 변환기 구조는 비교 범위에 대한 인가된 아날로그 신호의 관계를 나타내는 비교 신호를 출력하도록 입력을 처리하는 것으로 밝혀졌다. 하나의 실시예에 있어서, 입력들을 가중 D/A 변환기로 처리하는 단계는 아날로그 신호와 대조되는 한계 레벨을 한정하는 단계를 포함한다. 상기 방법의 또 다른 실시예에 있어서는, 처리 단계는 아날로그 신호와 대조될 수 있는 가중 A/D 변환기내에 복수개의 한계값을 한정하는 단계를 포함한다. 게다가, 가중 D/A 변환기의 어떤 구성요소를 조정함으로써, 한계 레벨은 조정될 수 있다.
제 1 도는 본 발명의 두 단계의 서브 - 레인징 A/D 변환기에 대한 하나의 실시예이다.
제 2 도는 본 발명의 두 단계의 서브 -레인징 A/D 변환기에 대한 제 2 의 실시예이다.
제 3A 도는 가중 디지탈 -아날로그 변환기 구조이다.
제 3B 도는 내부에 한정된 한계 레벨을 지니는 3 입릭 비교기로 사용하기에 적합한 가중 디지탈 -아날로그 변환기이다.
제 4 도에는 3 입력 비교기로 이행시키기에 적합하며 또한 제 1 도 및 제 2 도에 도시된 서브 - 레인징 A/D 변환기의 제 2 단에 사용되는 3 입력 비교기들의 뱅크 (bank)의 선형성 ( linearity )을 향상시키도록 차동 증폭기내의 에미터 저항기들을 포함하는 가중 디지탈 - 아날로그 변환기의 구조가 도시되어 있다.
바람직한 실시예의 상세한 설명
제 1 도에는 본 발명을 구체화한 두개 단의 4비트 서브 - 레인징 아날로그-디지탈 ( A/D ) 변환기 (10) ( 이후부터는, 변환기 (10) 로 지칭함 ) 가 도시되어 있다. 본 발명은 더 많은 단을 지니며 그리고/또는 다른 갯수의 비트로 구성된 디지탈 신호를 제공하는 서브 - 레인징 A/D 변환기로 확장될 수 있음을 먼저 이해하여야 한다. 일반적으로, 변환기 (10)는 변환기 (10) 에 인가된 아날로그 신호를 나타내는 4 비트 디지탈 신호 중 두개의 최상위 비트를 결정하는 제 1 단 플래시 A/D 변환기 (12) ( 이후 부터는, 제 1 단 (12)으로 지칭함 ) 를 포함한다. 변환기 (10)는 인가된 아날로그 신호를 나타내는 4 비트 디지탈 신호 중 두개의 최하위 비트를 결정하는 제 2 단 플래시 A/D 변환기 (14) ( 이후부터는, 제 2 단 (14) 으로 지칭함 )를 부가적으로 포함한다. 게다가, 변환기 (10) 는 제 2 단 (14) 에 대한 동작 범위를 한정하는 경우 제 1 단 (12)에 의해 결정된 정보를 사용하는 기준 회로를 포함한다. 아날로그 포트 (18) 는 아날로그 신호. ( VIN) 를 수신하고 아날로그 신호( VIN) 를 제 1 단 (12) 과 제 2 단 (14) 모두에 인가하도록 제공된다. 출력 버퍼 (20) 는 제 1 단 (12) 과 제 2 단 (14)에 의해 결정되는 인가된 아날로그 신호 ( VIN) 를 나타내는 4 비트 디지탈 신호를 유지하도록 제 공된다.
간단히 기술하면, 변환기 (10)의 동작은 아날로그 신호 ( VIN) 가 제 1 단 (12) 에 인가되는 것으로 시작한다. 이에대한 응답으로, 제 1 단 (12)은 아날로그 신호 ( VIN) 를 나타내는 4 비트 디지탈 신호 중 두개의 최상위 비트를 결정하며 그리고 두개의 최상위 비트를 출력 버퍼 (20) 에 인가한다. 디지탈 신호의 두개의 최상위 비트를 결정하는 과정에서, 제 1 단 (12) 은 아날로그 신호를 나타내는 4 비트 디지탈 신호의 범위상에 있는 정보를 또한 결정한다. 이러한 정보는 기준 회로 (16) 에 의해 제 2 단 (14)으로 전달된다. 제 1 단 (12) 과 마찬가지로, 제 2단 (14) 은 아날로그 포트 (18) 를 통하여 아날로그 신호 ( VIN) 를 수신하며 그리고, 정합 회로 (16)에 의해 제공된 상기 범위 정보를 사용하여, 인가된 아날로그 신호 ( VIN)를 나타내는 4 비트 디지탈 신호 중 두개의 최하위 비트를 결정한다. 그리고 나서, 제 2단 (14) 에 의해 결정된 두개의 최하위 비트는 아날로그 신호 ( VIN) 를 4비트 디지탈 신호로 변환을 완성하도록 출력 버퍼 (20) 에 인가된다.
전기한 일반적 배경을 염두해 두면서, 변환기 (10) 및 그것의 동작이 보다 자세하게 기술된다. 제 1 단 (12) 은 인가된 아날로그 신호 ( VIN) 를 나타내는 4비트 신호 중 두개의 최상위 비트를 결정한다. 제 1 단 (12)은 저항기 ( R0- R2) 들로 구성된 기준 저항기 체인 ( reference resistor chain ; 24 ) 을 포함하는데, 상기 저항기 모두는 상부 단자 ( VRT) 의 전압과 하부 단자 ( VRB) 의 전압차와 동일한 전압이 가해지는 한쌍의 단자 사이에 위치한다. 제 1 단 (12) 은 상기 디지탈 신호 중 두개의 최상위 비트를 결정하는데 필수적인 3 개의 비교 동작들을 이행하는 제 1 복수개의 비교기를 부가적으로 포함한다. 제 1 복수개의 비교기 (26) 각각은 아날로그 (VIN) 를 수신하는 제 1 입력, 기준 저항기 체인 (24) 에 의해 제공된 기준 또는 한계 신호를 수신하는 제 2 입력, 아날로그 신호가 인가된 기준 신호 보다 크거나 또는 작은지를 나타내는 디지탈 신호를 제공하는 제 1 출력, 및 제 1 출력상에 제공된 디지탈 신호의 보수 ( complement ) 인 디지탈 신호를 제공하는 제 2 출력을 포함한다. 또한 제 1 단에 포함되는 것은 제 1 복수개의 D 형 플립플롭 (28) 으로서, 이것은 제 1 복수 비교기 (26) 의 제 1 및 제 2 출력으로 출력된 디지탈 신호를 저장하며 그리고 클록천이 (clock transition) 중에 이와같이 저장된 디지탈 신호를 후속 회로에 제공한다.
이러한 점에서, 기준 저항기 체인 및 제 1 복수 비교기 (26)의 동작을 기술하는 것은 유용한 것으로 여겨진다. 기준 저항기 체인 및 제 1 복수 비교기 (26) 는 인가된 아날로그 신호 ( VIN) 와 기준 저항기 체인 (24) 에 의해 제공된 3 개의 기준 전압 사이의 관계를 결정하도록 동작하는데, 상기 기준 전압은 제 1 단 (12) 에 의해 결정된 두개의 최상의 비트의 4 개 가능 값 ( " 00 ", " 01 ", " 10 ", " 11 " ) 중 어느 것이 인가된 아날로그 신호를 가장 잘 나타내는 지를 결정하는 데 사용된다. 보다 구체적으로 기술하면, 기준 저항기 체인 (24) 및 제 1 복수개의 비교기 (26) 는 아날로그 신호 ( VIN) 보다 큰 기준 전압들 및/또는 아날로그 신호 ( VIN) 보다 작은 기준 전압들을 식별하도록 동작한다. 예를들어, 만약 아날로그 신호 ( VIN) 의 전압이 저항기 ( R1, R0)들의 접속점의 전압보다 크지만 전압 ( VRT)보다 낮다면, 제 1 복수개의 비교기 (26) 는 제 1 복수개의 D 형 플립플롭 (28) 에 의해 저장되는 디지탈 코드 " 011 "을 출력할 것이다. 달리 말하면, 제 1 복수개의 비교기 (26) 는 온도계 코드를 출력하는데, 상기 코드에서 아날로그 신호 ( VIN) 보다 낮은 기준 신호와 관련된 비교기 각각은 논리 " 1 "을 출력하는 동안 아날로그 신호 ( VIN) 보다 높은 기준 신호들과 관련된 나머지 비교기들은 논리 " 0" 을 출력한다. 결과적으로, 제 1 복수 비교기 (26) 의 출력은 아날로그 신호 ( VIN) 가 증가하는 경우 증가하는 다수의 연속적인 논리 " 1 "및 감소하는 다수의 연속적인 논리 " 0 "들을 출력하며 그리고 아날로그 신호 ( VIN) 가 감소하는 경우 그 역도 또한 같다.
기준 저항기 체인 (24) 및 제 1 복수 비교기의 동작에 대한 전기한 설명을 염두해 두고서, 제 1 단 (12) 은, 제 1 복수개의 비교기 (26) 에 의해 출력되고 제 1 복수개의 D 형 플립플롭 (28) 내에 저장된 3 비트 코드를 인가된 아날로그 신호 ( VIN) 를 나타내는 디지탈 신호의 두개의 최상위 비트로 변환시키기 위한 제 1 엔코드 ( encode ) 회로 (30) 를 또한 포함한다. 앞선 실례에 계속하여, 제 1 엔코드 회로 (30) 는 3 비트 코드 " 011 "을 두개의 최상위 비트 코드 " 10 " 으로 변환시킬 것이다.
제 1 엔코드 회로 (30) 는 제 1 복수개의 D 형 플립플롭 (28) 으로 부터 클록킹 (clocking ) 된 저장 신호에 응답하는 제 1 복수개의 AND - 게이트 (32) 를 포함한다.
보다 구체적으로 기술하면, 제 1 복수개의 AND - 게이트 (32) 각각은 제 1 복수개의 D 형 플립플롭 (28) 중 해당하는 하나에 의해 출력된 저장 신호 및 제 1복수개의 D 형 플립플롭 (28) 중 인접한 하나에 의해 저장된 신호를 수신하는데, 논리 " 1 " 신호가 제공된 마지막 AND - 게이트는 제외된다. 지시된 입력들에 대한 응답으로, 다른 모든 게이트에서 두 입력이 논리 " 1 "과 논리 " 0 " 인 경우 AND- 게이트 (32)각각은 논리 " 1 " 을 출력한다. 제 1 데코드 ( decode ) 회로 (30) 는 인가된 아날로그 회로를 나타내는 디지탈 신호의 두개의 최상위 비트를 결정하도록 제 1 복수개의 AND -게이트 (32)의 출력을 처리하는 제 1 복수개의 읽기 전용 메모리 ( ROM ; 34 ) 를 또한 포함한다.
이중 출력 디지탈 - 아날로그 ( D/A ) 변환기인 기준 회로 (16) 는 제 2 단 (14) 에 대한 동작의 범위를 설정하도록 제 1 복수개의 비교기에 의해 결정된 상기 범위의 정보를 사용한다. 상기 기준 회로 (16) 는 디지탈 신호에 좌우되는 "온 " ( ON ) 상태와 "오프 " ( OFF ) 상태 사이에서 스위칭 ( switching ) 되는 스위칭 가능한 복수개의 전류원 (40) 을 포함하는데, 상기 디지탈 신호는 제 1 복수 비교기 (26) 중 해당하는 하나에 의해 출력되며 그리고 제 1 복수개의 D 형 플립플롭 (28) 중 해당하는 하나에 저장된다. 복수개의의 스위칭 가능한 전류원 (40) 은 제 2 단 (14) 에 대한 동작 범위의 하한치를 한정하도록 저항기 ( RL) 와 함께 사용되는 제 1 서브셋 (subset ; 42) 으로 구성된다. 마찬가지로, 복수개의 스위칭 가능한 전류원의 제 2 서브셋 (44) 은 제 2 단 (14) 에 대한 동작 범위를 한정하도록 저항기 ( RU) 와 결합하여 사용된다. 기준 회로 (16) 는 제 1 단 (12) 에 의해 결정된 최하위 비트값과 동등한 범위의 하한치와 상한치 사이에서 오프셋 ( offest )을 결정하는 오프셋 전류원을 또한 포함한다. 다른 전류원에 비하여, 오프셋 전류원 (46) 은 스위칭되지 않으며, 결과적으로 변환 동작의 전체를 통하여 전류를 제공한다.
기준 회로 (16) 가 동작하는 경우에, 제 1 복수개의 비교기 (26) 의해 발생된 디지탈 신호가 제 1 복수개의 D 형 플립플롭 (28) 으로부터 클록킹될 때 제 1 서브셋 (42) 과 관련된 전류원은 " 온 " ( ON ) 또는 "오프" ( OFF ) 된다. 마찬가지로, 제 1 수개의 비교기 (26) 에 의해 발생된 디지탈 신호가 제 1 복수개의 D 형 플립플롭 (28) 으로부터 클록킹될 때 제 2 브셋 (44) 을 포함하는 전류원은 "온 " ( ON ) 또는 " 오프 " ( OFF ) 된다. 오프셋 전류원 (46) 은 제 1 단 (12) 에 의해 결정된 최하위 비트값과 동등한 범위의 하한치와 상한치 사이에서 필수적인 오프셋을 제공한다. 복수개의 스위칭 가능한 전류 센서 (40) 의 동작을 입증하기 위해서 그리고 선행의 실례에 계속하여, 디지털 코드 " 011 "이 제 1 복수개의 D 형 플립플롭 (28) 으로부터 클록킹되는 경우, 정합 회로 (16) 는 디지털 코드 " 011 "의 " 0 " 부분과 관련된 제 1 서브셋 (42) 의 전류원이 " 오프 " ( OFF ) 되도록 하며 그리고 제 1 서브셋 (42) 의 나머지 전류원들이 디지탈 코드 " 011 "의 " 11 " 부분과의 관련으로 인해 " 온 " ( ON ) 되도록 한다. "온 " ( ON ) 상태에 있는 제 1 서브셋 (42) 의 3 개의 전류원과 오프셋 전류원 (46) 은 제 2 (14) 에 대한 동작 범위의 하한치를 결정하는 전압 신호를 발생 시키도록 저항기 ( RL) 와 공동 작용한다. 마찬가지로, 기준 회로 (16) 는 제 2 서브셋 (44) 의 전류원들 중 관련된 하나를 " 오프" ( OFF ) 시키는 데 디지탈 코드 " 011 "의 " 0 " 부분을 사용하며 그리고 제 2 서브셋 (44) 의 나머지 모든 전류원들은 " 온 " ( ON ) 시키는 데 디지탈 코드 " 011 "의 " 11 " 부분을 사용한다. "온 " ( ON ) 상태가 된 제 2 서브셋 (44) 의 3 개의 전류원은 제 2 단 (14) 에 대한 동작 범위의 상한치를 나타내는 전압 신호를 한정하도록 저항 ( RU) 과 공동 작용한다. 본질적으로, 기준 회로 (16) 는 아날로그 신호 ( VIN) 을 나타내는 4 비트 디지탈 신호의 두개의 최하위 비트를 결정하는 적정 동작 범위를 지니는 제 2 단 (14) 에 정보 제공하도록 동작한다.
제 2 단 (14) 은 인가된 아날로그 신호 ( VIN)을 나타내는 4 비트 신호 중 두개의 최하위 비트를 결정한다. 제 2 단은 제 2 복수개의 3 입력 비교기 (48) 를 포함한다. 비교기 (48) 각각은 기준 회로 (16) 에 의해 전달된 동작 범위에 대한 아날로그 신호 ( VIN) 의 관계를 나타내는 디지탈 신호를 발생시키도록 동작한다. 보다 구체적으로 기숙하면, 비교기 (48) 각각은 한정된 범위내에 있는, 각 비교기 내에 한정된 한계 레벨에 대한 아날로그 신호 ( VIN) 의 관계를 나타내는 출력 신호를 발생시킨다. 제 2 복수 비교기 (48) 각각의 한계 레벨은 기준 저항기 체인 (24) 에 의해 제 1 복수개의 비교기 중 하나에 제공된 기준 신호들 중 하나와 본질적으로 같은 기능을 수행한다. 제 2 복수개의 비교기 (48) 각각은 동작 범위의 하한치를 나타내는 신호를 수신하는 제 1 입력, 동작 범위의 상한치를 나타내는 신호를 수신하는 제 2 입력, 및 아날로그 신호 ( VIN) 을 수신하는 제 3 입력을 포함한다. 비교기 (48) 각각은 한정된 동작 범위내에서 아날로그 신호 ( VIN) 와 비교되는 다른 한계 레벨을 갖는다. 여러개의 한계 레벨들은 특정화된 범위내의 4 개의 가능한 2 비트 코드 중 2 개를 분리시키는 동작 범위의 3 개의 분기점 ( dividing point ) 에 해당한다.
게다가, 비교기 (48) 각각은 비교기와 관련된 한정된 한계 레벨에 대한 아날로그 신호 ( VIN) 의 관계를 나타내는 디지탈 신호를 제공하는 제 1 출력을 포함하며 그리고 제 1 출력상에 제공된 디지탈 신호에 상보형 ( complementary ) 신호를 제공하는 제 2 출력을 포함한다. 4 비트 변환기 (10) 에 있어서 어떠한 오차 수정 비교기도 필요치 않음을 또한 주목하여야 한다. 결과적으로, 3 입력 비교기들 중 단지 3 개만이 제 2 단에 의해 출력된 두개의 비트를 결정하는 데 필요하다. 보다 일반적으로 기술하면, 단지 ( 2n- 1 ) 개의 비교기 ( 여기서, n 은 하나의 단에 의해 결정된 비트 수임 ) 만이 변환기에 대한 낮은 분해능을 갖는 실시예들에 대해 제 2 단 또는 후속 단에 의해 출력된 비트 수를 결정하는 데 필요한데, 상기 변환기는 현재 8 비트 이하인 변환기이다.
제 2 단 (14) 은, 제 2 복수개의 비교기 (48) 에 의해 발생된 디지탈 신호들을 저장하며 이러한 신호들을 클록 신호에 기초한 제 2 단내의 후속 회로로 출력하기 위한 제 2 복수개의 D 형 플립플롭 (50) 을 또한 포함한다.
제 2 복수개의 비교기 (48) 에 의해 발생되며, 제 2 복수개의 D 형 플립플롭내에 저장된 디지탈 신호를 인가된 아날로그 신호 ( VIN) 를 나타내는 4 비트 디지탈 신호 중 두개의 최하위 비트로 변환시키는 제 2 엔코드 회로 (52) 가 제 2 단 (14) 에 부가적으로 포함된다. 제 2 데코드 회로 (52)는 제 2 복수개의 AND - 게이트 (54) 를 포함하는데, 상기 AND - 게이트 각각은 제 2 복수개의 비교기 (48) 중 해당하는 하나에 의해 출력된 디지탈 신호 및 제 2 복수개의 비교기 (48) 중 인접한 하나에 의해 상기 해당하는 비교기로 출력된 디지탈 신호에 응답하며, 논리 " 1 "신호가 제공된 마지막 AND - 게이트는 제외된다. 지시된 입력에 대한 응답으로, 다른 모든 경우에서는 두 입력이 논리 " 1 "과 논리 " 0 "이라면 AND -게이트 (54) 각각은 논리 " 1 "을 출력한다. 게다가, 데코드 회로 (52) 는 제 2 복수개의 읽기 전용 메모리 ( ROM ; 56 ) 을 포함하는 데, 상기 ROM 은 서로 공동 작용하면서 그리고 제 2 복수개의 AND - 게이트 (54) 에 출력된 디지탈 신호에 대한 응답으로, 제 2 복수개의 비교기 (48) 에 의해 발생된 디지탈 신호를 인가된 아날로그 신호 ( VIN) 을 나타내는 디지탈 신호의 두개의 최하위 비트로 변환시킨다.
제 2 단 (14) 의 동작은, 제 2 단에 대한 동작 범위의 상한치 및 하한치를 나타내는 전압 신호들이 아날로그 신호 ( VIN) 와 함께 제 2 복수개의 비교기 (48) 각각에 인가되는 것으로 시작된다. 제 2 복수개의 비교기 (48) 각각은 인가된 아날로그 신호를 한계 레벨과 비교하며 그리고 디지탈 신호 및 인가된 아날로그 신호가 비교기와 관련된 한계 레벨 보다 크거나 또는 작은지를 나타내는 상보형 디지탈 신호를 출력한다. 제 2 복수개의 비교기 (48) 모두는 제 1 복수개의 비교기 (26) 에 의해 출력된 온도계 코드와 유사한 3 비트 온도계 코드를 출력한다. 그리고 나서 제 2 복수개의 비교기 (48) 에 의해 발생된 출력 신호들은 제 2 복수개의 D 형 플립플롭 (50) 에 인가되며 그 내에 저장된다. 제 2 복수개의 D 형 플립플롭 (50) 에 저장된 디지탈 신호들은 후속적으로 제 2 엔코드 회로 (52) 로 출력된다. 제 2 엔코드 회로 (52) 는 인가된 아날로그 신호 ( VIN) 를 나타내는 4 비트 디지탈 신호 중 두개의 최하위 비트를 결정하도록 제 2 복수개의 D 형 플립플롭 (50) 에 의해 출력된 디지탈 신호들에 영향을 미친다. 그리고 나서 제 2 데코드 회로 (52) 에 의해 발생된 상기 디지탈 신호 중 두개의 최하위 비트는 센서 ( sensor ; 58 ) 를 통해 출력 버퍼 (20) 로 전달된다.
간략히 기술하면, 전기한 실례에 관한 제 2 단 (14) 의 동작은 기준 회로 (16) 에 의해 동작 범위의 하한치 ( " 1000 " ) 및 동작 범위의 상한치 ( " 1100 " ) 를 나타내는 전압 신호들이 제공된 제 2 복수개의 비교기 (48) 각각을 포함한다. 제 2 복수 비교기 (48) 의 한계 레벨들은 특정화된 범위에 있는 4 개의 가능한 2 비트 코드 중 두개를 서로 분리시키는, 특정화된 범위내의 세개의 분기점을 나타낸다. 구체적으로 기술하면, 상기 한계 레벨들은 코드 " 1000 " 과 " 1001 ", 코드 " 1001 " 과 " 1010 ", 및 코드 " 1010 " 과 " 1011 " 사이의 분기점들을 나타낼 것이다. 그리고 나서 제 2 복수개의 비교기 (48) 는 여러 가지의 한계 레벨들에 대한 인가된 아날로그 신호 ( VIN)의 관계를 나타내는 디지털 신호들을 출력한다. 이 순간에, 제 2 복수개의 비교기 (48)는 디지탈 신호 " 0000 " 을 제 2 복수개의 D 형 플립플롭 (50) 에 출력시킨다. 뒤이어, 디지탈 신호 " 0000 " 은 D 형 플립플롭으로 부터 클록킹되며 제 2 엔코딩 회로 (52) 에 의해 인가된 아날로그 신호 ( VIN) 를 나타내는 두개의 최하위 비트로 변환된다. 그리고 나서 두개의 최하위 비트 " 00 " 은 인가된 아날로그 신호를 4 비트 디지탈 신호 " 1000 " 으로 아날로그 - 디지탈 변환을 완성하도록 센서 (58) 에 의해 출력 버퍼 (20) 로 전달된다. 게다가,상기 변환은 부정합 (mismatch ) 또는 순환 ( wrap - around ) 오차를 실질적으로 방지하는 형식으로 이루어진다.
제 2 도에 있어서, 본 발명의 서브 - 레인징 A/D 변환기 (10) 에 대한 제 2 실시예가 도시되어 있다. 기준 회로는 예외로 하고서, 변환기 (10) 에 대한 제 2 실시예는 제 1 도에 도시된 변환기 (10) 에 대한 제 1 실시예와 동일하다. 결과적으로, 변환기 (10) 의 제 1 실시예와 일치하는 변환기 (10) 의 제 1 실시예의 이러한 부분들은 같은 참조 변화를 갖는다.
제 1 실시예와 마찬가지로, 변환기 (10) 에 대한 제 2 실시예는 인가된 아날로그 신호 ( VIN) 를 나타내는 4 비트 디지탈 신호를 결정하는 데 사용되는 제 1 단 (12) 및 제 2단 (14) 를 포함한다. 제 1 단 (12) 및 제 2단 (14) 이 제 1 실시예의 것들과 동일하기 때문에, 그들의 구조 및 동작은 설명을 생략하기로 한다.
제 1 실시예와 마찬가지로, 변환기 (10) 에 대한 제 2 실시예는 제 2 단 (14) 의 동작 범위를 한정하도록 제 1 단 (12) 에 의해 결정된 정보를 사용하는 기준 회로를 또한 포함한다. 그렇지만, 제 2 실시예의 기준 회로와 제 1 실시예의 기준 회로와의 차이점으로 인해, 제 2 실시예의 기준 회로는 기준 회로 (62) 로 간주된다.
기준 회로 (16) 와 대조적으로, 기준 회로 (62) 는 제 2 단의 동작 범위를 한정 하도록 기준 저항기 체인 (24) 에서 제 2 단으로 전압을 직접 스위칭시킨다. 기준 회로 (62) 는 복수개의 인버터 ( invert ; 64 ) 를 포함한다. 복수개의 인버터 (64) 각각은 제 1 복수개의 AND - 게이트 (32) 중 해당하는 하나와 연결되며 그리고 상기 해당하는 AND - 게이트에 의해 출력된 디지탈 신호에 대하여 반전되는 디지탈 신호를 출력 하도록 동작한다.
기준 회로 (62) 는 복수개의 N 채널 FET 스위치를 또한 포함하는 데, 상기 스위치는 복수개의 인버터 (64) 에 의해 출력된 신호들에 대한 응답으로, 제 2 단 (14) 에 대한 동작 범위의 하한치 및 상한치를 한정하는 기준 전압 신호들을 기준 저항기 체인 (24) 에서 제 2 단 (14) 으로 인가한다. 보다 구체적으로 기술하면, 복수개의 인버터 (64) 각각은 복수개의 FET 스위치 (66) 중 두개의 상태를 제어한다. 두 개의 FET 스위치 중 하나는 상기 범위의 상한치를 한정시키는 데 이용된다. 이러한 FET 스위치가 상기 관련 인버터에 의해 " ON " 상태에 놓이게 되는 경우, 제 1 복수개의 비교기 (28) 중 해당하는 하나에 의해 이용된 기준 신호는 상한치를 한정하는 데 사용된다. 다른 한편으로, FET 스위치가 상기 관련 인버터에 의해 " OFF "상태에 놓이는 경우, 상한치는 대응하는 기준 신호를 포함하지 않도록 한정된다. 인버터와 관련된 다른 FET 스위치는 상기 범위의 하한치를 한정시키는 데 사용된다. 이러한 FET 스위치가 상기 관련 인버터에 의해 " ON " 상태에 놓인 다면, 제 1 복수개의 비교기 (26) 중 인접한 비교기에 의해 이용된 기준 신호는 하한치를 한정하는 데 사용된다. 대조적으로, FET 스위치가 상기 해당하는 인버터에 의해 " OFF " 상태에 놓인다면, 하한치는 상기 인접한 비교기에 의해 사용된 기준 신호를 포함하지 않도록 한정된다.
기준 회로 (62) 가 동작 중에 있는 경우, 복수개의 인버터 (64) 각각은 제 복수개의 AND - 게이트 (32) 중 해당하는 하나에 의해 출력된 디지탈 신호를 반전시키며 그리고 FET 스위치를 " ON " 또는 " OFF " 시키는 상기 반전된 신호를 복수개의 FET 스위치 (66) 중 두개에 인가한다. 그에 대한 응답으로, FET 스위치는 제 2 단 (14) 에 대한 동작의 상하치 및 하한치를 한정하는 전압들을 기준 저항기 체인 (24) 중에서 선택한다.
제 3A 도에 있어서, 변환기 (10) 에서 이용에 적당한 3 입력 비교기로 작용하기에 적합할 수 있는 가중 ( weighted ) 디지탈 - 아날로그 ( D/A ) 변환기 ( 이후부터, 가중 변환기 (10) 로 지칭함 ) 가 도시되어 있다. 상기 가중 변환기 (70) 는, 가중 변환기 (70) 가 D/A 변환기로 이용되는 경우 각각 디지탈 신호를 수신하는 제 1 입력 포트 (70) 와 제 2 입력 포트 (74), 및 기준 신호를 수신하는 제 3 입력 포트 (76) 를 포함한다. 상기 가중 변환기가 D/A 변환기로 사용되는 경우, 제 1 및 제 2 입력 포트 (72, 74) 에서 인가된 디지탈 신호를 나타내는 가중 아날로그 출력 신호를 제공하도록 결합하는 제 1 출력 포트 (78) 및 제 2 출력 포트 (80) 가 가중 변환기에 부가적으로 포함된다. 또한 가증 변환기 (70) 에 포함되는 것은 제 1 전류원 (84) 을 포함하는 제 1 에미터 결합 차동 증폭기 (82) 및 제 2 전류원 988) 을 포함하는 제 2 에미터 결합 차동 증폭기 (86) 이다. 제 1 전류원 (84) 및 제 2 전류원 (88)에 의해 출력된 전류량은 제 1 출력 포트 (78)및 제 2 출력 포트 (80) 에서 신호의 가중치를 결정한다.
제 3B 도에 있어서, 제 3A 도에 도시된 가중 디지탈 -아날로그 구조는 변환기 (10) 의 제 2 단 (14) 에 사용하기에 적합한 비교기로 적합할 수 있음이 밝혀졌다. 구체적으로 기술하면, 상기 가중 변환기 (70) 는, 기준 회로 (16) 에 의해 또는 제 1 입력 포트 (72) 에 발생된 동작 범위의 하한치를 나타내는 전압 신호를 인가하는 단계 ; 동작 범위의 상한치를 나타내는 전압 신호를 제 2 입력 포트 (74) 에 인가하는 단계 ; 그리고 아날로그 신호 ( VIN) 을 제 3 입력 포트 (76) 에 인가하는 단계에 의하여 변환기로 만들어질 수 있다. 게다가, 아날로그 입력 신호 ( VIN) 와 비교될 수 있는 한계 레벨은 제 1 전류원 (84) 및 제 2 전류원 (88) 에 의해 제공된 전류비를 조정함으로써 실현될 수 있다. 예를들어, 제 1 전류원 (84) 및 제 2 전류원 (88) 에 의해 출력된 전류가 실질적으로 동일하다면, 동작 범위의 하한치 및 상한치를 나타내는 전압 신호들에 의해 한정된 동작 범위의 사이에 실질적으로 중간쯤에 있는 한계 레벨은 한정된다. 전류비를 변화시키면 한계 레벨은 상기 범위내에서 올라가거나 내려간다. 결과적으로, 가중 변환기 (70) 가 제 2 단 (14) 에서 제 2 복수개의 비교기 (48) 각각을 실현하는데 이용되는 경우, 전류비는 비교기 각각에 대하여 서로 달라진다.
제 4 도에 있어서, 변환기 (10) 의 제 2 단 (14) 에서 비교기로 사용하기에 적당한 가중 변환기 (70) 의 또 다른 실시예가 도시되어 있다. 제 3B 도에 도시된 비교기와 대조적으로, 제 4 도에 도시된 비교기는 제 1 차동 증폭기 (82) 및 제 2 차동 증폭기 (86) 내의 에미터 저항기 (90) 를 포함한다. 상기 에미터 저항기 (90) 는 한계 레벨을 안정화시키면서 비교적 높은 제어도를 제공한다. 결과적으로, 제 4 도에 도시된 비교기 (70) 가 제 2 단 (14) 에서 유사한 비교기들과 함께 이용되는 경우, 한계 레벨 사이의 비교적 고도의 선형성 ( linearity ) 이 가능한데, 예컨대, 한계 레벨 사이의동일한 간격 ( spacing ) 이 가능하다.
본 발명에 대한 전기의 설명은 예시와 설명의 목적으로 제시되었다. 게다가, 상기 설명은 본 발명이 본원에 개시된 형식에 국한되지 않는다. 결과적으로, 위의 지침들에 상당하는 변화와 수정, 그리고 관련 기술의 기량이나 지식은 본 발명의 범위내에 있다. 위의 본원에 기술된 바람직한 실시예는, 본 발명을 실행 하는데 알려진 가장 양호한 형태를 설명하며 그리고 당업자가 여러가지의 실시예로 또한 그들의 구체적인 용도나 본 발명의 이용에 요구되는 여러 변형 형태로 본 발명을 이용하는 데 부가적으로 의도되어 있다. 첨부된 청구항들은 선행 기술에 의해 허용되는 정도까지 변형 실시예들을 포함하는 것으로 해석된다.

Claims (4)

  1. 아날로그 신호를 나타내는 다중 비트 디지탈 신호의 적어도 제 1 비트를 결정하도록 아날로그 신호 상에 제 1 아날로그 - 디지탈 변환을 이행하는 제 1 수단;
    상기 제 1 비트의 값에 관련된 정보를 사용하여, 상기 다중 비트 디지탈 신호에 대한 값의 범위로서, 상한치와 하한치를 갖는 범위를 결정하는 수단; 및
    상기 결정하는 수단에 의해 제공된 값의 범위 내에서 동작하여, 상기 제 1 비트보다 각각 하위이고 n 비트 코드의 2n조합을 취할 수 있는 상기 다중 비트 디지탈 신호의 n 비트들을 결정하도록, 아날로그 신호 상에 제 2 아날로그 - 디지탈 변환을 이행하는 제 2 수단으로서, 상기 제 2 아날로그 - 디지탈 변환을 위한 기준 신호들을 제공하는 저항기 체인 ( chain ) 에 대한 필요를 감소시키는 수단을 포함하는 제 2 수단을 포함하며,
    상기 감소시키는 수단은 상기 하한치를 수신하는 제 1 입력, 상기 상한치를 수신하는 제 2 입력, 상기 아날로그 신호를 수신하는 제 3 입력, 및 상기 상한치와 상기 하한치에 의해 한정된 범위에 대한 상기 아날로그 신호의 관계를 나타내는 신호를 제공하는 출력을 지니는 비교기를 포함하는 것을 특징으로 하는 아날로그 - 디지탈 변환기.
  2. 제 1 항에 있어서, 상기 비교기는 상기 상한치와 상기 하한치에 의해 한정된 값의 범위 내에서 한계 레벨을 한정하는 수단을 포함하며, 상기 출력은 상기 한계레벨에 대한 상기 아날로그 신호의 관계를 나타내는 신호를 제공하는 것을 특징으로 하는 아날로그 - 디지탈 변환기.
  3. 제 1 항에 있어서, 상기 비교기는 상기 상한치와 상기 하한치에 의해 한정된 값의 범위 내에서 한계 레벨을 한정시키기 위한 복수개의 전원을 포함하는 것을 특징으로 하는 아날로그 - 디지탈 변환기.
  4. 제 1 항에 있어서, 상기 비교기는 상기 상한치와 상기 하한치에 의해 한정된 값의 범위 내에서 한계 레벨을 한정하는 복수개의 전류원을 포함하는 것을 특징으로 하는 아날로그 - 디지탈 변환기.
KR1019960702036A 1993-10-21 1994-09-13 서브-레인징아날로그-디지탈변환기 KR100333006B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/140,675 US5459465A (en) 1993-10-21 1993-10-21 Sub-ranging analog-to-digital converter
US140675 1993-10-21
PCT/US1994/010280 WO1995011551A1 (en) 1993-10-21 1994-09-13 Sub-ranging analog-to-digital converter

Publications (1)

Publication Number Publication Date
KR100333006B1 true KR100333006B1 (ko) 2002-12-05

Family

ID=22492321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960702036A KR100333006B1 (ko) 1993-10-21 1994-09-13 서브-레인징아날로그-디지탈변환기

Country Status (5)

Country Link
US (1) US5459465A (ko)
EP (1) EP0724792A1 (ko)
KR (1) KR100333006B1 (ko)
AU (1) AU7873094A (ko)
WO (1) WO1995011551A1 (ko)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739781A (en) * 1996-10-08 1998-04-14 National Semiconductor Corporation Sub-ranging analog-to-digital converter with open-loop differential amplifiers
US6218975B1 (en) * 1997-09-02 2001-04-17 Fujitsu Limited Interleaved auto-zero analog-to-digital converter with switching noise compensation
US6124820A (en) * 1997-11-20 2000-09-26 National Semiconductor Corporation Error correction architecture for pipeline analog to digital converters
US6028545A (en) * 1997-12-23 2000-02-22 Industrial Technology Research Institute Muti-bit successive-approximation analog-to-digital converter with improved conversion speed
US6452528B1 (en) * 1998-07-22 2002-09-17 Photobit Corporation Double comparison successive approximation method and apparatus
US6157221A (en) * 1999-03-23 2000-12-05 Northrop Grumman Corporation Three input comparator
US6195032B1 (en) 1999-08-12 2001-02-27 Centillium Communications, Inc. Two-stage pipelined recycling analog-to-digital converter (ADC)
US6420983B1 (en) * 2000-05-25 2002-07-16 Texas Instruments Incorporated On-line offset cancellation in flash A/D with interpolating comparator array
JP2003150115A (ja) * 2001-08-29 2003-05-23 Seiko Epson Corp 電流生成回路、半導体集積回路、電気光学装置および電子機器
US8418037B2 (en) * 2007-09-03 2013-04-09 Zte Corporation Method and device for decoding by using window-based least significant bits in robust header compression
US9288089B2 (en) 2010-04-30 2016-03-15 Ecole Polytechnique Federale De Lausanne (Epfl) Orthogonal differential vector signaling
US9596109B2 (en) 2010-05-20 2017-03-14 Kandou Labs, S.A. Methods and systems for high bandwidth communications interface
US8593305B1 (en) 2011-07-05 2013-11-26 Kandou Labs, S.A. Efficient processing and detection of balanced codes
US9450744B2 (en) 2010-05-20 2016-09-20 Kandou Lab, S.A. Control loop management and vector signaling code communications links
US9362962B2 (en) 2010-05-20 2016-06-07 Kandou Labs, S.A. Methods and systems for energy-efficient communications interface
US9251873B1 (en) 2010-05-20 2016-02-02 Kandou Labs, S.A. Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
US9985634B2 (en) 2010-05-20 2018-05-29 Kandou Labs, S.A. Data-driven voltage regulator
US9564994B2 (en) 2010-05-20 2017-02-07 Kandou Labs, S.A. Fault tolerant chip-to-chip communication with advanced voltage
US9246713B2 (en) 2010-05-20 2016-01-26 Kandou Labs, S.A. Vector signaling with reduced receiver complexity
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
US9401828B2 (en) 2010-05-20 2016-07-26 Kandou Labs, S.A. Methods and systems for low-power and pin-efficient communications with superposition signaling codes
US9106238B1 (en) * 2010-12-30 2015-08-11 Kandou Labs, S.A. Sorting decoder
US9275720B2 (en) 2010-12-30 2016-03-01 Kandou Labs, S.A. Differential vector storage for dynamic random access memory
US9268683B1 (en) 2012-05-14 2016-02-23 Kandou Labs, S.A. Storage method and apparatus for random access memory using codeword storage
WO2014113727A1 (en) 2013-01-17 2014-07-24 Kandou Labs, S.A. Methods and systems for chip-to-chip communication with reduced simultaneous switching noise
CN105122758B (zh) 2013-02-11 2018-07-10 康杜实验室公司 高带宽芯片间通信接口方法和系统
CN105379170B (zh) 2013-04-16 2019-06-21 康杜实验室公司 高带宽通信接口方法和系统
EP2997704B1 (en) 2013-06-25 2020-12-16 Kandou Labs S.A. Vector signaling with reduced receiver complexity
WO2015077608A1 (en) 2013-11-22 2015-05-28 Kandou Labs SA Multiwire linear equalizer for vector signaling code receiver
US9806761B1 (en) 2014-01-31 2017-10-31 Kandou Labs, S.A. Methods and systems for reduction of nearest-neighbor crosstalk
CN110266615B (zh) 2014-02-02 2022-04-29 康杜实验室公司 低isi比低功率芯片间通信方法和装置
US9369312B1 (en) 2014-02-02 2016-06-14 Kandou Labs, S.A. Low EMI signaling for parallel conductor interfaces
EP3111607B1 (en) 2014-02-28 2020-04-08 Kandou Labs SA Clock-embedded vector signaling codes
US9509437B2 (en) 2014-05-13 2016-11-29 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9148087B1 (en) 2014-05-16 2015-09-29 Kandou Labs, S.A. Symmetric is linear equalization circuit with increased gain
US9852806B2 (en) 2014-06-20 2017-12-26 Kandou Labs, S.A. System for generating a test pattern to detect and isolate stuck faults for an interface using transition coding
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
CN106797352B (zh) 2014-07-10 2020-04-07 康杜实验室公司 高信噪特性向量信令码
US9432082B2 (en) 2014-07-17 2016-08-30 Kandou Labs, S.A. Bus reversable orthogonal differential vector signaling codes
CN106664272B (zh) 2014-07-21 2020-03-27 康杜实验室公司 从多点通信信道接收数据的方法和装置
WO2016019384A1 (en) 2014-08-01 2016-02-04 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US9674014B2 (en) 2014-10-22 2017-06-06 Kandou Labs, S.A. Method and apparatus for high speed chip-to-chip communications
KR102372931B1 (ko) 2015-06-26 2022-03-11 칸도우 랩스 에스에이 고속 통신 시스템
US9557760B1 (en) 2015-10-28 2017-01-31 Kandou Labs, S.A. Enhanced phase interpolation circuit
US9577815B1 (en) 2015-10-29 2017-02-21 Kandou Labs, S.A. Clock data alignment system for vector signaling code communications link
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US10003315B2 (en) 2016-01-25 2018-06-19 Kandou Labs S.A. Voltage sampler driver with enhanced high-frequency gain
US10242749B2 (en) 2016-04-22 2019-03-26 Kandou Labs, S.A. Calibration apparatus and method for sampler with adjustable high frequency gain
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
CN115085727A (zh) 2016-04-22 2022-09-20 康杜实验室公司 高性能锁相环
EP3449606A4 (en) 2016-04-28 2019-11-27 Kandou Labs S.A. LOW POWER MULTILAYER ATTACK CIRCUIT
EP3449379B1 (en) 2016-04-28 2021-10-06 Kandou Labs S.A. Vector signaling codes for densely-routed wire groups
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
US9906358B1 (en) 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US9917594B1 (en) 2016-09-06 2018-03-13 Texas Instruments Incorporated Inbuilt threshold comparator
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10200188B2 (en) 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
US10372665B2 (en) 2016-10-24 2019-08-06 Kandou Labs, S.A. Multiphase data receiver with distributed DFE
US10116468B1 (en) 2017-06-28 2018-10-30 Kandou Labs, S.A. Low power chip-to-chip bidirectional communications
US10686583B2 (en) 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
US10203226B1 (en) 2017-08-11 2019-02-12 Kandou Labs, S.A. Phase interpolation circuit
US10326623B1 (en) 2017-12-08 2019-06-18 Kandou Labs, S.A. Methods and systems for providing multi-stage distributed decision feedback equalization
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
US10862495B1 (en) 2018-04-17 2020-12-08 Ali Tasdighi Far Glitch free current mode analog to digital converters for artificial intelligence
US10833692B1 (en) 2018-04-17 2020-11-10 Ali Tasdighi Far Small low glitch current mode analog to digital converters for artificial intelligence
US10797718B1 (en) 2018-04-17 2020-10-06 Ali Tasdighi Far Tiny low power current mode analog to digital converters for artificial intelligence
US10581448B1 (en) 2018-05-28 2020-03-03 Ali Tasdighi Far Thermometer current mode analog to digital converter
US10931249B2 (en) 2018-06-12 2021-02-23 Kandou Labs, S.A. Amplifier with adjustable high-frequency gain using varactor diodes
US10742451B2 (en) 2018-06-12 2020-08-11 Kandou Labs, S.A. Passive multi-input comparator for orthogonal codes on a multi-wire bus
US11183983B2 (en) 2018-09-10 2021-11-23 Kandou Labs, S.A. Programmable continuous time linear equalizer having stabilized high-frequency peaking for controlling operating current of a slicer
US10721106B1 (en) 2019-04-08 2020-07-21 Kandou Labs, S.A. Adaptive continuous time linear equalization and channel bandwidth control
US10680634B1 (en) 2019-04-08 2020-06-09 Kandou Labs, S.A. Dynamic integration time adjustment of a clocked data sampler using a static analog calibration circuit
US10608849B1 (en) 2019-04-08 2020-03-31 Kandou Labs, S.A. Variable gain amplifier and sampler offset calibration without clock recovery
US10574487B1 (en) 2019-04-08 2020-02-25 Kandou Labs, S.A. Sampler offset calibration during operation
US11303484B1 (en) 2021-04-02 2022-04-12 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
US11374800B1 (en) 2021-04-14 2022-06-28 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using peak detector
US11456708B1 (en) 2021-04-30 2022-09-27 Kandou Labs SA Reference generation circuit for maintaining temperature-tracked linearity in amplifier with adjustable high-frequency gain

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532495A (en) * 1978-02-24 1985-07-30 Votrax, Inc. Speech digitization system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56168168A (en) * 1980-05-29 1981-12-24 Toshiba Corp Window comparator circuit
US4528591A (en) * 1982-08-16 1985-07-09 Tektronix, Inc. Raster scan frame digitizer method and apparatus
US4827191A (en) * 1987-09-08 1989-05-02 Motorola, Inc. Adaptive range/DC restoration circuit or use with analog to digital convertors
JP2800233B2 (ja) * 1989-03-10 1998-09-21 株式会社日立製作所 Ａｄ変換器
US4928103A (en) * 1989-09-18 1990-05-22 Analog Devices, Inc. Parallel analog-to-digital converter using 2.sup.(n-1) comparators
US5353027A (en) * 1991-11-01 1994-10-04 U.S. Philips Corporation Multistep analog-to-digital converter with error correction

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532495A (en) * 1978-02-24 1985-07-30 Votrax, Inc. Speech digitization system

Also Published As

Publication number Publication date
US5459465A (en) 1995-10-17
WO1995011551A1 (en) 1995-04-27
AU7873094A (en) 1995-05-08
EP0724792A1 (en) 1996-08-07

Similar Documents

Publication Publication Date Title
KR100333006B1 (ko) 서브-레인징아날로그-디지탈변환기
US5510789A (en) Algorithmic A/D converter with digitally calibrated output
US5936566A (en) Auto-reference pseudo-flash analog to digital converter
US5471210A (en) Analog digital converter
US10020816B1 (en) Hybrid successive approximation register analog to digital converter
US4763106A (en) Flash analog-to-digital converter
US5187483A (en) Serial-to-parallel type analog-digital converting apparatus and operating method thereof
US5194867A (en) Flash analog-to-digital converter employing least significant bit-representative comparative reference voltage
US6239734B1 (en) Apparatus and a method for analog to digital conversion using plural reference signals and comparators
US10727857B2 (en) Successive approximation register (SAR) analog to digital converter (ADC) with switchable reference voltage
US4849759A (en) Analogue to digital converter
US4999630A (en) Fast analog-digital converter with parallel structure
KR100235465B1 (ko) 플래시형 아날로그-디지탈 변환기
US6288662B1 (en) A/D converter circuit having ladder resistor network with alternating first and second resistors of different resistance values
EP3696983A1 (en) Analog to digital converter
US5629702A (en) Analog to digital converter
US6798370B1 (en) Parallel A/D converter
US4791405A (en) Data converter for directly providing outputs in two's complement code
US4864304A (en) Analog voltage signal comparator circuit
KR100282443B1 (ko) 디지탈/아날로그 컨버터
JPH0685672A (ja) Ａｄ変換器およびアナログ・ディジタル混在システム
KR100339542B1 (ko) 고속 아날로그/디지털 변환기
JPS6333013A (ja) アナログ／デイジタル変換器
JP2904239B2 (ja) Ａ／ｄ変換回路
CN113556127A (zh) 数字斜率式模拟数字转换器装置与信号转换方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120327

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 12

EXPY Expiration of term