JPH0685672A - Ａｄ変換器およびアナログ・ディジタル混在システム - Google Patents
Ａｄ変換器およびアナログ・ディジタル混在システムInfo
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- JPH0685672A JPH0685672A JP4235625A JP23562592A JPH0685672A JP H0685672 A JPH0685672 A JP H0685672A JP 4235625 A JP4235625 A JP 4235625A JP 23562592 A JP23562592 A JP 23562592A JP H0685672 A JPH0685672 A JP H0685672A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【目的】アナログ・ディジタル混在のシステムに用いら
れ、システムの待機時には分解能を落すことにより電力
消費を低減する機能を持つＡＤ変換器を提供すること。 【構成】逐次比較形ＡＤ変換器において、タイミング制
御回路にごく簡単な回路を追加することにより、ある特
定数の下位ビットの変換期間にはＡＤ変換器のいくつか
の構成要素の動作を停止してしまう機能を持たせる。 【効果】アナログ・ディジタル混在のシステムの待機時
に、アナログ回路部分を完全に停止してしまうことがな
いのでアナログ信号の監視を続けながら、しかもシステ
ムの電力消費を低減することが可能である。
れ、システムの待機時には分解能を落すことにより電力
消費を低減する機能を持つＡＤ変換器を提供すること。 【構成】逐次比較形ＡＤ変換器において、タイミング制
御回路にごく簡単な回路を追加することにより、ある特
定数の下位ビットの変換期間にはＡＤ変換器のいくつか
の構成要素の動作を停止してしまう機能を持たせる。 【効果】アナログ・ディジタル混在のシステムの待機時
に、アナログ回路部分を完全に停止してしまうことがな
いのでアナログ信号の監視を続けながら、しかもシステ
ムの電力消費を低減することが可能である。
Description
【０００１】
【産業上の利用分野】本発明はＡＤ変換器に係り、特に
アナログ・ディジタル混在のシステムもしくはシステム
ＩＣに組み入れられ、そのシステムが携帯用であるなど
低消費電力の望まれる場合に適したＡＤ変換器、もしく
はそのＡＤ変換器を用いたアナログ・ディジタル混在シ
ステムに関する。
アナログ・ディジタル混在のシステムもしくはシステム
ＩＣに組み入れられ、そのシステムが携帯用であるなど
低消費電力の望まれる場合に適したＡＤ変換器、もしく
はそのＡＤ変換器を用いたアナログ・ディジタル混在シ
ステムに関する。
【０００２】
【従来の技術】ワンチップマイコンに組み込むＡＤ変換
器、もしくは電池駆動でのシステム中のＡＤ変換器など
では、できるだけ消費電力を低減することが望ましい。
こようなアナログ・ディジタル混在のシステムに用いら
れるＡＤ変換器において、従来の技術ではＡＤ変換器の
消費電力を低減するためには、例えば「株式会社日立製
作所『HD404629,HD40474629仕様書』」等にあるように
回路全体の動作速度を低くしたり、全体を停止するなど
の手段がとられている。
器、もしくは電池駆動でのシステム中のＡＤ変換器など
では、できるだけ消費電力を低減することが望ましい。
こようなアナログ・ディジタル混在のシステムに用いら
れるＡＤ変換器において、従来の技術ではＡＤ変換器の
消費電力を低減するためには、例えば「株式会社日立製
作所『HD404629,HD40474629仕様書』」等にあるように
回路全体の動作速度を低くしたり、全体を停止するなど
の手段がとられている。
【０００３】周知のように特にＣＭＯＳの回路において
は、電流消費の大半を状態変化時の貫通電流が占めてお
り、そのため動作周波数が高ければそれだけ状態の変化
が増え、貫通電流が増加し、電力の消費が増えることに
なる。
は、電流消費の大半を状態変化時の貫通電流が占めてお
り、そのため動作周波数が高ければそれだけ状態の変化
が増え、貫通電流が増加し、電力の消費が増えることに
なる。
【０００４】それゆえ、上記のごとく、同一の回路にお
いて消費電力を低減するためには動作速度を落す、その
時に不要な回路を停止するなどの手段が用いられる。
いて消費電力を低減するためには動作速度を落す、その
時に不要な回路を停止するなどの手段が用いられる。
【０００５】
【発明が解決しようとする課題】特に、制御、監視用の
システムなど、通常は待機状態にありその間は消費電力
をできるだけ低く抑えたいが、ＡＤ変換器は入力の大き
な変化を検出するために高い分解能は必要とはしないが
通常と同じ速度で動作し続ける必要のある場合において
は、動作速度を落したり、停止するなどして消費電力を
低減することができない。
システムなど、通常は待機状態にありその間は消費電力
をできるだけ低く抑えたいが、ＡＤ変換器は入力の大き
な変化を検出するために高い分解能は必要とはしないが
通常と同じ速度で動作し続ける必要のある場合において
は、動作速度を落したり、停止するなどして消費電力を
低減することができない。
【０００６】そこでこの発明の目的は、外部からの要求
があった場合、通常と同じ速度で動作し続けながらも出
力の分解能を変化させることにより消費電力を低減する
ことのできるＡＤ変換器を提供することにある。
があった場合、通常と同じ速度で動作し続けながらも出
力の分解能を変化させることにより消費電力を低減する
ことのできるＡＤ変換器を提供することにある。
【０００７】
【課題を解決するための手段】本発明の上述の目的は、
例えば逐次比較形ＡＤ変換器であれば、下位ビットの変
換タイミングの際のみＡＤ変換器の動作を停止する、例
えばパイプライン形ＡＤ変換器であれば、下位ビット用
のＡＤ変換器の動作を停止するなどの方策をとることに
よって達成される。
例えば逐次比較形ＡＤ変換器であれば、下位ビットの変
換タイミングの際のみＡＤ変換器の動作を停止する、例
えばパイプライン形ＡＤ変換器であれば、下位ビット用
のＡＤ変換器の動作を停止するなどの方策をとることに
よって達成される。
【０００８】
【作用】本発明によるＡＤ変換器を用いることにより、
アナログ・ディジタル混在のシステムにおいて、システ
ムの待機時に、外部からのアナログ信号を監視しておき
ながら、消費電力を低く抑えることのできるシステムを
構成することができる。
アナログ・ディジタル混在のシステムにおいて、システ
ムの待機時に、外部からのアナログ信号を監視しておき
ながら、消費電力を低く抑えることのできるシステムを
構成することができる。
【０００９】
【実施例】以下、本発明の実施例を図をもって説明す
る。
る。
【００１０】図２は一般的な逐次比較形ＡＤ変換器（以
下「ＡＤＣ」という）の構成を示す図である。図中１は
アナログ入力端子、２はサンプル／ホールド回路（以下
「Ｓ／Ｈ回路」という）、３は電圧比較器、４は逐次比
較論理回路、５はディジタル出力、６はＤＡ変換器（以
下「ＤＡＣ」という）、７はタイミング制御回路であ
る。
下「ＡＤＣ」という）の構成を示す図である。図中１は
アナログ入力端子、２はサンプル／ホールド回路（以下
「Ｓ／Ｈ回路」という）、３は電圧比較器、４は逐次比
較論理回路、５はディジタル出力、６はＤＡ変換器（以
下「ＤＡＣ」という）、７はタイミング制御回路であ
る。
【００１１】各部の働きを簡単に説明する。アナログ入
力端子１に入力されたアナログ信号はＳ／Ｈ回路２に定
められたビット数の出力が決定されるまでの間保存され
る。この期間を一変換サイクルと呼ぶことにする。ＤＡ
Ｃ６は前回までの変換結果をもとにして参照電圧を発生
する。Ｓ／Ｈ回路２に保存されたアナログ信号とこの参
照電圧が電圧比較器３によって比較され、その結果が逐
次比較論理回路４に送られ、記憶もしくは出力されると
ともに次の変換サイクルの参照電圧決定のために用いら
れる。この１ビットの出力を決定するための一組の手順
を一変換動作と呼ぶことにする。このように最上位ビッ
ト（以下「ＭＳＢ」という）から１ビットずつ順に決定
して行き、８ビットの出力であればこの変換動作を８
回、１０ビットの出力であれば１０回繰り返して一変換
サイクルとし、結果を得る。
力端子１に入力されたアナログ信号はＳ／Ｈ回路２に定
められたビット数の出力が決定されるまでの間保存され
る。この期間を一変換サイクルと呼ぶことにする。ＤＡ
Ｃ６は前回までの変換結果をもとにして参照電圧を発生
する。Ｓ／Ｈ回路２に保存されたアナログ信号とこの参
照電圧が電圧比較器３によって比較され、その結果が逐
次比較論理回路４に送られ、記憶もしくは出力されると
ともに次の変換サイクルの参照電圧決定のために用いら
れる。この１ビットの出力を決定するための一組の手順
を一変換動作と呼ぶことにする。このように最上位ビッ
ト（以下「ＭＳＢ」という）から１ビットずつ順に決定
して行き、８ビットの出力であればこの変換動作を８
回、１０ビットの出力であれば１０回繰り返して一変換
サイクルとし、結果を得る。
【００１２】この変換のタイミングチャートを図示する
と、図１（ａ）の様になる。この図は８ビット出力の場
合の例である。
と、図１（ａ）の様になる。この図は８ビット出力の場
合の例である。
【００１３】ここで図１（ｂ）は、本発明の第一の実施
例である下位ビットの変換期間に変換動作を停止する機
能を持つ逐次比較形ＡＤＣのタイミングチャートであ
る。この例ではビット数低減時にはＡＤＣは下位４ビッ
トの変換を停止しており、それにより出力は残りの４ビ
ット分の分解能しか持たなくなる。
例である下位ビットの変換期間に変換動作を停止する機
能を持つ逐次比較形ＡＤＣのタイミングチャートであ
る。この例ではビット数低減時にはＡＤＣは下位４ビッ
トの変換を停止しており、それにより出力は残りの４ビ
ット分の分解能しか持たなくなる。
【００１４】しかし、動作停止期間中にはＳ／Ｈ回路２
や電圧比較器３、ＤＡＣ６などは動作を停止することが
でき、その分消費電流を低減することが可能である。逐
次比較論理回路４は動作停止期間中には電圧比較器３か
ら値が送られて来ないため、変換結果として０を代りに
出力するようにして、全体のビット数が変わらないよう
にする。
や電圧比較器３、ＤＡＣ６などは動作を停止することが
でき、その分消費電流を低減することが可能である。逐
次比較論理回路４は動作停止期間中には電圧比較器３か
ら値が送られて来ないため、変換結果として０を代りに
出力するようにして、全体のビット数が変わらないよう
にする。
【００１５】この実施例ではＡＤＣのディジタル出力５
が１ビットずつ直列に出力されるシリアル出力の場合で
も、全てのビットがそろってから一度に出力されるパラ
レル出力の場合でも、どちらでも適用することができ
る。
が１ビットずつ直列に出力されるシリアル出力の場合で
も、全てのビットがそろってから一度に出力されるパラ
レル出力の場合でも、どちらでも適用することができ
る。
【００１６】図３はこの例の場合の出力の分解能を示す
図であり出力の一部を拡大したものである。図３（ａ）
は通常の変換時の出力を示し、この例では８ビットの分
解能がある。図３（ｂ）は分解能が変化している場合の
出力を示し、４ビットの分解能になっており、（ａ）の
場合に比較し分解能は１／１６になっている。このよう
に分解能が低下していても、入力の大きな状態変化の監
視などには用いることが可能である。
図であり出力の一部を拡大したものである。図３（ａ）
は通常の変換時の出力を示し、この例では８ビットの分
解能がある。図３（ｂ）は分解能が変化している場合の
出力を示し、４ビットの分解能になっており、（ａ）の
場合に比較し分解能は１／１６になっている。このよう
に分解能が低下していても、入力の大きな状態変化の監
視などには用いることが可能である。
【００１７】本実施例では変換動作を停止するビット数
が４ビットになっているが、他のビット数でも問題はな
いことはいうまでもない。
が４ビットになっているが、他のビット数でも問題はな
いことはいうまでもない。
【００１８】図４は本実施例のＡＤＣに用いられるタイ
ミング制御回路の一例であり、図中８はクロック入力端
子、９はビット数低減要求信号入力端子、１０はビット
数低減信号発生用回路、１１はＡＤＣへのクロック出力
端子、１２はタイミング制御回路、１３はＡＮＤ回路で
ある。
ミング制御回路の一例であり、図中８はクロック入力端
子、９はビット数低減要求信号入力端子、１０はビット
数低減信号発生用回路、１１はＡＤＣへのクロック出力
端子、１２はタイミング制御回路、１３はＡＮＤ回路で
ある。
【００１９】各部品の動作を説明する。タイミング制御
回路１２はＡＤＣが通常動作するのに必要なタイミング
制御信号各種を発生する。通常時にはビット数低減信号
発生回路１０からは正論理の信号が出力されてＡＮＤ回
路１３に供給され、結果としてクロック出力端子１１に
はタイミング制御回路１２の出力した信号がそのまま出
力される。ビット数低減要求信号入力端子９に信号が入
力された場合、ビット数低減信号発生用回路１０はすぐ
さま負論理の信号を出力するのではなく、図７の例１及
び例２に示すように、適当な変換期間になるまで信号を
切り替えないでおき、変換を停止すべき変換周期になっ
てから初めて負論理の信号を出力しＡＮＤ回路１３の出
力がクロック出力端子１１に伝えられなくなる。
回路１２はＡＤＣが通常動作するのに必要なタイミング
制御信号各種を発生する。通常時にはビット数低減信号
発生回路１０からは正論理の信号が出力されてＡＮＤ回
路１３に供給され、結果としてクロック出力端子１１に
はタイミング制御回路１２の出力した信号がそのまま出
力される。ビット数低減要求信号入力端子９に信号が入
力された場合、ビット数低減信号発生用回路１０はすぐ
さま負論理の信号を出力するのではなく、図７の例１及
び例２に示すように、適当な変換期間になるまで信号を
切り替えないでおき、変換を停止すべき変換周期になっ
てから初めて負論理の信号を出力しＡＮＤ回路１３の出
力がクロック出力端子１１に伝えられなくなる。
【００２０】以上の構成や信号線の数は一例であり、同
様の働きをする他の構成でもなんら問題は生じないこと
はいうまでもない。
様の働きをする他の構成でもなんら問題は生じないこと
はいうまでもない。
【００２１】次に本発明第二の実施例について説明す
る。図５（ｂ）は本発明第二の実施例の逐次比較形ＡＤ
Ｃの変換のタイミングチャートを示す図である。この実
施例は第一の実施例の場合と異なり、逐次比較論理回路
４から出力されるディジタル出力５が並列出力の場合に
適する。
る。図５（ｂ）は本発明第二の実施例の逐次比較形ＡＤ
Ｃの変換のタイミングチャートを示す図である。この実
施例は第一の実施例の場合と異なり、逐次比較論理回路
４から出力されるディジタル出力５が並列出力の場合に
適する。
【００２２】ビット数低減信号が与えられると、タイミ
ング制御回路７はＡＤＣ各部に送られる制御信号の周波
数をこの例の場合では１／２にする。そうすることによ
り本来であれば１変換サイクルの間に図５（ａ）のよう
に８ビット分の変換を行うはずの所を図５（ｂ）のよう
に４ビット分の変換しか行わなくなる。この実施例にお
いても、電圧比較器３、ＤＡＣ６などは動作周波数が１
／２になるため、消費電流を低減することが可能であ
る。
ング制御回路７はＡＤＣ各部に送られる制御信号の周波
数をこの例の場合では１／２にする。そうすることによ
り本来であれば１変換サイクルの間に図５（ａ）のよう
に８ビット分の変換を行うはずの所を図５（ｂ）のよう
に４ビット分の変換しか行わなくなる。この実施例にお
いても、電圧比較器３、ＤＡＣ６などは動作周波数が１
／２になるため、消費電流を低減することが可能であ
る。
【００２３】本実施例でも、変換結果出力の分解能は図
３に示すように変化している。
３に示すように変化している。
【００２４】ここで、逐次比較論理回路４は１変換サイ
クルの間に通常時よりも少ない数の変換結果しか受け取
らないため、結果を出力する際には不足分のビットを０
で埋めて出力する。
クルの間に通常時よりも少ない数の変換結果しか受け取
らないため、結果を出力する際には不足分のビットを０
で埋めて出力する。
【００２５】図６は本実施例のＡＤＣに用いられるタイ
ミング制御回路の構成の一例である。図中１４は信号切
り換えのためのスイッチ、１５は分周器である。各部の
動作を説明すると、通常の状態ではスイッチ１４は図６
のようにクロック入力端子８から入力されたクロックが
分周器１５に入力されないように設定され、タイミング
御回路１２はクロク入力端子８から入力されたクロック
を直接入力され動作する。ビット数低減信号発生回路１
０がビット数低減を要求する信号を与えられると、即座
に状態の変化が起こるのではなく、図７の例３に示され
るように次の変換サイクルになるまではそのままの状態
を保ち、新たな変換サイクルの開始とともにスイッチ１
４を切り換え、クロックが分周器１５に入力されるよう
にする。そのため、タイミング制御回路１２に与えられ
るクロックの周波数が低くなり、出力されるＡＤＣ用の
クロック１１も周波数が低くなる。
ミング制御回路の構成の一例である。図中１４は信号切
り換えのためのスイッチ、１５は分周器である。各部の
動作を説明すると、通常の状態ではスイッチ１４は図６
のようにクロック入力端子８から入力されたクロックが
分周器１５に入力されないように設定され、タイミング
御回路１２はクロク入力端子８から入力されたクロック
を直接入力され動作する。ビット数低減信号発生回路１
０がビット数低減を要求する信号を与えられると、即座
に状態の変化が起こるのではなく、図７の例３に示され
るように次の変換サイクルになるまではそのままの状態
を保ち、新たな変換サイクルの開始とともにスイッチ１
４を切り換え、クロックが分周器１５に入力されるよう
にする。そのため、タイミング制御回路１２に与えられ
るクロックの周波数が低くなり、出力されるＡＤＣ用の
クロック１１も周波数が低くなる。
【００２６】この実施例ではこの分周器１５は１／２分
周器であるが、これは出力ビット数の約数分の一の分周
器であればタイミング的にも問題はない。つまり８ビッ
ト出力の場合であれば、１／２、１／４、１／８のいず
れの分周器でも良く、１０ビット趣津力の場合であれば
１／２、１／５の分周器が適する。ただし、分母が大き
くなるにつれ出力の分解能は低下する。
周器であるが、これは出力ビット数の約数分の一の分周
器であればタイミング的にも問題はない。つまり８ビッ
ト出力の場合であれば、１／２、１／４、１／８のいず
れの分周器でも良く、１０ビット趣津力の場合であれば
１／２、１／５の分周器が適する。ただし、分母が大き
くなるにつれ出力の分解能は低下する。
【００２７】次に本発明第三の実施例について説明す
る。図８は本発明第三の実施例のパイプライン形ＡＤＣ
の変換のタイミングチャートを示した図である。図８
（ａ）は通常時の変換モードのタイミングチャートであ
り、（ｂ）はビット数低減時のタイミングチャートであ
る。また図９は一般的なパイプライン形ＡＤＣの構成を
示す図である。図中１６ａ〜ｃは部分ＡＤＣ、１７ａ，
ｂはＤＡＣ、１８ａ，ｂは残差増幅器、１９ａ〜ｃはラ
ッチ及びビット補正回路、２０ａ〜ｃは部分ＡＤＣ出
力、２１は第一ＡＤＣブロック、２２は第二ＡＤＣブロ
ック、２３は第三ＡＤＣブロックである。
る。図８は本発明第三の実施例のパイプライン形ＡＤＣ
の変換のタイミングチャートを示した図である。図８
（ａ）は通常時の変換モードのタイミングチャートであ
り、（ｂ）はビット数低減時のタイミングチャートであ
る。また図９は一般的なパイプライン形ＡＤＣの構成を
示す図である。図中１６ａ〜ｃは部分ＡＤＣ、１７ａ，
ｂはＤＡＣ、１８ａ，ｂは残差増幅器、１９ａ〜ｃはラ
ッチ及びビット補正回路、２０ａ〜ｃは部分ＡＤＣ出
力、２１は第一ＡＤＣブロック、２２は第二ＡＤＣブロ
ック、２３は第三ＡＤＣブロックである。
【００２８】図８、図９を用いて一般的なパイプライン
形ＡＤＣの動作を簡単に説明する。アナログ信号入力端
子１から入力されたアナログ信号はまず第一ＡＤＣブロ
ック２１に与えられＳ／Ｈ回路２に記憶される。部分Ａ
ＤＣ１６ａはＳ／Ｈ回路２に記憶された値に対してＡＤ
変換を行う。ここで部分ＡＤＣ１６ａの分解能をオーバ
ーラップ分を含めてｍ＋１ビットとする。このＡＤＣ出
力２０ａは第二ＡＤＣブロック２２のＤＡＣ１７ａとラ
ッチ及び補正回路１９ａに送られる。またＤＡＣ１７ａ
はＡＤＣ出力２０ａをＤＡ変換して再びアナログ信号に
戻し、第二ＡＤＣブロック２２の残差増幅器１８ａに送
る。
形ＡＤＣの動作を簡単に説明する。アナログ信号入力端
子１から入力されたアナログ信号はまず第一ＡＤＣブロ
ック２１に与えられＳ／Ｈ回路２に記憶される。部分Ａ
ＤＣ１６ａはＳ／Ｈ回路２に記憶された値に対してＡＤ
変換を行う。ここで部分ＡＤＣ１６ａの分解能をオーバ
ーラップ分を含めてｍ＋１ビットとする。このＡＤＣ出
力２０ａは第二ＡＤＣブロック２２のＤＡＣ１７ａとラ
ッチ及び補正回路１９ａに送られる。またＤＡＣ１７ａ
はＡＤＣ出力２０ａをＤＡ変換して再びアナログ信号に
戻し、第二ＡＤＣブロック２２の残差増幅器１８ａに送
る。
【００２９】残差増幅器１８ａはＳ／Ｈ回路２の出力と
ＤＡＣ１７ａの出力の差分をとりその結果を増幅し記憶
する。ラッチ及び補正回路１９ａは部分ＡＤＣ出力２０
ａを記憶する。
ＤＡＣ１７ａの出力の差分をとりその結果を増幅し記憶
する。ラッチ及び補正回路１９ａは部分ＡＤＣ出力２０
ａを記憶する。
【００３０】以上の一連の動作が図８（ａ）中の第一Ａ
Ｄ変換器のＣに示す一度の変換動作中に行われる。
Ｄ変換器のＣに示す一度の変換動作中に行われる。
【００３１】次の変換動作に入ると、第一ＡＤＣブロッ
ク２１は図８（ａ）中の第一ＡＤ変換器のＤの変換動作
として、新たなアナログ値に対して先に述べた一連の変
換動作を行う。
ク２１は図８（ａ）中の第一ＡＤ変換器のＤの変換動作
として、新たなアナログ値に対して先に述べた一連の変
換動作を行う。
【００３２】一方第二ＡＤＣブロック２２の部分ＡＤＣ
１６ｂは残差増幅器１８ａの出力をＡＤ変換し、その結
果がＤＡＣ１７ｂとラッチ及び補正回路１９ａに入力さ
れる。ここで部分ＡＤＣ１６ａの分解能はオーバーラッ
プ分を含めてｎ＋１ビットとする。ＤＡＣ１７ｂは部分
ＡＤＣ１６ｂの出力結果をＤＡ変換して再びアナログ値
に戻し、その値を残差増幅器１８ｂに与える。残差増幅
器１８ｂは残差増幅器１８ａの出力からＤＡＣ１７ｂの
出力を引きその結果を増幅し記憶する。またラッチ及び
補正回路１９ａは先程記憶した部分ＡＤＣ出力２０ａと
新たに記憶した部分ＡＤＣ出力２０ｂを合成する。部分
ＡＤＣ出力２０ａを上位側のビット部分ＡＤＣ出力２０
ｂを下位側のビット部分とし、さらにこれらの値の間で
生じる誤差を部分ＡＤＣ出力２０ａに含まれるオーバー
ラップ分１ビットで吸収する。これでラッチ及び補正回
路１９ａの出力はｍ＋ｎ＋１ビットとなりその値は第三
ＡＤＣブロック２３中のラッチ及び補正回路１９ｂに送
られる。ラッチ及び補正回路１９ｂはその値を記憶す
る。この一連の動作が図８（ａ）の第二ＡＤ変換器のＣ
の変換動作中に行われる。
１６ｂは残差増幅器１８ａの出力をＡＤ変換し、その結
果がＤＡＣ１７ｂとラッチ及び補正回路１９ａに入力さ
れる。ここで部分ＡＤＣ１６ａの分解能はオーバーラッ
プ分を含めてｎ＋１ビットとする。ＤＡＣ１７ｂは部分
ＡＤＣ１６ｂの出力結果をＤＡ変換して再びアナログ値
に戻し、その値を残差増幅器１８ｂに与える。残差増幅
器１８ｂは残差増幅器１８ａの出力からＤＡＣ１７ｂの
出力を引きその結果を増幅し記憶する。またラッチ及び
補正回路１９ａは先程記憶した部分ＡＤＣ出力２０ａと
新たに記憶した部分ＡＤＣ出力２０ｂを合成する。部分
ＡＤＣ出力２０ａを上位側のビット部分ＡＤＣ出力２０
ｂを下位側のビット部分とし、さらにこれらの値の間で
生じる誤差を部分ＡＤＣ出力２０ａに含まれるオーバー
ラップ分１ビットで吸収する。これでラッチ及び補正回
路１９ａの出力はｍ＋ｎ＋１ビットとなりその値は第三
ＡＤＣブロック２３中のラッチ及び補正回路１９ｂに送
られる。ラッチ及び補正回路１９ｂはその値を記憶す
る。この一連の動作が図８（ａ）の第二ＡＤ変換器のＣ
の変換動作中に行われる。
【００３３】さらに次の変換動作では第一ＡＤＣブロッ
ク２１では図８（ａ）の第一ＡＤ変換器のＥの変換動作
が、第二ＡＤＣブロック２２では同図の第二ＡＤ変換器
Ｄの変換動作がそれぞれ行われる。
ク２１では図８（ａ）の第一ＡＤ変換器のＥの変換動作
が、第二ＡＤＣブロック２２では同図の第二ＡＤ変換器
Ｄの変換動作がそれぞれ行われる。
【００３４】さらに第三ＡＤＣブロック２３では部分Ａ
ＤＣ１６ｃが残差増幅器１８ｂの出力をＡＤ変換し、そ
の出力がラッチ及び補正回路１９ｂに入力される。ここ
で部分ＡＤＣ１６ｃの分解能をｏビットとすると、ラッ
チ及び補正回路１９ｂは先に記憶しているｍ＋ｎ＋１ビ
ットの値とこのｏビットの値を合成し、オーバーラップ
分１ビットで誤差を吸収しｍ＋ｎ＋ｏビットの変換結果
５として出力する。
ＤＣ１６ｃが残差増幅器１８ｂの出力をＡＤ変換し、そ
の出力がラッチ及び補正回路１９ｂに入力される。ここ
で部分ＡＤＣ１６ｃの分解能をｏビットとすると、ラッ
チ及び補正回路１９ｂは先に記憶しているｍ＋ｎ＋１ビ
ットの値とこのｏビットの値を合成し、オーバーラップ
分１ビットで誤差を吸収しｍ＋ｎ＋ｏビットの変換結果
５として出力する。
【００３５】こうして図８（ａ）の三つのＣの変換動作
が一つの変換サイクルとなり、ＡＤ変換結果が得られ
る。
が一つの変換サイクルとなり、ＡＤ変換結果が得られ
る。
【００３６】ここで、部分ＡＤＣ１６ａ〜ｃの分解能が
それぞれ４、４、４ビットだとすると、ディジタル出力
５は計１０ビットとなる。
それぞれ４、４、４ビットだとすると、ディジタル出力
５は計１０ビットとなる。
【００３７】ここで、本発明の実施例について述べる
と、このパイプライン形ＡＤＣにおいて、外部よりビッ
ト数低減の要求信号を与えられると、後段のＡＤ変換を
停止しビット数を低減するとともに、消費電力を低減し
ようというものである。図８（ｂ）のタイミングチャー
トは第三ＡＤＣブロックを停止した場合の例である。こ
の時第三ＡＤＣブロック２３内ではラッチ及び補正回路
１９ｂ以外の動作が停止し、部分ＡＤＣ出力２０ｃは０
に固定される。従ってディジタル出力５は上位のｍ＋ｎ
ビット分の分解能しか持たなくなる。
と、このパイプライン形ＡＤＣにおいて、外部よりビッ
ト数低減の要求信号を与えられると、後段のＡＤ変換を
停止しビット数を低減するとともに、消費電力を低減し
ようというものである。図８（ｂ）のタイミングチャー
トは第三ＡＤＣブロックを停止した場合の例である。こ
の時第三ＡＤＣブロック２３内ではラッチ及び補正回路
１９ｂ以外の動作が停止し、部分ＡＤＣ出力２０ｃは０
に固定される。従ってディジタル出力５は上位のｍ＋ｎ
ビット分の分解能しか持たなくなる。
【００３８】この例では第三ＡＤＣブロック２３のみを
停止させたが、さらに分解能を下げても良い場合には第
二ＡＤＣブロック２２から停止すると、さらに消費電力
を低減させることができる。
停止させたが、さらに分解能を下げても良い場合には第
二ＡＤＣブロック２２から停止すると、さらに消費電力
を低減させることができる。
【００３９】図１０は通常変換時とビット数低減時のタ
イミングの切り換えの際のタイミングチャートを示す図
であり、（ａ）はビット数を低減する際の、（ｂ）はそ
の状態から復帰する際のそれぞれタイミングチャートで
ある。（ａ），（ｂ）それぞれの場合においてビット数
低減もしくは復帰の信号が到来した次の変換動作から状
態が切り替わる。
イミングの切り換えの際のタイミングチャートを示す図
であり、（ａ）はビット数を低減する際の、（ｂ）はそ
の状態から復帰する際のそれぞれタイミングチャートで
ある。（ａ），（ｂ）それぞれの場合においてビット数
低減もしくは復帰の信号が到来した次の変換動作から状
態が切り替わる。
【００４０】次に本発明第４の実施例について述べる。
図１１は本発明による並列比較形ＡＤＣの概念を示す図
であり、３ビットのＡＤＣの例である。図中２４ａ，ｂ
は参照電圧供給端子、２５は抵抗器列、２６は電圧比較
器、２７は電圧比較器グループ、２８はエンコード回路
である。各部の働きを簡単に説明すると、参照電圧供給
端子２４ａとｂには参照電圧が与えられ、その電位差が
抵抗器列２５によって分圧されそれぞれの値が参照電圧
Vrefとして電圧比較器２６に与えられる。電圧比較器２
６はその電位とアナログ入力端子１から与えられるアナ
ログ電圧Vinとを比較し、Vrer < Vinであれば正論理の
出力を、Vref > Vinであれば負論理の出力をエンコード
回路２８に与える。エンコード回路はこの与えられた出
力群の中から正論理と負論理の境界を検出し、その値を
ディジタル値として出力する。
図１１は本発明による並列比較形ＡＤＣの概念を示す図
であり、３ビットのＡＤＣの例である。図中２４ａ，ｂ
は参照電圧供給端子、２５は抵抗器列、２６は電圧比較
器、２７は電圧比較器グループ、２８はエンコード回路
である。各部の働きを簡単に説明すると、参照電圧供給
端子２４ａとｂには参照電圧が与えられ、その電位差が
抵抗器列２５によって分圧されそれぞれの値が参照電圧
Vrefとして電圧比較器２６に与えられる。電圧比較器２
６はその電位とアナログ入力端子１から与えられるアナ
ログ電圧Vinとを比較し、Vrer < Vinであれば正論理の
出力を、Vref > Vinであれば負論理の出力をエンコード
回路２８に与える。エンコード回路はこの与えられた出
力群の中から正論理と負論理の境界を検出し、その値を
ディジタル値として出力する。
【００４１】この例では電圧比較器２６が８個（２の３
乗個）あるため３ビット出力になる。ここでビット数低
減信号が与えられた場合に図１１（ｂ）のように２個ず
つ組になった電圧比較器グループ２７の片方をそれぞれ
止めてしまうと、動作する電圧比較器２６の個数は半分
の４個（２の２乗個）になり、これは２ビット分の分解
能になることを意味する。図１１（ｂ）中、網のかかっ
た電圧比較器は停止していることを意味する。このよう
な構成をとることにより動作する電圧比較器が少なくな
る分消費電力を低減することができる。
乗個）あるため３ビット出力になる。ここでビット数低
減信号が与えられた場合に図１１（ｂ）のように２個ず
つ組になった電圧比較器グループ２７の片方をそれぞれ
止めてしまうと、動作する電圧比較器２６の個数は半分
の４個（２の２乗個）になり、これは２ビット分の分解
能になることを意味する。図１１（ｂ）中、網のかかっ
た電圧比較器は停止していることを意味する。このよう
な構成をとることにより動作する電圧比較器が少なくな
る分消費電力を低減することができる。
【００４２】この例では８個の電圧比較器を２個ずつ４
組として扱ったが、これ以外の数の組合せも可能であ
る。基本的に２のｍ乗個の電圧比較器があるならば、そ
れを２のｎ乗個ずつ組にする。すると２の(ｍ−ｎ)乗個
組を作ることができ、その一組の中の一番参照電圧の高
い一つの電圧比較器のみを動作させ残りを停止させる
と、実質的にｍ−ｎビットのＡＤＣを実現することがで
きる。例えば、１０ビットの並列比較形ＡＤＣは通常１
０２４個（２の１０乗個）の電圧比較器を持つが、それ
を８個（２の３乗個）ずつ組にすると、１２８組（２の
７乗個）の組ができる。それぞれの組の一番参照電圧が
高い電圧比較器のみを動作させると、１２８個の電圧比
較器が動作するのでこれは実質的に７ビットの分解能を
持つことになる。
組として扱ったが、これ以外の数の組合せも可能であ
る。基本的に２のｍ乗個の電圧比較器があるならば、そ
れを２のｎ乗個ずつ組にする。すると２の(ｍ−ｎ)乗個
組を作ることができ、その一組の中の一番参照電圧の高
い一つの電圧比較器のみを動作させ残りを停止させる
と、実質的にｍ−ｎビットのＡＤＣを実現することがで
きる。例えば、１０ビットの並列比較形ＡＤＣは通常１
０２４個（２の１０乗個）の電圧比較器を持つが、それ
を８個（２の３乗個）ずつ組にすると、１２８組（２の
７乗個）の組ができる。それぞれの組の一番参照電圧が
高い電圧比較器のみを動作させると、１２８個の電圧比
較器が動作するのでこれは実質的に７ビットの分解能を
持つことになる。
【００４３】次に本発明第五の実施例について説明す
る。図１２は本発明第五の実施例である、本発明のＡＤ
Ｃを用いることを特徴とするアナログ・ディジタル混在
のシステムを示す図である。図中、２９はアナログ入力
端子、３０はアナログ回路、３１はＡＤＣ、３２はディ
ジタルデータバス、３３はＡＤＣ制御信号バス、３４は
ディジタル回路、３５はディジタル出力である。
る。図１２は本発明第五の実施例である、本発明のＡＤ
Ｃを用いることを特徴とするアナログ・ディジタル混在
のシステムを示す図である。図中、２９はアナログ入力
端子、３０はアナログ回路、３１はＡＤＣ、３２はディ
ジタルデータバス、３３はＡＤＣ制御信号バス、３４は
ディジタル回路、３５はディジタル出力である。
【００４４】各部の働きを簡単に説明すると、通常の場
合アナログ入力端子２９に与えられたアナログ信号はア
ナログ回路３０により処理され、ＡＤＣ３１によってデ
ィジタル値に変換され、ディジタルデータバス３２によ
りディジタル回路３４へ送られる。ディジタル回路３４
は受け取った値を処理して結果をディジタル出力３５と
して外部に送り出す。また、ＡＤＣ３１に対してはＡＤ
Ｃ制御信号バス３３により各種の制御信号を与える。
合アナログ入力端子２９に与えられたアナログ信号はア
ナログ回路３０により処理され、ＡＤＣ３１によってデ
ィジタル値に変換され、ディジタルデータバス３２によ
りディジタル回路３４へ送られる。ディジタル回路３４
は受け取った値を処理して結果をディジタル出力３５と
して外部に送り出す。また、ＡＤＣ３１に対してはＡＤ
Ｃ制御信号バス３３により各種の制御信号を与える。
【００４５】ここで、システムが電池駆動であるなど、
電力消費を小さく抑える必要があり、またシステムが待
機状態になった場合、ディジタル回路３４はＡＤＣ制御
信号バス３３中にビット数低減要求信号を発行する。そ
れを受けて本発明第一から第四項までのいずれかの方式
を用いたＡＤＣ３１はディジタル出力の分解能を下げ、
自らの電力消費を抑える。それと同時に、ＡＤＣ３１の
ディジタル出力の分解能が低下し変化が少なくなること
からその値を入力されるディジタル回路３４の電力消費
も抑えることができる。
電力消費を小さく抑える必要があり、またシステムが待
機状態になった場合、ディジタル回路３４はＡＤＣ制御
信号バス３３中にビット数低減要求信号を発行する。そ
れを受けて本発明第一から第四項までのいずれかの方式
を用いたＡＤＣ３１はディジタル出力の分解能を下げ、
自らの電力消費を抑える。それと同時に、ＡＤＣ３１の
ディジタル出力の分解能が低下し変化が少なくなること
からその値を入力されるディジタル回路３４の電力消費
も抑えることができる。
【００４６】また、アナログ入力の変化をきっかけとし
て再びシステムを活動状態にしなくてはならない場合に
おいても、ＡＤＣをまったく停止させるのではなく、分
解能を落すだけでアナログの入力を監視できる状態にな
っているため、システムの迅速な作業の再開が可能であ
る。
て再びシステムを活動状態にしなくてはならない場合に
おいても、ＡＤＣをまったく停止させるのではなく、分
解能を落すだけでアナログの入力を監視できる状態にな
っているため、システムの迅速な作業の再開が可能であ
る。
【００４７】
【発明の効果】以上、詳細に説明したごとく、本発明に
よれば、ごく簡単な構成で外部からの要求に応じてＡＤ
変換器の分解能を変化させることができると同時に、Ａ
Ｄ変換器の電力消費を低減することができ、さらにこの
ＡＤ変換器をアナログ・ディジタル混在のシステムに用
いることにより、システムの低消費電力化をはかること
ができる。
よれば、ごく簡単な構成で外部からの要求に応じてＡＤ
変換器の分解能を変化させることができると同時に、Ａ
Ｄ変換器の電力消費を低減することができ、さらにこの
ＡＤ変換器をアナログ・ディジタル混在のシステムに用
いることにより、システムの低消費電力化をはかること
ができる。
【図１】本発明の第一の実施例に基づく逐次比較形ＡＤ
変換器のタイミングチャートを示す図である。
変換器のタイミングチャートを示す図である。
【図２】最も一般的な逐次比較形ＡＤ変換器の構成を示
す図である。
す図である。
【図３】分解能を低減した場合のＡＤ変換器の出力の様
子を示す図である。
子を示す図である。
【図４】本発明第一の実施例のＡＤ変換器に用いられる
タイミング制御回路の構成の例を示す図である。
タイミング制御回路の構成の例を示す図である。
【図５】本発明の第二の実施例に基づく逐次比較形ＡＤ
変換器のタイミングチャートを示す図である。
変換器のタイミングチャートを示す図である。
【図６】本発明第二の実施例のＡＤ変換器に用いられる
タイミング制御回路の構成の例を示す図である。
タイミング制御回路の構成の例を示す図である。
【図７】本発明によるＡＤ変換器の変換のタイミングの
切り換えの例を示す図である。
切り換えの例を示す図である。
【図８】本発明の第三の実施例に基づくパイプライン形
ＡＤ変換器のタイミングチャートを示す図である。
ＡＤ変換器のタイミングチャートを示す図である。
【図９】一般的なパイプライン形ＡＤ変換器の構成を示
す図である。
す図である。
【図１０】本発明の第三の実施例に基づくパイプライ形
ＡＤ変換器の変換のタイミングの切り換えの例を示す図
である。
ＡＤ変換器の変換のタイミングの切り換えの例を示す図
である。
【図１１】本発明の第四の実施例に基づく並列比較形Ａ
Ｄ変換器の構成を示す図である。
Ｄ変換器の構成を示す図である。
【図１２】本発明の第五の実施例である本発明によるＡ
Ｄ変換器を用いたアナログ・ディジタル混在のシステム
の構成例を示す図である。
Ｄ変換器を用いたアナログ・ディジタル混在のシステム
の構成例を示す図である。
１…アナログ入力端子、２…サンプル／ホールド回路、
３…電圧比較器、４…逐次比較論理回路、５…ディジタ
ル出力、６…ＤＡ変換器、７…タイミング制御回路、８
…クロック入力端子、９…ビット数低減要求信号端子、
１０…ビット数低減信号発生回路、１１…ＡＤ変換器用
クロック出力端子、１２…タイミング制御回路、１３…
ＡＮＤ回路、１４…スイッチ、１５…分周器、１６ａ〜
ｃ…部分ＡＤ変換器、１７ａ，ｂ…部分ＤＡ変換器、１
８ａ，ｂ…残差増幅器、１９ａ〜ｃ…ラッチ及びビット
補正回路、２０ａ〜ｃ…部分ＡＤ変換器出力、２１…第
一ＡＤ変換器ブロック、２２…第二ＡＤ変換器ブロッ
ク、２３…第三ＡＤ変換器ブロック、２４ａ，ｂ…参照
電圧入力端子、２５…抵抗器列、２６…電圧比較器、２
７…電圧比較器グループ、２８…エンコード回路、２９
…アナログ入力端子、３０…アナログ回路、３１…ＡＤ
変換器、３２…ディジタルデータバス、３３…ＡＤ変換
器制御信号バス、３４…ディジタル回路、３５…ディジ
タル出力。
３…電圧比較器、４…逐次比較論理回路、５…ディジタ
ル出力、６…ＤＡ変換器、７…タイミング制御回路、８
…クロック入力端子、９…ビット数低減要求信号端子、
１０…ビット数低減信号発生回路、１１…ＡＤ変換器用
クロック出力端子、１２…タイミング制御回路、１３…
ＡＮＤ回路、１４…スイッチ、１５…分周器、１６ａ〜
ｃ…部分ＡＤ変換器、１７ａ，ｂ…部分ＤＡ変換器、１
８ａ，ｂ…残差増幅器、１９ａ〜ｃ…ラッチ及びビット
補正回路、２０ａ〜ｃ…部分ＡＤ変換器出力、２１…第
一ＡＤ変換器ブロック、２２…第二ＡＤ変換器ブロッ
ク、２３…第三ＡＤ変換器ブロック、２４ａ，ｂ…参照
電圧入力端子、２５…抵抗器列、２６…電圧比較器、２
７…電圧比較器グループ、２８…エンコード回路、２９
…アナログ入力端子、３０…アナログ回路、３１…ＡＤ
変換器、３２…ディジタルデータバス、３３…ＡＤ変換
器制御信号バス、３４…ディジタル回路、３５…ディジ
タル出力。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 康之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 堀田 正生 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】与えられるアナログ電圧信号をその電圧レ
ベルに応じたディジタル値に変換するＡＤ変換器におい
て、このＡＤ変換器が逐次比較形ＡＤ変換器であり、与
えられる要求信号に応じて、ある決められた数の下位ビ
ットの変換期間に変換動作を停止することによって全体
としての変換時間を変化させることなく、出力されるデ
ィジタル値の分解能を変化させる機能を持つことを特徴
とするＡＤ変換器。 - 【請求項２】与えられるアナログ電圧信号をその電圧レ
ベルに応じたディジタル値に変換するＡＤ変換器におい
て、このＡＤ変換器が逐次比較形ＡＤ変換器であり、与
えられる要求信号に応じて、各変換サイクルのＡＤ変換
の速度を低下させることにより、全体としての変換時間
を変化させることなく出力されるディジタル値の分解能
を変化させる機能を持つことを特徴とするＡＤ変換器。 - 【請求項３】与えられるアナログ電圧信号をその電圧レ
ベルに応じたディジタル値に変換するＡＤ変換器におい
て、このＡＤ変換器がパイプライン形ＡＤ変換器であ
り、与えられる要求信号に応じて、下位ビット決定用の
ＡＤ変換器の動作を止めることによって出力されるディ
ジタル値の分解能を変化させる機能を持つことを特徴と
するＡＤ変換器。 - 【請求項４】与えられるアナログ電圧信号をその電圧レ
ベルに応じたディジタル値に変換するＡＤ変換器におい
て、このＡＤ変換器が並列比較形ＡＤ変換器であり、与
えられる要求信号に応じて、２のべき乗個ずつグループ
化された隣あう電圧比較器のうちある特定のものの動作
を停止させることにより出力されるディジタル値の分解
能を変化させる機能を持つことを特徴とするＡＤ変換
器。 - 【請求項５】前記請求項１から請求項４のいずれかに規
定のいＡＤ変換器を搭載することを特徴とするアナログ
・ディジタル混在のシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235625A JPH0685672A (ja) | 1992-09-03 | 1992-09-03 | Ａｄ変換器およびアナログ・ディジタル混在システム |
| US08/621,896 US5623533A (en) | 1992-08-18 | 1996-03-26 | Mobile communication end device with low power operation mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235625A JPH0685672A (ja) | 1992-09-03 | 1992-09-03 | Ａｄ変換器およびアナログ・ディジタル混在システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685672A true JPH0685672A (ja) | 1994-03-25 |
Family
ID=16988786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235625A Pending JPH0685672A (ja) | 1992-08-18 | 1992-09-03 | Ａｄ変換器およびアナログ・ディジタル混在システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685672A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762711A2 (en) * | 1995-09-12 | 1997-03-12 | Nokia Mobile Phones Ltd. | Speech storage in a portable cellular telephone |
| JP2002124877A (ja) * | 2000-10-12 | 2002-04-26 | Hamamatsu Photonics Kk | Ａ／ｄ変換装置および固体撮像装置 |
| US6411241B1 (en) | 1999-03-04 | 2002-06-25 | Matsushita Electric Industrial Co., Inc. | A/D converter |
| US6700524B2 (en) | 2001-09-27 | 2004-03-02 | Matsushita Electric Industrial Co., Ltd. | A/D converter for performing pipeline processing |
| JP2012089927A (ja) * | 2010-10-15 | 2012-05-10 | Fujitsu Ltd | データ判定回路および受信装置 |
-
1992
- 1992-09-03 JP JP4235625A patent/JPH0685672A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762711A2 (en) * | 1995-09-12 | 1997-03-12 | Nokia Mobile Phones Ltd. | Speech storage in a portable cellular telephone |
| EP0762711A3 (en) * | 1995-09-12 | 1999-04-07 | Nokia Mobile Phones Ltd. | Speech storage in a portable cellular telephone |
| US6411241B1 (en) | 1999-03-04 | 2002-06-25 | Matsushita Electric Industrial Co., Inc. | A/D converter |
| JP2002124877A (ja) * | 2000-10-12 | 2002-04-26 | Hamamatsu Photonics Kk | Ａ／ｄ変換装置および固体撮像装置 |
| US6700524B2 (en) | 2001-09-27 | 2004-03-02 | Matsushita Electric Industrial Co., Ltd. | A/D converter for performing pipeline processing |
| JP2012089927A (ja) * | 2010-10-15 | 2012-05-10 | Fujitsu Ltd | データ判定回路および受信装置 |
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