JP7396127B2

JP7396127B2 - 変換処理装置

Info

Publication number: JP7396127B2
Application number: JP2020036869A
Authority: JP
Inventors: 孝泰長屋
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2020-03-04
Filing date: 2020-03-04
Publication date: 2023-12-12
Anticipated expiration: 2040-03-04
Also published as: JP2021141410A

Description

本発明は、変換処理装置に関する。

同一の電源によりＡＤ変換器および他の回路に給電する構成においては、ＡＤ変換器および他の回路を独立して動作させる場合に、つぎのような不具合が発生した。すなわち、ＡＤ変換器によりＡＤ変換処理を実施する際に、他の回路で発生した変換ノイズが影響してしまい、変換精度が低下する問題がある。特に、ＡＤ変換器として、ΔΣ型変調処理を行うＡＤ変換器とサブＡＤ変換器を備えたハイブリッド型ＡＤ変換器においては、問題となる。

他の回路として、例えばＤＡ変換器を用いる場合には、アンプオフセットによる線形性悪化を防止するオフセットキャンセル回路が設けられている。このオフセットキャンセル回路によるオフセットキャンセルの動作中に、出力を保持するサンプル／ホールド回路がサンプル／ホールドの切換動作を行う際に、ハイブリッド型ＡＤ変換器と共有している電源が変動することがあり、これによってＡＤ変換の精度が低下する。

特許第６４５１７５７号公報特表２００２－５３８５６３号公報

本発明は、上記事情を考慮してなされたもので、その目的は、ＡＤ変換器および他の回路が同一の電源に接続される構成で、ＡＤ変換器の変換精度が低下するのを抑制することができるようにした変換処理装置を提供することにある。

請求項１に記載の変換処理装置は、ΔΣ変調処理によるＡＤ変換とアナログ残差についてのＡＤ変換を組み合わせたハイブリット方式のＡＤ変換器（１０）と、他の回路（２０）と、前記ＡＤ変換器および前記他の回路に給電する電源（３０）とを備え、前記ＡＤ変換器は、ΔΣ変調処理の実行期間を示すΔΣ変換有効信号を前記他の回路側に出力し、前記他の回路は、前記ＡＤ変換器から前記ΔΣ変換有効信号が与えられている期間を外し、且つ前記ＡＤ変換器がΔΣ変調処理によるＡＤ変換の終了後でアナログ残差についてのＡＤ変換の開始前に電流変化のある動作としてサンプル／ホールド動作を実行するＤＡ変換器である。

上記構成を採用することにより、ＡＤ変換器は、アナログ入力をデジタルデータに変換する場合に、ΔΣ変調処理を実行する期間中はΔΣ変換有効信号を他の回路側に出力する。これを受けて、他の回路では、ＡＤ変換器からΔΣ変換有効信号が与えられている期間を外して電流変化のある動作を実行する。これにより、他の回路による電流変化のある動作で電源側に与える影響がＡＤ変換器側に伝わる場合でも、ΔΣ変調処理を実施する期間では行われないので、ΔΣ変調処理において電源から受ける影響を受けずに実施することができ、変換精度の低下を抑制することができる。

第１実施形態を示す電気的構成図全体のタイミングチャート１ＡＤ変換シーケンスのタイミングチャートその１１ＡＤ変換シーケンスのタイミングチャートその２第２実施形態を示す全体のタイミングチャート第３実施形態を示す電気的構成図全体のタイミングチャート

（第１実施形態）
以下、本発明の第１実施形態について、図１～図４を参照して説明する。
ハイブリッド型のＡＤ変換器１０は、ＡＤ変換部１１およびＡＤ変換制御部１２を有する。ＡＤ変換部１１は、ΔΣ変調処理によるＡＤ変換処理を行うΔΣ変換部１３および他の方式のＡＤ変換処理を実施する他方式変換部１４からなるハイブリッド型の構成である。ＡＤ変換部１１は、アナログ入力Ｖｉｎ１～Ｖｉｎ３などの入力に対してΔΣ変換部１３および他方式変換部１４において順次デジタル変換処理を行ってデジタル信号Ｓａｄを出力する。

ＡＤ変換制御部１２は、ＡＤ変換部１１の変換処理を実施するための制御信号を与えるもので、ΔΣ変換部１３におけるΔΣ変調処理を実行する期間では、ΔΣ変換有効信号Ｓｘを与える。また、ＡＤ変換制御部１２は、ＡＤ変換部１１において変換処理の結果得られたデジタル信号Ｓａｄを受け取る。

他の回路としてのＤＡ変換器２０は、ＤＡ変換部２１およびＤＡ変換制御部２２を有する。ＤＡ変換制御部２２は、レジスタ２３およびタイミング制御部２４を備えている。レジスタ２３はアナログ信号に変換する前のデジタルデータＳｄａをＤＡ変換部２１に出力する。タイミング制御部２４は、ＡＤ変換制御部１２からΔΣ変換有効信号Ｓｘが与えられるもので、ＤＡ変換部２１にサンプル／ホールド動作信号Ｓ／Ｈを与える。

ＤＡ変換部２１は、サンプル状態とホールド状態とを、サンプル／ホールド動作信号Ｓ／Ｈが与えられるタイミングで切り換え制御し、レジスタ２３から入力されるデジタルデータＳｄａをアナログ出力Ｖｏｕｔに変換して出力する。

電源３０は、直流電圧を供給するもので、ＡＤ変換器１０およびＤＡ変換器２０に給電する。なお、図中、給電ラインは太実線で示している給電経路で給電をしており、図示しない他の負荷にも給電することができる。

次に、上記構成の作用について図２～図４も参照して説明する。
ＡＤ変換器１０は、１回のＡＤ変換シーケンスで、入力されるアナログ入力Ｖｉｎに対してΔΣ変換部１３において複数回のΔΣ変調処理を実行して例えば所定の上位ビットのデジタル変換を行い、この後、他方式変換部１４にてアナログ残差についてデジタル変換処理を行うことでデジタル変換出力Ｓａｄを生成している。

この場合、ＡＤ変換制御部１２は、ΔΣ変換部１３でΔΣ変調処理を実行する期間において、ΔΣ変換有効信号Ｓｘを出力している。このΔΣ変換有効信号Ｓｘは、図２に示しているように、ハイレベル（Ｈ）の状態が有効となる期間を示している。これに従って、ＡＤ変換部１１においては、ハイレベルのΔΣ変換有効信号Ｓｘが与えられている状態でΔΣ変換部１３において複数回のΔΣ変調処理を実行してＡＤ変換を行う。この後、ＡＤ変換部１１は、ΔΣ変換部１３によるΔΣ変調処理が終了してΔΣ変換有効信号Ｓｘがオフになってローレベルになると、次に他方式変換部１４によるＡＤ変換処理に進む。

一方、ＤＡ変換器２０においては、ＤＡ変換制御部２２のタイミング制御部２４にＡＤ変換制御部１２からΔΣ変換有効信号Ｓｘが与えられており、ローレベルに変化するタイミングで、ＤＡ変換部２１に対してサンプル／ホールド切換信号Ｓ／Ｈを与える。

ＤＡ変換器２０においては、サンプル動作からホールド動作への切換タイミング、あるいはホールド動作からサンプル動作への切換タイミングで、ＤＡ変換部２１の容量の電荷が急激に移動することでノイズの発生が伴う。しかし、この時点では、ＡＤ変換器１０においては、ΔΣ変換部１３によるΔΣ変調処理が終了しているので、ノイズの悪影響がΔΣ変調処理に悪影響を及ぼすのを抑制することができる。

この場合、ＤＡ変換器２０においては、サンプル動作とホールド動作の切換タイミングは、例えばＡＤ変換器１０の１ＡＤ変換シーケンスまたは複数のＡＤ変換シーケンス単位で実行される。図２に示すように、ＤＡ変換器２０は、例えば１回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ０でＤＡ変換器２０はサンプル動作を開始し、５回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ１でホールド動作に切り換わる。

以下、同様にして、ＤＡ変換器２０は、６回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ２でサンプル動作に切り換わり、１０回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ３でホールド動作に切り換わる。

図３は、上記したＡＤ変換器１０における１ＡＤ変換シーケンスの具体的な処理内容を示すもので、１回のＡＤ変換処理では、ΔΣ変調処理を実施するステートと、他の方式の変換を実施するステートがある。ステートとしては、例えば、最初にリセットのステートがあり、続いて、ｎ回のΔΣ変調処理によるＡＤ変換のステートが続き、この後ＤＡＣ比較のステート、ΔΣ変調処理から他方式変換への移行期間のステート、他方式変換を実施するステート、リセットのステージが設けられる。

また、各ステートは、クロックを基準として実施され、複数周期のクロックが割り当てられている。ΔΣ変調処理のステートは、サンプル期間とホールド期間が設定され、ステートの終了時に量子変換が行われる。

そして、上記したΔΣ変換有効信号Ｓｘがローレベルに変化するタイミングは、ＤＡＣ比較のステートが終了したタイミングである。すなわち、ΔΣ変調処理によるＡＤ変換が終了して移行期間のステートに切り換わるタイミングである。このタイミングでＤＡ変換器２０は、サンプル／ホールド切換信号Ｓ／Ｈを出力して切換動作を実行する。

これにより、ＤＡ変換器２０によるサンプル／ホールド切換のタイミングで発生するノイズがＡＤ変換器１０のΔΣ変換部１３の処理に影響を与えることがなくなり、変換精度が低下するのを抑制することができる。

図４は、ＡＤ変換器１０における１ＡＤ変換シーケンスの具体的な処理内容を示すもので、図３の方式とほぼ同じであるが、方式の相違点としてΔΣ変調処理から他方式変換への移行期間のステートを設けない場合の例である。

この方式においても、同様に、ΔΣ変換有効信号Ｓｘがローレベルに変化するタイミングは、ＤＡＣ比較のステートが終了したタイミングである。すなわち、ΔΣ変調処理によるＡＤ変換が終了して他方式の変換のステートに切り換わるタイミングである。このタイミングでＤＡ変換器２０は、サンプル／ホールド切換信号Ｓ／Ｈを出力して切換動作を実行する。

このような第１実施形態によれば、ＡＤ変換器１０にてΔΣ変換部１３でΔΣ変調処理を実施する期間は、ΔΣ変換有効信号ＳｘをＤＡ変換器２０側にも出力し、ＤＡ変換器２０側では、ΔΣ変換有効信号Ｓｘがローレベルになるタイミングでサンプル／ホールド切換を実行する構成とした。

これにより、ＤＡ変換器２０によるサンプル／ホールド切換のタイミングで発生するノイズや電源３０の電圧変動によりＡＤ変換器１０のΔΣ変換部１３の処理に影響を与えることがなくなり、変換精度が低下するのを抑制することができる。

（第２実施形態）
図５は本発明の第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
この実施形態では、例えばＡＤ変換器１０が複数のチャネルを持つ場合を想定している。この場合、第１実施形態と同様のＡＤ変換シーケンスを単位としたＡＤ変換処理を繰り返し実行するが、複数のチャンネルに対応して、異なる種類の信号を切り換えながらＡＤ変換処理する。

上記の場合に、精度が要求されるＡＤ変換シーケンスＡＤａと、このＡＤ変換シーケンスＡＤａほど精度が要求されない別のＡＤ変換シーケンスＡＤｂとを図示のように切り換えて実施する場合には、次のように実施することができる。すなわち、精度が要求されないＡＤ変換シーケンスＡＤｂの期間中で、且つ、１ＡＤ変換シーケンス中の量子化出力無効のステートで、ＤＡ変換器２０によりサンプル／ホールド動作を実施すると、さらに信号処理の誤差を抑制できる。

例えば、図５に示す例では、ＡＤ変換器１０が温度データと圧力データの２チャネルの検出信号が入力される構成であって、ＡＤ変換シーケンスＡＤ１～ＡＤ１０の１０回のシーケンス中、ＡＤ１～ＡＤ８で圧力データのＡＤ変換シーケンスＡＤａを実行し、ＡＤ９～ＡＤ１０で温度データのＡＤ変換シーケンスＡＤｂを実行する。

ここでは、ＡＤ変換した圧力データを温度データで補正する場合を想定しており、この場合には、圧力データのＡＤ変換は精度を要するが、温度データのＡＤ変換は圧力データほど精度が要求されない。このことを利用し、精度を要しない温度データのＡＤ変換シーケンスＡＤｂ中の量子化出力無効期間中にＤＡ変換することで、圧力データの補正を精度良く実施することができるようになる。

（第３実施形態）
図６および図７は本発明の第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。

図６に示すように、この実施形態における変換処理装置は、第１実施形態の構成で、ＤＡ変換器２０を３個のＤＡ変換器２０ａ、２０ｂ、２０ｃを設ける構成としている。３個のＤＡ変換器２０ａ、２０ｂ、２０ｃは、第１実施形態のＤＡ変換器２０と同等の構成であり、いずれも電源３０から給電されるとともに、ＡＤ変換器１０からΔΣ変換有効信号Ｓｘがタイミング制御部２４に与えられる構成である。

次に、上記構成の作用について図７も参照して説明する。
図７は、３つのＤＡ変換器２０ａ～２０ｃがサンプル／ホールド信号Ｓ／Ｈを出力するタイミングを示している。いずれも、サンプル／ホールド信号Ｓ／Ｈを出力するタイミングは、ΔΣ変換有効信号Ｓｘがオフすなわちローレベルに変化する時点であるが、互いにタイミングが重複しないように調整されている。

これにより、ＤＡ変換器２０ａにおいては、図７に示すように、例えば１回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ１でサンプル動作を開始し、５回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ５でホールド動作に切り換わる。

同様にして、ＤＡ変換器２０ａは、６回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ６でＤＡ変換器２０はサンプル動作を開始し、１０回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ１０でホールド動作に切り換わる。

また、ＤＡ変換器２０ｂにおいては、図７に示すように、例えば２回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ２でホールド動作を開始し、３回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ３でサンプル動作に切り換わる。

同様にして、ＤＡ変換器２０ｂは、７回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ７でＤＡ変換器２０はホールド動作を開始し、８回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ８でサンプル動作に切り換わる。

さらに、ＤＡ変換器２０ｃにおいては、図７に示すように、例えば３回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ３でホールド動作を開始し、４回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ４でサンプル動作に切り換わる。

同様にして、ＤＡ変換器２０ｃは、８回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ８でＤＡ変換器２０はホールド動作を開始し、９回目のＡＤ変換シーケンスの途中でΔΣ変換有効信号Ｓｘがローレベルに変化する時刻ｔ９でサンプル動作に切り換わる。

以上のように、３つのＤＡ変換器２０ａ～２０ｃは、それぞれが互いに異なるタイミングでサンプル／ホールド切換信号Ｓ／Ｈを出力して切換動作を行うので、各ＤＡ変換器２０ａ～２０ｃから切換時に発生するノイズの影響をより低減させる効果を得ることができる。

なお、上記実施形態では、３つのＤＡ変換器２０ａ～２０ｃが、互いに異なるタイミングでサンプル／ホールド切換信号Ｓ／Ｈを出力して切換動作を行う構成としたが、別途に制御部を設ける構成として、ＡＤ変換器１０から出力されるΔΣ変換有効信号Ｓｘに基づいて、異なるタイミングでサンプル／ホールド切換信号Ｓ／Ｈを出力するように制御しても良い。

また、同様にＡＤ変換器１０のＡＤ変換制御部１２により３つのＤＡ変換器２０ａ～２０ｃのそれぞれに対して、ΔΣ変換有効信号Ｓｘに加えて異なるタイミングとなるように制御信号を追加してそれぞれが異なるタイミングでサンプル／ホールド切換信号Ｓ／Ｈを出力する構成とすることもできる。

（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

実施形態においては、他の回路としてＤＡ変換器を用いる構成を示したが、これに限らず、ＤＡ変換器以外の回路を電源３０に接続する構成の場合に適用することができる。

ＤＡ変換器は１個または３個設ける場合の実施形態を示したが、２個あるいは４個以上設ける場合でも適用できるし、これらに加えて他の回路を設ける構成とする場合にも適用できる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１０はＡＤ変換器、１１はＡＤ変換部、１２はＡＤ変換制御部、１３はΔΣ変換部、１４は他方式変換部、２０、２０ａ～２０ｃはＤＡ変換器（他の回路）、２１はＤＡ変換部、２２はＤＡ変換制御部、２３はレジスタ、２４はタイミング制御部、３０は電源である。

Claims

ΔΣ変調処理によるＡＤ変換とアナログ残差についてのＡＤ変換を組み合わせたハイブリット方式のＡＤ変換器（１０）と、
他の回路（２０）と、
前記ＡＤ変換器および前記他の回路に給電する電源（３０）とを備え、
前記ＡＤ変換器は、ΔΣ変調処理によるＡＤ変換の実行期間を示すΔΣ変換有効信号を前記他の回路側に出力し、
前記他の回路は、前記ＡＤ変換器から前記ΔΣ変換有効信号が有効となる期間を外し、且つ前記ＡＤ変換器がΔΣ変調処理によるＡＤ変換の終了後で前記アナログ残差についてのＡＤ変換の開始前に電流変化のある動作としてサンプル／ホールド動作を実行するＤＡ変換器である変換処理装置。
前記他の回路は、前記電流変化のある動作を、前記ＡＤ変換器からの前記ΔΣ変換有効信号がオフになるタイミングで実行する請求項１に記載の変換処理装置。
前記他の回路が複数設けられる構成では、
複数の前記他の回路は、それぞれの前記電流変化のある動作を、前記ＡＤ変換器による異なるＡＤ変換処理シーケンスでの前記ΔΣ変換有効信号に基づいて実行する請求項１または２に記載の変換処理装置。