JP2018137705A - Ａｄ変換装置 - Google Patents

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Abstract

【課題】複数の逐次変換型のＡＤ変換器を独立して動作させても、ノイズによる変換精度の低下を防止することができるＡＤ変換装置を提供する。
【解決手段】比較電圧を生成する比較電圧生成処理と、アナログ信号と前記比較電圧とを比較する比較処理とを繰り返して、前記アナログ信号をデジタル信号にＡＤ変換する逐次比較型のＡＤ変換器１０ａ、１０ｂを備えたＡＤ変換装置１であって、ＡＤ変換器１０ａ、１０ｂは、ノイズ発生を通知するノイズ通知信号ＳＹＮを生成して、他のＡＤ変換器１０ｂ、１０ａに入力するノイズ通知部として機能する制御部１２をそれぞれ備え、ＡＤ変換器１０ａ、１０ｂは、動作開始時に、他のＡＤ変換器１０ｂ、１０ａから入力されるノイズ通知信号ＳＹＮに基づいて、比較電圧生成処理及び比較処理を動作中の他のＡＤ変換器１０ｂ、１０ａと同期させる。
【選択図】図１

Description

本発明は、アナログ信号をデジタル信号にＡＤ変換するＡＤ変換装置に関する。
逐次変換型のＡＤ変換器では、入力されたアナログ信号をホールドし、ホールドしたアナログ信号と比較電圧とを比較する比較処理をビットごとに繰り返し行い、変換結果であるデジタル信号を得る（例えば、特許文献１参照）。比較処理を行う際には、ＤＡ変換器を用いて次のビットの比較を行うための比較電圧を生成する必要があるが、この比較電圧の生成時にノイズが発生することがある。そこで、変換精度を向上させるため、比較処理後、次の比較処理をすぐに行わず、比較電圧の生成時に発生するノイズが収まるのを待って（例えば、１クロック）行うことが提案されている。
特開２０１３−１９１９７６号公報
しかしながら、複数の逐次変換型のＡＤ変換器を備えたＡＤ変換装置において、複数の逐次変換型のＡＤ変換器を独立して動作させる場合、比較処理を行う際に、他の逐次変換型のＡＤ変換器で発生したノイズが影響してしまい、変換精度が低下してしまうという問題点があった。なお、各逐次変換型のＡＤ変換器を同期させる場合には、ノイズが比較処理時に発生しないように制御可能であるが、上位装置で複数のＡＤ変換器の同期制御が必要となり、上位装置に負担がかかってしまう。
本発明の目的は、従来技術の上記問題を解決し、複数の逐次変換型のＡＤ変換器を独立して動作させても、ノイズによる変換精度の低下を防止することができるＡＤ変換装置を提供することにある。
本発明のＡＤ変換装置は、比較電圧を生成する比較電圧生成処理と、アナログ信号と前記比較電圧とを比較する比較処理とを繰り返して、前記アナログ信号をデジタル信号にＡＤ変換する逐次比較型のＡＤ変換器を複数個備えたＡＤ変換装置であって、前記ＡＤ変換器は、ノイズ発生を通知するノイズ通知信号を生成して、他の前記ＡＤ変換器に入力するノイズ通知部を具備し、前記ＡＤ変換器は、動作開始時に、他の前記ＡＤ変換器から入力される前記ノイズ通知信号に基づいて、前記比較電圧生成処理及び前記比較処理を動作中の他の前記ＡＤ変換器と同期させることを特徴とする。
さらに、本発明のＡＤ変換装置において、前記ＡＤ変換器は、基準クロックの１周期ごとに前記比較電圧生成処理と前記比較処理とを繰り返し、動作開始時に、前記ノイズ通知信号によってノイズ発生が通知されている場合、動作の開始を前記基準クロックの１周期分遅延させても良い。
本発明によれば、複数個のＡＤ変換器を独立して動作させても、ノイズ通知信号に基づいて複数個のＡＤ変換器の動作を同期させることができるため、比較電圧生成処理と比較処理とが同時に行われることを防止し、ノイズによる変換精度の低下を防止することができるという効果を奏する。
本発明に係るＡＤ変換装置の実施の形態の回路構成を示す回路構成図である。 図１に示すＡＤ変換装置の動作を説明する波形図である。 図１に示すＡＤ変換装置の動作を説明する波形図である。
本実施の形態のＡＤ変換装置１は、図１を参照すると、ＡＤ変換器１０ａ及びＡＤ変換器１０ｂを備えている。ＡＤ変換器１０ａとＡＤ変換器１０ｂとは、同一の構成である。
ＡＤ変換器１０ａ、１０ｂは、入力されたアナログ信号Ｖｉｎを複数ビットのデジタル信号Ｄｏｕｔに変換する逐次比較型のＡＤ変換器である。ＡＤ変換器１０ａ、１０ｂは、Ｓ／Ｈ（サンプルアンドホールド）回路１１と、制御部１２と、コンパレータ１３と、逐次比較レジスタ１４と、ＤＡ（ディジタルアナログ）変換器１５とを備えている。
Ｓ／Ｈ回路１１は、上位装置から入力されるイネーブル信号Ｅに基づいて、ＡＤ変換の対象となるアナログ信号Ｖｉｎを１変換当たり１回サンプリングしてホールドする。
制御部１２は、上位装置から入力される基準クロック信号ＣＬＫ０とイネーブル信号Ｅとに基づいて、ＤＡ変換器１５を制御する第１処理クロックＣＬＫ１と、ノイズの発生タイミングを通知するノイズ通知信号ＳＹＮと、コンパレータ１３を制御する第２処理クロックＣＬＫ２と、逐次比較レジスタ１４を制御する第３処理クロックＣＬＫ３とを生成する。
制御部１２で生成されるノイズ通知信号ＳＹＮは、自身を原因とするノイズの発生タイミングを他のＡＤ変換器１０ａ、１０ｂに通知するための信号である。従って、本実施の形態では、ＡＤ変換器１０ａの制御部１２で生成されたノイズ通知信号ＳＹＮは、ＡＤ変換器１０ｂの制御部１２に、ＡＤ変換器１０ｂの制御部１２で生成されたノイズ通知信号ＳＹＮは、ＡＤ変換器１０ａの制御部１２にそれぞれ入力されることになる。
コンパレータ１３は、第２処理クロックＣＬＫ２に基づいて、ビットごとに、Ｓ／Ｈ回路１１にホールドされたアナログ信号ＶｉｎとＤＡ変換器１５によって生成された比較電圧Ｖｔｈとの比較結果を逐次比較レジスタ１４に出力する。
逐次比較レジスタ１４は、第３処理クロックＣＬＫ３に基づいて、コンパレータ１３から出力される比較結果に応じたデジタル値をビットごとに格納し、全ビットについて比較が実施された後、変換結果であるデジタル信号Ｄｏｕｔを出力する。
ＤＡ変換器１５は、第１処理クロックＣＬＫ１に基づいて、逐次比較レジスタ１４に格納されたデジタル値に応じた比較電圧Ｖｔｈを生成する。
次に、ＡＤ変換装置１の動作について図２及び図３を参照して詳細に説明する。なお、図２及び図３には、ＡＤ変換器１０ａの動作中に、ＡＤ変換器１０ｂの動作が開始される例が示されている。図２及び図３において、ＡＤ変換器１０ａの動作は同じであり、ＡＤ変換器１０ｂの動作が開始されるタイミングが異なっている。また、図２及び図３には、簡略化のため４ビットにＡＤ変換する例を示すが、ＡＤ変換のビット数は、４ビットに限定するものではない。
まず、ＡＤ変換器１０ａの動作について説明する。時刻ｔ１でＡＤ変換器１０ａに入力されるイネーブル信号Ｅが立ち上がるとＳ／Ｈ回路１１において、アナログ信号Ｖｉｎのサンプリングが行われ、時刻ｔ２でイネーブル信号Ｅが立ち下がると、アナログ信号Ｖｉｎがホールドされる。なお、イネーブル信号Ｅの立ち上がり及び立ち下りは、基準クロック信号ＣＬＫ０の立ち上がり及び立ち下りにそれぞれ同期している。
また、制御部１２は、時刻ｔ２でイネーブル信号Ｅが立ち下がると、ＡＤ変換器１０ｂの制御部１２から出力されるノイズ通知信号ＳＹＮ（以下、ノイズ通知信号ＳＹＮｂと称す）の出力レベルを確認する。この時、ＡＤ変換器１０ｂは動作開始前であるので、ノイズ通知信号ＳＹＮｂの出力レベルはＬｏｗである。
ノイズ通知信号ＳＹＮｂは、ＡＤ変換器１０ｂにおいて自身を原因とするノイズが現在発生しているかどうかを通知する信号であり、出力レベルがＨｉでノイズの発生タイミングを通知する。従って、ノイズ通知信号ＳＹＮｂの出力レベルがＬｏｗの場合、ＡＤ変換器１０ｂにおいてノイズが発生する比較電圧Ｖｔｈの生成動作が行われていないことを意味する。
そこで、制御部１２は、次の基準クロック信号ＣＬＫ０の立ち上がり（時刻ｔ３）に同期して立ち上がり、基準クロック信号ＣＬＫ０の２倍周期を有する第１処理クロックＣＬＫ１の生成を開始する。第１処理クロックＣＬＫ１は、立ち上がりでＤＡ変換器１５に比較電圧Ｖｔｈの生成を指示する信号であり、ＡＤ変換のビット数と同数のクロックが生成される。さらに、制御部１２は、第１処理クロックＣＬＫ１を基準とし、第１処理クロックＣＬＫ１に同期したノイズ通知信号ＳＹＮ（以下、ノイズ通知信号ＳＹＮａと称す）と、第１処理クロックＣＬＫ１を基準クロック信号ＣＬＫ０の１周期分遅延させた第２処理クロックＣＬＫ２と、第１処理クロックＣＬＫ１を基準クロック信号ＣＬＫ０の３／２周期分遅延させた第３処理クロックＣＬＫ３とを生成する。
時刻ｔ３で、第１処理クロックＣＬＫ１が立ち上がると、ＤＡ変換器１５は、比較電圧Ｖｔｈ（３）を生成する。なお、比較電圧Ｖｔｈ（３）は、アナログ信号Ｖｉｎのフルスケールの１／２に設定されている。
次に、時刻ｔ４で第２処理クロックＣＬＫ２が立ち上がると、コンパレータ１３は、Ｓ／Ｈ回路１１にホールドされたアナログ信号ＶｉｎとＤＡ変換器１５によって生成された比較電圧Ｖｔｈ（３）との比較結果であるＤａ（３）を最上位ビットとして確定させる。
次に、時刻ｔ５で第３処理クロックＣＬＫ３が立ち上がると、Ｄａ（３）は、逐次比較レジスタ１４にＤｂ（３）として格納される。この逐次比較レジスタ１４に格納されたＤｂ（３）に基づいて、ＤＡ変換器１５は、次の第１処理クロックＣＬＫ１の立ち上がりで、次の比較に用いる比較電圧Ｖｔｈ（２）を生成する。以下同様の動作を繰り返し、全ビットについて比較が実施され、逐次比較レジスタ１４に最終ビットまで格納されると、全ビットがデジタル信号Ｄｏｕｔとして出力される。
このように、コンパレータ１３による比較結果を確定させる第２処理クロックＣＬＫ２は、ＤＡ変換器１５による比較電圧Ｖｔｈの生成を指示する第１処理クロックＣＬＫ１よりも、基準クロック信号ＣＬＫ０の１周期分ズレている。すなわち、ＤＡ変換器１５による比較電圧Ｖｔｈの生成と、コンパレータ１３による比較とが基準クロック信号ＣＬＫ０の１周期ごとに交互に行われる。
次に、ＡＤ変換器１０ｂの動作について説明する。時刻ｔ１１でＡＤ変換器１０ｂに入力されるイネーブル信号Ｅが立ち上がるとＳ／Ｈ回路１１において、アナログ信号Ｖｉｎのサンプリングが行われ、時刻ｔ１２でイネーブル信号Ｅが立ち下がると、アナログ信号Ｖｉｎがホールドされる。
また、制御部１２は、時刻ｔ１２でイネーブル信号Ｅが立ち下がると、ノイズ通知信号ＳＹＮａの出力レベルを確認する。この時、ノイズ通知信号ＳＹＮａの出力レベルはＨｉである。
ノイズ通知信号ＳＹＮａは、ＡＤ変換器１０ａにおいて自身を原因とするノイズが現在発生しているかどうかを通知する信号であり、出力レベルがＨｉでノイズの発生タイミングを通知する。従って、ノイズ通知信号ＳＹＮａの出力レベルがＨｉの場合、ＡＤ変換器１０ａにおいてノイズが発生する比較電圧Ｖｔｈの生成動作が行われており、次の基準クロック信号ＣＬＫ０の立ち上がり（時刻ｔ１３）において、コンパレータ１３による比較処理が実施されることを意味する。
そこで、制御部１２は、次の基準クロック信号ＣＬＫ０の立ち上がり（時刻ｔ１３）では、第１処理クロックＣＬＫ１の生成を開始することなく、時刻ｔ１３から基準クロック信号ＣＬＫ０の１周期遅延させた時刻ｔ１４で第１処理クロックＣＬＫ１の生成を開始する。
これにより、ＡＤ変換器１０ａとＡＤ変換器１０ｂとが同期され、ＡＤ変換器１０ａとＡＤ変換器１０ｂとにおいて、基準電圧Ｖｔｈの生成処理と、比較処理とが同じタイミングで実施されることを防止することができ、複数の逐次変換型のＡＤ変換器を独立して動作させても、ノイズによる変換精度の低下を防止することができる。なお、本実施の形態では、ＤＡ変換器１５による比較電圧Ｖｔｈの生成と、コンパレータ１３による比較とが基準クロック信号ＣＬＫ０の１周期ごとに交互に行われるように構成されているため、第１処理クロックＣＬＫ１の生成開始タイミングを制御することで、後は自動的に同期することが保証される。
図３に示す例では、ＡＤ変換器１０ｂに入力されるイネーブル信号Ｅが立ち下がるタイミング（時刻ｔ２１）で、ノイズ通知信号ＳＹＮａの出力レベルはＬｏｗである。従って、ノイズ通知信号ＳＹＮａの出力レベルがＨｉの場合、ＡＤ変換器１０ａにおいてノイズが発生する比較電圧Ｖｔｈの生成動作が行われておらず、次の基準クロック信号ＣＬＫ０の立ち上がり（時刻ｔ２２）において、ＤＡ変換器１５による比較電圧Ｖｔｈの生成動作が実施されることを意味する。
そこで、制御部１２は、上述のＡＤ変換器１０ａと同様に、次の基準クロック信号ＣＬＫ０の立ち上がり（時刻ｔ２２）で、第１処理クロックＣＬＫ１の生成を開始する。これにより、ＡＤ変換器１０ａとＡＤ変換器１０ｂとが同期される。
なお、本実施の形態では、ＡＤ変換器が二つの例について説明したが、ＡＤ変換器が三つ以上の場合であっても、他のＡＤ変換器の全てにノイズ通知信号ＳＹＮを入力することで同様の手法で適応可能である。
また、ノイズの待機時間、すなわち比較処理を実施する間隔が１クロックでない場合は、ノイズ通知信号ＳＹＮにノイズ発生期間を示す数値を持たせて他のＡＤ変換器に入力することで、各ＡＤ変換器において比較処理を実施する間隔を一致させ、同期させることができる。
以上説明したように、本実施の形態によれば、比較電圧を生成する比較電圧生成処理と、アナログ信号と前記比較電圧とを比較する比較処理とを繰り返して、前記アナログ信号をデジタル信号にＡＤ変換する逐次比較型のＡＤ変換器１０ａ、１０ｂを備えたＡＤ変換装置１であって、ＡＤ変換器１０ａ、１０ｂは、ノイズ発生を通知するノイズ通知信号ＳＹＮを生成して、他のＡＤ変換器１０ｂ、１０ａに入力するノイズ通知部として機能する制御部１２をそれぞれ備え、ＡＤ変換器１０ａ、１０ｂは、動作開始時に、他のＡＤ変換器１０ｂ、１０ａから入力されるノイズ通知信号ＳＹＮに基づいて、比較電圧生成処理及び比較処理を動作中の他のＡＤ変換器１０ｂ、１０ａと同期させる。
この構成により、ＡＤ変換器１０ａ、１０ｂを独立して動作させても、ノイズ通知信号ＳＹＮに基づいてＡＤ変換器１０ａ、１０ｂの動作を同期させることができるため、比較電圧生成処理と比較処理とが同時に行われることを防止し、ノイズによる変換精度の低下を防止することができる。
さらに、本実施の形態は、ＡＤ変換器１０ａ、１０ｂは、基準クロックＣＬＫ０の１周期ごとに比較電圧生成処理と比較処理とを繰り返し、動作開始時に、ノイズ通知信号ＳＹＮによってノイズ発生が通知されている場合、動作の開始を基準クロックＣＬＫ０の１周期分遅延させる。
この構成により、基準クロックＣＬＫ０の１周期分遅延させるだけで、簡単にＡＤ変換器１０ａ、１０ｂの動作を同期させることができる。
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。
１ ＡＤ変換装置
１０ａ、１０ｂ ＡＤ変換器
１１ Ｓ／Ｈ回路
１２ 制御部
１３ コンパレータ
１４ 逐次比較レジスタ
１５ ＤＡ変換器

Claims (2)

  1. 比較電圧を生成する比較電圧生成処理と、アナログ信号と前記比較電圧とを比較する比較処理とを繰り返して、前記アナログ信号をデジタル信号にＡＤ変換する逐次比較型のＡＤ変換器を複数個備えたＡＤ変換装置であって、
    前記ＡＤ変換器は、ノイズ発生を通知するノイズ通知信号を生成して、他の前記ＡＤ変換器に入力するノイズ通知部を具備し、
    前記ＡＤ変換器は、動作開始時に、他の前記ＡＤ変換器から入力される前記ノイズ通知信号に基づいて、前記比較電圧生成処理及び前記比較処理を動作中の他の前記ＡＤ変換器と同期させることを特徴とするＡＤ変換装置。
  2. 前記ＡＤ変換器は、基準クロックの１周期ごとに前記比較電圧生成処理と前記比較処理とを繰り返し、動作開始時に、前記ノイズ通知信号によってノイズ発生が通知されている場合、動作の開始を前記基準クロックの１周期分遅延させることを特徴とする請求項１記載のＡＤ変換装置。
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