TW201318353A - 連續逼近暫存器類比至數位轉換器以及控制連續逼近暫存器類比至數位轉換器的方法 - Google Patents

Abstract

本發明提供一種控制一連續逼近暫存器類比至數位轉換器的方法。基於該方法，該連續逼近暫存器類比至數位轉換器接收一轉換時鐘，以及採用該轉換時鐘的第一邊沿來控制該連續逼近暫存器類比至數位轉換器的一第一採樣階段的一結束時間，以及該連續逼近暫存器類比至數位轉換器的一第二採樣階段的一開始時間。

Description

連續逼近暫存器類比至數位轉換器以及控制連續逼近暫存器類比至數 位轉換器的方法

本發明涉及類比至數位轉換器(analog-to-digital convertor，ADC)，特別涉及連續逼近暫存器(successive-approximation-register，SAR)類比至數位轉換器。

一連續逼近暫存器類比至數位轉換器是一種將二進位搜索演算法(the binary search algorithm)應用於類比至數位轉換的類比至數位轉換器。該連續逼近暫存器類比至數位轉換器的轉換速率通常被外部提供的轉換時鐘(conversion clock)所控制。在該轉換時鐘的每個週期，該連續逼近暫存器類比至數位轉換器必須採樣一類比輸入，以及從最高有效位元(the most significant bit，MSB)到最低有效位元(the least significant bit，LSB)逐位的產生一相對應的數位輸出。

為了正常運行，該連續逼近暫存器類比至數位轉換器可額外需要一快速時鐘，該快速時鐘的速率高於該轉換時鐘的速率。可選的，該連續逼近暫存器類比至數位轉換器可額外需要一不平衡時鐘(an unbalanced clock)，該不平衡時鐘具有不平衡的占空比(duty cycle)。例如，該不平衡時鐘的頻率與該轉換時鐘的頻率相同，但是，該不平衡時鐘的占空比可以是20%,25%，或者40%。但是，該不平衡時鐘的占空比不能被適當的精確調諧。

上述兩種額外要求的任一種都增加了該連續逼近暫存器類比至數位轉換器的成本且使得該連續逼近暫存器類比至數位轉換器難以受歡迎。而且，該不平衡時鐘的占空比不能被適當的精確調諧這一事實有時阻止該連續逼近暫存器類比至數位轉換器工作在最佳狀態。

有鑑於此，有必要提供一種連續逼近暫存器類比至數位轉換器以及相關控制方法。

本發明的一第一實施例提供一種控制該連續逼近暫存器類比至數位轉換器的方法。該方法包括：接收一轉換時鐘，採用該轉換時鐘的第一邊沿來控制該連續逼近暫存器類比至數位轉換器的一第一採樣階段的結束時間以及該連續逼近暫存器類比至數位轉換器的一第二採樣階段的開始時間。其中，在一種實施方式中，該轉換時鐘可以用於控制該連續逼近暫存器類比至數位轉換器的一轉換速率。

本發明的一第二實施例提供一種控制該連續逼近暫存器類比至數位轉換器的方法。該方法包括：啟動該連續逼近暫存器類比至數位轉換器的一第一比較階段，以及響應於該第一比較階段的一最後的任務的完成，啟動該連續逼近暫存器類比至數位轉換器的一第一採樣階段。

本發明的一第三實施例提供一種控制該連續逼近暫存器類比至數位轉換器的方法。該方法包括：響應於一轉換時鐘的一第一邊沿，啟動該連續逼近暫存器類比至數位轉換器的一比較階段；以及在時 域上發生該比較階段的一最後的任務的完成以及該轉換時鐘的一第二邊沿的出現這兩個情況時，響應於在時域上最後一個情況的發生，啟動該連續逼近暫存器類比至數位轉換器的一採樣階段；其中，該第二邊沿是在該第一邊沿之後。其中，在一種實施方式中，該轉換時鐘可以用於控制該連續逼近暫存器類比至數位轉換器的一轉換速率。

本發明的一第四實施例提供一種連續逼近暫存器類比至數位轉換器。該連續逼近暫存器類比至數位轉換器包括一採樣以及比較模組，以及一時鐘產生器。該採樣以及比較模組用於通過逐次逼近將一類比輸入轉換成一數位輸出。該時鐘產生器與該採樣以及比較模組耦接，且用於使用一轉換時鐘的一第一邊沿來控制採樣以及比較模組的第一採樣階段的結束時間，以及該採樣以及比較模組的一第二採樣階段的一開始時間，其中，在一種實施方式中，該轉換時鐘控制該連續逼近暫存器類比至數位轉換器的一轉換速率。

本發明的一第五實施例提供一種連續逼近暫存器類比至數位轉換器。該連續逼近暫存器類比至數位轉換器包括一採樣以及比較模組，以及一時鐘產生器。該採樣以及比較模組用於通過逐次逼近將一類比輸入轉換成一數位輸出。該時鐘產生器與該採樣以及比較模組耦接，且用於響應於一轉換時鐘的一第一邊沿，啟動該採樣以及比較模組的一比較階段；以及在時域上發生該比較階段的一最後的任務的完成以及該轉換時鐘的一第二邊沿的出現這兩個情況時，響應於在該時域上最後一個情況的發生，啟動該連續逼近暫存器類比至數位轉換器的一採樣階段；其中，該第二邊沿在該第一邊沿之後。 在一種實施方式中，該轉換時鐘控制該連續逼近暫存器類比至數位轉換器的一轉換速率。

本發明上述實施例提供的連續逼近暫存器類比至數位轉換器以及相關控制方法，能夠控制該連續逼近暫存器類比至數位轉換器的採樣階段以及比較階段所占用的時間，且不增加連續逼近暫存器類比至數位轉換器的成本。

第1圖是本發明一實施例提供的一連續逼近暫存器類比至數位轉換器(SAR ADC)100的一簡化框圖。為了將一類比輸入Vin轉換成數位輸出Dout，該連續逼近暫存器類比至數位轉換器100包括一開關(switch)100，一電容陣列(capacitor array)120，一比較器(comparator)130，一連續逼近暫存器邏輯(SAR logic)140，以及一時鐘產生器150。該5個組成部分中的4個共同的作為採樣以及比較模組105。除了接收類比輸入Vin，該連續逼近暫存器類比至數位轉換器100也接收一轉換時鐘Fs，該轉換時鐘Fs控制該連續逼近暫存器類比至數位轉換器100的轉換速率。

在轉換時鐘Fs的每一週期中，該連續逼近暫存器類比至數位轉換器100有一採樣階段以及一比較階段。在每一採樣階段，該開關110以及電容陣列120採樣並保持模擬輸入Vin一次並且提供一經採樣的電壓Vs到該比較器130。在每一比較階段，在電容陣列120以及比較器130的幫助下，該連續逼近暫存器邏輯140從最高有效位元到最低有效位元，逐位的產生該輸出Dout的數字值。該時鐘產 生器150產生一採樣時鐘Clks以控制該連續逼近暫存器類比至數位轉換器的採樣階段和比較階段的切換時間。除了採樣時鐘Clks，時鐘產生器150也產生一比較控制信號Clkc以控制該連續逼近暫存器類比至數位轉換器100在比較階段的操作。在時鐘產生器150的控制下，採樣時鐘Clks的占空比是可變的並且能自適應的以及自動的精確調諧，以幫助該連續逼近暫存器100工作在最佳狀態。

除了基於類比輸入Vin提供經採樣的電壓Vs，電容陣列120也作為一數位至類比轉換器(DAC)，無論該數位輸出Dout是否完成，該電容陣列120轉換該數位輸出Dout為一參考電壓Vr。比較器130每次比較經採樣的電壓Vs和該參考電壓Vr時，該連續逼近暫存器邏輯140能為該數位輸出Dout的數位值產生一個比特bit，直到該數字值的最低有效位元被產生。

轉換時鐘Fs具有交替的第一和第二邊沿，以及該轉換時鐘Fs的占空比是50%。為了避免混亂，在已揭露的實施例中，上升沿、下降沿分別為第一邊沿和第二邊沿。而且，在該已揭露的實施例中，當該採樣時鐘Clks處於一第一狀態，該連續逼近暫存器類比至數位轉換器100處於一採樣階段，以及當該採樣時鐘Clks處於一第二狀態，該連續逼近暫存器類比至數位轉換器100處於一比較階段。該第一狀態可以是一高電位狀態(high state)和一低電位狀態(low state)中之一者，該第二狀態是該高電位狀態和該低電位狀態中另一者。

第2圖是時鐘產生器150所執行的實例性流程200的簡化流程圖，其中，該時鐘產生器150在控制連續逼近暫存器類比至數位轉 換的該組採樣階段和比較階段的切換時間。該簡化的流程圖僅僅包括了有益於理解本發明的步驟，為了避免分散重點，其他的步驟從第2圖中略去。例如，時鐘產生器150執行的從外部電路接收轉換時鐘Fs的步驟在第2圖中沒有被描述。

當連續逼近暫存器類比至數位轉換器100處於一採樣階段時，時鐘產生器150執行步驟210。在步驟210，該時鐘產生器150確定是否發生一觸發事件(trigger event)。如果該觸發事件發生，時鐘產生器150執行步驟220；否則，時鐘產生器150返回到步驟240以及保持採樣時鐘Clks處於該高電位狀態，以保持該連續逼近暫存器類比至數位轉換器100處於該採樣階段。例如，該觸發事件可以是接收該轉換時鐘Fs的一下降沿。

當該時鐘產生器150從步驟210進入到步驟220，通過切換該採樣時鐘Clks到低電位狀態，該時鐘產生器150結束該採樣階段以及啟動一比較階段。而且，該時鐘產生器150連續的產生該比較控制信號Clkc上的N個比較脈衝，以幫助連續逼近暫存器類比至數位轉換器100在該比較階段完成N個任務。例如，一個任務可以是該數字輸出Dout的一個比特位的產生。如果該數位輸出Dout具有M個比特位長，N將等於或者大於M。該時鐘產生器150能包括一振盪器(oscillator)，比如一環形振盪器(ring oscillator)，該振盪器響應於該觸發事件，連續的產生該比較控制信號Clkc上的N個比較脈衝。基於比較器130提供的資訊或者連續逼近暫存器邏輯140提供的資訊，該時鐘產生器150可以在一內部寄存器保存一信號Clk_n，以跟蹤該比較階段的第n個任務的狀態，其中，n是1 到N之間的一整數。例如，該信號Clk_1的一高電位狀態可以意味著採樣以及比較模組105已經產生該數位輸出Dout的數位值的最高有效位元(MSB)，以及該信號Clk_1隨後的低電位狀態可以意味著該採樣以及比較模組105準備產生或者正在產生該數位輸出Dout的一下一數位值的最高有效位元(MSB)。相似的，當N等於M，該信號Clk_N的一高電位狀態可以意味著採樣以及比較模組105已經產生該數位輸出Dout的一數位值的最低有效位元(LSB)，以及該信號Clk_N隨後的低電位狀態可以意味著採樣以及比較模組105準備產生或者正在產生該數位輸出Dout的一下一數位值的最低有效位元(LSB)。基於比較器130提供的資訊或者時鐘產生器150提供的資訊，該連續逼近暫存器邏輯140也可以使用其內部的寄存器來跟蹤比較階段的任務的狀態。

當連續逼近暫存器類比至數位轉換器100在一比較階段時，時鐘產生器150執行步驟230。具體的，在步驟230，該時鐘產生器150確定該採樣以及比較模組105是否完成該比較階段的一最後的任務。如果該最後的任務已經被完成，該時鐘產生器150進入步驟240；否則，該時鐘產生器150返回到步驟220以及保持採樣時鐘Clks處於該低電位狀態，以維持該連續逼近暫存器類比至數位轉換器100處於該比較階段。

當時鐘產生器150從步驟230進入到步驟240時，通過切換採樣時鐘Clks到該高電位狀態，該時鐘產生器150結束該比較階段以及開始下一個採樣階段。例如，如果該時鐘產生器150確定該信號Clk_N已經上升以指示該最後的任務的完成，通過切換採樣 時鐘Clks到該高電位狀態，該時鐘產生器150可以高電位狀態進入步驟240。而且，每當時鐘產生器150從步驟230進入到步驟240時，該連續逼近暫存器類比至數位轉換器100可以發送該數位輸出Dout的一已完成的(completed)/已設定的(settled)數位值到被該連續逼近暫存器類比至數位轉換器100服務的後續電路。

如果該觸發事件是該轉換時鐘Fs的一下降沿，該時鐘產生器150實際上使用該單個下降沿以直接的控制一採樣階段的結束時間以及一比較階段的開始時間，以及間接的控制下一採樣階段的開始時間。具體的，因為該下降沿觸發了該比較階段以及當比較階段的最後的任務完成時，下一個採樣階段開始，所以該下降沿實際上控制了該下一個採樣階段的開始時間。相比之下，時鐘產生器150可以忽略該轉換時鐘Fs的該上升沿，以及不使用該上升沿去控制連續逼近暫存器類比至數位轉換器100的該組採樣階段以及比較階段的切換時間。結果是，該連續逼近暫存器類比至數位轉換器100的該組採樣階段的開始時間以及比較階段的結束時間與轉換時鐘Fs的該上升沿不同步。

為了執行流程200，該時鐘產生器150可以包括一邏輯電路300，如第3圖所示，以根據該信號Clk_N以及轉換時鐘Fs產生採樣時鐘Clks。該邏輯電路300包括一非邏輯(NOT logic)310以及一置位/復位邏輯(set/reset)320。該置位/復位邏輯320可以切換該採樣時鐘Clks的狀態，比如，當該置位/復位邏輯320收到該信號Clk_N的一上升沿時，切換該採樣時鐘Clks到一高電位狀態。當該置位/復位邏輯320收到該轉換時鐘Fs的一 下降沿時，該置位/復位邏輯320可以切換該採樣時鐘Clks到一低電位狀態。

流程200的一個特性是允許採樣時鐘Clks的占空比變化，且允許該占空比自適應以及自動的精確調諧。總得來說，每一比較階段所需要的時間長度被連續逼近暫存器類比至數位轉換器100的生產工藝以及其工作環境(比如溫度)所影響，但是也可以自由的調整。代替給每個採樣階段該轉換時鐘Fs的週期的一固定的百分比(或者一些固定的百分比中的一個)，流程200給採樣階段一可變持續時間，該可變持續時間是在該環境下可用的最大值。特別的，在轉換時鐘Fs的每一週期，時鐘產生器150首先允許一比較階段去占用其所需要的時間以完成在該階段的所有任務，以及將所有剩餘時間留給一後續的採樣階段。作為結果，開關110以及電容陣列120可以在該環境下獲得最大量的可用時間，以便對該模擬輸入Vin進行適當的採樣。

第4圖以及第5圖是展示該第1圖中連續逼近暫存器類比至數位轉換器100之操作的時序圖。在第4圖中，因為該連續逼近暫存器類比至數位轉換器100以左下角的SS工藝(slow-slow process corner)被生產，所以比較控制信號Clkc上的比較脈衝是相對長脈衝。作為結果，時鐘產生器150允許每個比較階段相對較長。而且，時鐘產生器150自動的留下一相對較短的時間段給每個採樣階段。在第5圖中，因為該連續逼近暫存器類比至數位轉換器100以右上角的工藝角(fast-fast process corner)被生產，該 比較控制電路Clkc上的該比較脈衝是相對較短脈衝。作為結果，時鐘產生器150允許每個比較階段相對較短。而且，時鐘產生器150留下相對較長的時間段給每個採樣階段。

相比較之下，傳統的連續逼近暫存器類比至數位轉換器不能自適應的精確調整其採樣階段的時間長度。總的來說，在完成每個連續逼近暫存器類比至數位轉換器的比較階段中的所有任務所需要的實際時間的變化不會影響採樣階段的持續時間。相反的，是為了確保正確的操作，傳統的連續逼近暫存器類比至數位轉換器常常給每個比較階段分配過多的時間。作為結果，在該環境下每個採樣階段難以獲取到可用的最大時間。

第6圖示出時鐘產生器150所執行的示例性流程600之簡化流程圖，該時鐘產生器150用來控制該連續逼近暫存器類比至數位轉換器100的操作。除了在流程600中，步驟230被步驟630替換，流程600總體上與流程200相同。當連續逼近暫存器類比至數位轉換器100在一比較階段時，該時鐘產生器150執行步驟630。在步驟630，時鐘產生器150確定是否已完成該比較階段的一最後的任務以及是否轉換時鐘Fs的一上升沿被接收，在時域上這兩個情況中最後發生的情況發生時，時鐘產生器150進入步驟240；否則，時鐘產生器150返回到步驟220以及保持採樣時鐘Clks在該低電位狀態，以維持該連續逼近暫存器類比至數位轉換器100處於該比較階段。

當時鐘產生器150從步驟630進入到步驟240，通過切換採樣時鐘Clks到該高電位狀態，該時鐘產生器150結束了比較階段以及開始下一個採樣階段。而且，當時鐘產生器150從步驟630進入到步驟240，該連續逼近暫存器類比至數位轉換器100可以發送該數位輸出Dout的一已完成的(completed)/已設定的(settled)數位值到該連續逼近暫存器類比至數位轉換器服務的一後續電路。

如果在流程600以及流程200中的觸發事件是接收該轉換時鐘Fs的一下降沿，以及該轉換時鐘Fs具有一50%的占空比，則流程600與流程200不同，因為前者允許採樣階段使用的時間達到該轉換時鐘Fs的一週期的50%。尤其在流程600中，如果連續逼近暫存器類比至數位轉換器100採用小於轉換時鐘Fs的二分之一週期的時間來完成一比較階段的所有任務，該時鐘產生器150將簡單的讓該比較階段以及一後續的採樣階段持續該轉換時鐘Fs的二分之一週期的時間。如果連續逼近暫存器類比至數位轉換器100採用大於轉換時鐘Fs的二分之一週期的時間來完成一比較階段的所有任務，該時鐘產生器150將允許該比較階段持續的時間長於該轉換時鐘Fs的二分之一週期，以及留下剩餘時間(其小於該轉換時鐘Fs的二分之一週期)給一隨後的採樣階段。除了允許每個採樣階段的時間長度能被自動的精確調整(至少在一定程度上)，流 程600能帶來進一步的效果，即該時鐘產生器150具有一較簡單的電路結構以及一較低的成本。

為了執行流程600，時鐘產生器150可以包括一邏輯電路700，該邏輯電路700如第7圖所示，以根據該信號Clk_1、Clk_N以及該轉換時鐘Fs產生該採樣時鐘Clks。該邏輯電路700包括一非邏輯(NOT logic)710，一或邏輯(OR logic)720，以及一與邏輯(AND logic)730。實現這個邏輯電路700比實現第3圖所示的邏輯電路300相對簡單且成本低。

第8圖以及第9圖出示了第1圖中該連續逼近暫存器類比至數位轉換器100的操作的時序圖，該連續逼近暫存器類比至數位轉換器100執行第6圖中的流程600。在這兩個例子中，假定轉換時鐘Fs具有50%的占空比。在第8圖中，由於該連續逼近暫存器類比至數位轉換器100以左下角的工藝角生產等原因，比較控制信號Clkc上的比較脈衝是相對長脈衝。作為結果，時鐘產生器150允許每個比較階段相對較長。而且，時鐘產生器150自動的將一相對較短的時間段給每一採樣階段。在第9圖中，由於該連續逼近暫存器類比至數位轉換器100以右上角的工藝角生產等原因，比較控制信號Clkc上的比較脈衝是相對短脈衝。在這種情況下，時鐘產生器150自動給每一採樣階段以及每一比較階段該轉換時鐘Fs的二分之一時長。請注意在第9圖中，當該比較階段的一最後的任務被完成 時，該連續逼近暫存器類比至數位轉換器100的一比較階段沒有結束。反而當該時鐘產生器150接收到該比較時鐘Fs的一上升沿時，該連續逼近暫存器類比至數位轉換器100的該比較階段結束。

在前面詳細的描述中，通過參考特定實施例本發明已經被描述。本領域技術人員可以理解的是在沒有背離本發明的精神的情況下可以做出各種修改。且前面詳細的描述以及附圖應該理解為是為了清楚的闡述發明，而不是作為本發明的限制。

100‧‧‧連續逼近暫存器類比至數位轉換器

110‧‧‧開關

120‧‧‧電容陣列

130‧‧‧比較器

140‧‧‧連續逼近暫存器邏輯

105‧‧‧採樣以及比較模組

150‧‧‧時鐘產生器

200‧‧‧流程

210、220、230、240、630‧‧‧步驟

300‧‧‧邏輯電路

310‧‧‧非邏輯

320‧‧‧置位/復位邏輯

600‧‧‧流程

700‧‧‧邏輯電路

710‧‧‧非邏輯

720‧‧‧或邏輯

730‧‧‧與邏輯

第1圖為本發明一實施例提供的一連續逼近暫存器類比至數位轉換器的一簡化的框圖。

第2圖為第1圖中時鐘產生器所執行的一示例性流程的一簡化流程圖。

第3圖為用於執行第2圖中該流程的第1圖中該時鐘產生器的一示例性邏輯電路的一簡化框圖。

第4圖以及第5圖為說明執行第2圖中該流程的第1圖中連續逼近暫存器類比至數位轉換器的操作的時序圖。

第6圖為第1圖的該時鐘產生器所執行的另一示例性流程的一簡化流程圖。

第7圖為執行第6圖中該流程的第1圖中該時鐘產生器的一示例性邏輯電路的一簡化框圖。

第8圖以及第9圖為說明執行第6圖中該流程的第1圖中連續逼近暫存器類比至數位轉換器的操作的時序圖。

100‧‧‧連續逼近暫存器類比至數位轉換器

110‧‧‧開關

120‧‧‧電容陣列

130‧‧‧比較器

140‧‧‧連續逼近暫存器邏輯

105‧‧‧採樣以及比較模組

150‧‧‧時鐘產生器

Claims (20)

1. 一種控制一連續逼近暫存器類比至數位轉換器的方法，該方法包括：接收一轉換時鐘，以及採用該轉換時鐘的第一邊沿來控制該連續逼近暫存器類比至數位轉換器的一第一採樣階段的一結束時間，以及該連續逼近暫存器類比至數位轉換器的一第二採樣階段的一開始時間。
2. 如申請專利範圍第1項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，其中，採用該轉換時鐘的第一邊沿控制該第一採樣階段的該結束時間，以及該第二採樣階段的該開始時間的步驟包括：響應於該第一邊沿，結束該第一採樣階段以及啟動該連續逼近暫存器類比至數位轉換器的一第一比較階段；以及響應於該第一比較階段的一最後的任務的完成，啟動該第二採樣階段。
3. 如申請專利範圍第2項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，該第一比較階段的該最後的任務包括一最低有效位元的產生。
4. 如申請專利範圍第2項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，其中，該第二採樣階段的該開始時間與該轉換時鐘的一第二邊沿的出現時間不相關，以及該第二邊沿在該轉換時鐘的第一邊沿之後。
5. 如申請專利範圍第4項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，其中，該第一邊沿是該轉換時鐘的一上升沿以及一下降沿中的一個，以及該第二邊沿是該轉換時鐘的該上升沿以及該下降沿中的另一個。
6. 如申請專利範圍第1項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，進一步包括：響應於該採樣時鐘的另一第一邊沿，啟動該連續逼近暫存器類比至數位轉換器的一第二比較階段；以及在時域上發生該第二比較階段的一最後的任務的完成與該轉換時鐘的另一第二邊沿的出現這兩個情況時，響應於該時域上最後一個情況的發生，啟動該連續逼近暫存器類比至數位轉換器的一第三採樣階段；其中，該另一第二邊沿在另一第一邊沿之後。
7. 一種控制連續逼近暫存器類比至數位轉換器的方法，該方法包括：啟動該連續逼近暫存器類比至數位轉換器的一第一比較階段；以及響應於該第一比較階段的一最後的任務的完成，啟動該連續逼近暫存器類比至數位轉換器的一第一採樣階段。
8. 如申請專利範圍第7項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，其中，啟動該第一比較階段的步驟包括：響應於一轉換時鐘的一第一邊沿，啟動該第一比較階段。
9. 如申請專利範圍第8項所述的該控制一連續逼近暫存器類比至數 位轉換器的方法，其中，該第一採樣階段的一開始時間與該轉換時鐘的一第二邊沿的一出現時間不相關，該第二邊沿是在該轉換時鐘的該第一邊沿之後。
10. 如申請專利範圍第9項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，其中，該第一邊沿是該轉換時鐘的一上升沿以及一下降沿中一者，以及該第二邊沿是該轉換時鐘的該上升沿以及該下降沿中另一者。
11. 如申請專利範圍第9項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，進一步包括：響應於該轉換時鐘的另一第一邊沿，啟動該連續逼近暫存器類比至數位轉換器的一第二比較階段；以及在時域上發生該第二比較階段的一最後的任務的完成以及該轉換時鐘的另一第二邊沿的出現這兩個情況時，響應於在時域上最後一個情況的發生，啟動該連續逼近暫存器類比至數位轉換器的第二採樣階段，其中，另一第二邊沿在該另一第一邊沿之後。
12. 如申請專利範圍第7項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，其中，該第一比較階段的該最後任務包括一最低有效位元的產生。
13. 一種控制一連續逼近暫存器類比至數位轉換器的方法，該方法包括：響應於一轉換時鐘的一第一邊沿，啟動該連續逼近暫存器類比至數位轉換器的一比較階段；以及 在時域上發生該比較階段的一最後的任務的完成以及該轉換時鐘的一第二邊沿的出現這兩個情況時，響應於在時域上最後一個情況的發生，啟動該連續逼近暫存器類比至數位轉換器的一採樣階段；其中，該第二邊沿是在該第一邊沿之後。
14. 如申請專利範圍第13項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，其中，該第一邊沿是該轉換時鐘的一上升沿以及一下降沿中一者，以及該第二邊沿是該轉換時鐘的該上升沿以及該下降沿中另一者。
15. 如申請專利範圍第13項所述的該控制一連續逼近暫存器類比至數位轉換器的方法，其中，該比較階段的該最後任務包括一最低有效位元的產生。
16. 一種連續逼近暫存器類比至數位轉換器，包括：一採樣以及比較模組，用於通過逐次逼近將一類比輸入轉換成一數位輸出；一時鐘產生器，與該採樣以及比較模組耦接，用於使用一轉換時鐘的一第一邊沿來控制該採樣以及比較模組的一第一採樣階段的一結束時間，以及該採樣以及比較模組的一第二採樣階段的一開始時間。
17. 如申請專利範圍第16項所述的該連續逼近暫存器類比至數位轉換器，其中，該時鐘產生器包括：一邏輯電路，用於響應於該轉換時鐘的該第一邊沿，將一採樣時鐘從一第一狀態切換到一第二狀態；以及 響應於該採樣以及比較模組的一第一比較階段的一最後的任務的完成，將該採樣時鐘從該第二狀態切換到該第一狀態；其中，該第一比較階段是在該第一採樣階段之後，以及該第一比較階段是在該第二採樣階段之前，以及，該採樣時鐘控制該採樣以及比較模組的比較階段以及採樣階段的切換時間。
18. 如申請專利範圍第17項所述的該連續逼近暫存器類比至數位轉換器，其中，該第一比較階段的該最後任務包括一最低有效位元的產生。
19. 一種連續逼近暫存器類比至數位轉換器，包括：一採樣以及比較模組，用於通過逐次逼近將一類比輸入轉換成一數位輸出；以及一時鐘產生器，與該採樣以及比較模組耦接，用於響應於一轉換時鐘的一第一邊沿，啟動該採樣以及比較模組的一比較階段；以及在時域上發生該比較階段的一最後的任務的完成以及該轉換時鐘的一第二邊沿的出現這兩個情況時，響應於在時域上最後一個情況的發生，啟動該連續逼近暫存器類比至數位轉換器的一採樣階段；其中，該第二邊沿在該第一邊沿之後。
20. 如申請專利範圍第19項所述的該連續逼近暫存器類比至數位轉換器，其中，該比較階段的該最後的任務包括一最低有效位元的產生。