JP4017805B2 - アナログ信号をマルチビットデジタル表現に変換する方法およびアナログ／デジタルコンバータ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ／デジタルコンバータに係り、特に、逐次比較コンバータにおけるより高速な変換を達成することに関する。
【０００２】
【従来の技術】
アナログ／デジタルコンバータ（ＡＤＣ）は、アナログ信号より、正確には、アナログ信号の一連のサンプルを、一連のデジタル的に符号化された信号に変換するために使用される。ＡＤＣは、スペクトルの一方の端部において解像度の全てのビットを決定するために単一のクロックサイクルを一般に必要とする複数のコンパレータを使用するパラレルフラッシュ型コンバータから、スペクトルの他方の端部において解像度のビット毎に１つのクロックサイクルを一般に必要とする逐次比較型コンバータまでの範囲にある設計のスペクトルに及ぶ。
【０００３】
待ち時間のほとんどない高速変換を達成するために、多数のコンパレータが、フラッシュコンバータにおいて使用される。フラッシュコンバータは高速変換を達成する一方、集積回路において比較的大きな面積を必要とし、比較的大きな電力量を必要とする。
【０００４】
逐次比較コンバータは、フラッシュコンバータよりも比較的小さい集積回路上の面積を必要とし、かつ比較的小さい電力を必要とするが、ビットの逐次的な生成のために、アナログサンプルからデジタル的に符号化されたサンプルに変換する際に待ち時間をもたらす。逐次比較ＡＤＣは、固定周波数クロックで動作するように設計され、ビット決定は、期間のクロックサイクル以下である最長時間を必要とする。
【０００５】
しかし、全てのビット決定が同じ時間を必要としないので、ある時間がマルチビット逐次比較変換において無駄になる。最悪のビット決定時間に基づく逐次比較ＡＤＣクロックサイクル期間で、可能性のある最悪のビット決定以外の全てのビット決定は、ビット決定に割り当てられるクロック期間よりも小さいビットの決定を完了することにより、クロックサイクルの一部を無駄にする。
【０００６】
【発明が解決しようとする課題】
各ビット決定に必要とされる時間に基づき、かつ各ビット決定に割り当てられた所定時間の期間に基づかず、逐次比較ビット決定を行なうための信号を提供することにより逐次比較ＡＤＣの変換速度を改善する方法が求められている。
【０００７】
【課題を解決するための手段】
本発明の一実施形態によれば、集積回路は、逐次比較アナログ／デジタルコンバータを含む。逐次比較アナログ／デジタルコンバータは、反対に結合された入力を有するコンパレータおよびビット決定により信号を生成する論理回路を有するコンパレータを使用する。この信号は、決定されたビットをラッチし、後続のビット決定のためにコンパレータをリセットし、かつ後続のビットが依然として決定されるべき場合、後続のビット決定を開始する。
【０００８】
【発明の実施の形態】
本発明による逐次比較アナログ／デジタルコンバータ１１０の概略図が図１に示されている。コンバータ１１０には、デジタル表現に変換されるためのアナログ信号のサンプルが提供され、変換プロセスが始められる。コンバータ１１０は、外部クロックによりクロックされないが、各ビット決定の結果において１ビットをラッチする信号を作り、次の後続のビット決定において決定される後続のビットをラッチするための別の信号を生成する条件をセットする。全てのビットがコンバータ１１０が動作しているビット深さまで決定される場合、新しいサンプルされたアナログ信号が格納され、次のアナログサンプルをデジタル表現に変換するために変換プロセスが反復される。
【０００９】
コンバータ１１０は、アナログ信号のサンプルをマルチビットの所定の数のビットのデジタル的に符号化された表現に変換するためのマルチビットアナログ／デジタルコンバータである。デジタル表現は、いずれかの公知の変換、例えば二値、２のコンプリメント、またはサインマグニチュードであり得る。コンバータ１１０は、変換されるべきアナログ信号のサンプルが維持されるキャパシタＣ１を含むサンプルホールド回路１５４を含む。サンプルホールド回路の残りの部分は、いかなる公知の形式でもよく、したがって図示しない。
【００１０】
キャパシタＣ１は、サンプルされたアナログ信号が変換され、かつサンプルされたアナログ信号を反対向きに結合されたコンパレータ１１２および１１４の各々への入力として提供するとき、それにかかる電圧を維持する。例えば、キャパシタＣ１の一方は、コンパレータ１１２の負の入力１１６およびコンパレータ１１４の正の入力１１８に結合されうる。コンパレータ１１２の正の入力１２０およびコンパレータ１１４の負の入力１２２は、逐次比較レジスタおよび比較信号生成器１２６からの出力１２４を比較信号として受信するように共通とされている。
【００１１】
コンパレータ１１２からの出力１２８およびコンパレータ１１４からの出力１３０は、ＯＲゲート１３２への入力として提供される。コンパレータ１１２からの出力１２８は、逐次比較レジスタおよび比較信号生成器１２６への入力としても提供される。ＯＲゲート１３２は、逐次比較レジスタおよび比較信号生成器１２６に提供され、かつ遅延回路１３６への入力として提供される出力１３４を提供する。
【００１２】
遅延回路１３６は、フリップフロップ１４２をリセットするための出力１４０を提供し、遅延の期間を制御するためにセレクタ入力１３８を受信することができる。リセットされることにより、フリップフロップ１４２は、各々を既知の出力ステートにコンパレータ１１２および１１４をリセットするための出力１４４を提供する。コンパレータ１１２および１１４がリセットされる既知のステートが、同一である必要はない。
【００１３】
動作において、キャパシタＣ１は、サンプルホールド回路の一部であり、デジタル形式に変換されるべきアナログ信号のサンプルを保持する。キャパシタＣ１が充電されると、アナログ信号のサンプルが、逆極性に結合された入力を有するコンパレータ１１２および１１４に加えられる。この例示的な実施形態はコンパレータ１１２の入力１１６およびコンパレータ１１４の入力１１８に提供されるサンプルされたアナログ入力を示すが、本発明はこれに限定されない。
【００１４】
コンパレータ１１２および１１４は、キャパシタＣ１に保持されるサンプルされたアナログ信号を変化させないように、高入力インピーダンスキャパシタである。コンパレータ１１２および１１４は、アナログ／デジタルコンバータ１１０により決定されるべき最下位ビットの半分により表される電圧内でオフセット整合されている。
【００１５】
リセット信号１４４は、コンパレータ１１２および１１４の各々の出力ステートを、論理ゼロまたは論理１のような可能な出力ステートのうちの基地の１つにすることにより、両方のコンパレータをリセットする。例えば、リセットフリップフロップ１４２からの論理ハイ出力１４４は、コンパレータ１１２および１１４を、論理ゼロの出力、それぞれ１２８および１３０を両方が有するようにリセットすることができる。
【００１６】
各ビット決定のために、逐次比較レジスタおよび比較信号生成器１２６は、サンプルされたアナログ電圧が比較される電圧を生成し、出力１２４に提供する。例えば、シングルエンディッドデジタル／アナログコンバータにおいて、出力１２４に提供される電圧は、サンプルされたアナログ信号が可能的にとることができる電圧の可能性のある範囲の中間点において開始することができる。出力１２４に提供される電圧は、いずれかの公知の方法で生成される。逐次比較レジスタおよび比較信号生成器１２６からの出力１２４は、入力１２０としてコンパレータ１１２に提供され、入力１２２としてコンパレータ１１４に提供される。
【００１７】
第１の入力にサンプルされたアナログ信号を与え、コンパレータ１１２および１１４の各々の第２の入力に比較電圧を与えることで、コンパレータ１１２および１１４のうちの一方の出力は、論理１に移るかまたは論理１に留まる。例示的な実施形態において、コンパレータ１１２の出力１２８は、コンパレータ１１２に入力１２０として提供される逐次比較レジスタおよび比較信号生成器１２６から出力１２４として提供される比較電圧が、コンパレータ１１２に入力１１６として提供されるサンプルされたアナログ信号よりも大きい場合、論理１に移り、または論理１に留まる。
【００１８】
入力１２０としてコンパレータ１１２に提供される逐次比較レジスタおよび比較信号生成器１２６から出力１２４として提供される比較電圧が、コンパレータ１１２に入力１１６として提供されるサンプルされたアナログ信号よりも小さい場合、コンパレータ１１２の出力１２８は、論理ゼロへ移るかまたは論理ゼロに留まる。
【００１９】
入力１２２としてコンパレータ１１４に提供される逐次比較レジスタおよび比較信号生成器１２６から出力１２４として提供される比較電圧が、コンパレータ１１４へ入力１１８として提供されるサンプルされたアナログ信号よりも大きい場合、コンパレータ１１４の出力１３０は、論理ゼロに移るかまたは論理ゼロに留まる。入力１２２としてコンパレータ１１４に提供される逐次比較レジスタおよび比較信号生成器１２６から出力１２４として提供される比較電圧が、コンパレータ１１４に入力１１８として提供されるサンプルされたアナログ信号よりも小さい場合、コンパレータ１１４の出力１３０は、論理ゼロに移るか、または論理ゼロに留まる。
【００２０】
サンプルされたアナログ信号の比較電圧に対する比較により、コンパレータ１１２および１１４のうちの一方の出力が、論理１のような既知の状態に移ることになる。論理１への変化は、ＯＲゲート１３２の出力を論理１に変化させる。
【００２１】
コンパレータ１１２および１１４のうちの一方の出力は、図１の実施形態においては、コンパレータ１１２の出力が、逐次比較レジスタおよび比較信号生成器１２６に、決定されたビットとして提供され、ＯＲゲート１３２の出力１３４が、逐次比較レジスタおよび比較信号生成器１２６に提供されて、逐次比較レジスタの次の利用可能なビット位置にその決定されたビットをラッチする。
【００２２】
ＯＲゲート１３２からの出力１３４は、遅延回路１３６およびフリップフロップ１４２のクロック入力にも提供される。フリップフロップ１４２のクロック入力の状態が変化すると、Ｖ_DDに結合されたＤ入力からＱ出力に論理ハイがシフトされる。１つの状態から別の状態に変化するフリップフロップ１４２の出力が、コンパレータ１１２および１１４が上述したような既知の状態の出力を有するようにリセットし、次の反復またはビット決定のために条件をセットアップする。
【００２３】
遅延回路１３６において、出力１３４は、出力１４０がフリップフロップ１４２をリセットするように変化するまで、所定の遅れを開始する。遅れの期間は、この技術分野において知られているように、セレクタ１３８により予めセットされ、セレクタ１３８を変化させることにより制御されうる。フリップフロップ１４２をリセットすることで、クロック入力がその後論理状態から別の状態に変化するまで、出力Ｑから「論理ハイ」を取り除く。フリップフロップ１４２をリセットすることで、コンパレータ１１２および１１４からリセット信号を取り除く。遅延回路１３６の期間は、コンパレータが上述した既知の状態にリセットされることを保証するように選択され、遅れがない場合と同様に低い範囲にあり得る。
【００２４】
決定されたビットの受信により、逐次比較レジスタおよび比較信号生成器１２６により新しい比較信号が生成され、フリップフロップ１４２は、コンパレータ１１２および１１４をリセットする。上述したプロセスは、逐次比較レジスタの深さまで多数のビットを決定するように反復的に継続する。全てのビットが逐次比較レジスタの深さまで決定された場合、サンプルされたアナログ信号のデジタル表現は、デジタル出力１４６として利用可能であり、アナログ信号の新しいサンプルが、サンプルホールド回路１５４によりキャパシタＣ１におかれ、対応するデジタル表現への変換のために維持される。
【００２５】
図２は、本発明の代替的な実施形態を示す。コンバータ２１０は、差動アナログ信号のサンプルを、所定数のビットのマルチビットのデジタル的に符号化された表現に変換するためのマルチビットアナログ／デジタルコンバータである。デジタル表現は、例えば、二値、２のコンプリメント、またはサインマグニチュードのようないずれか既知の変換であり得る。コンバータ２１０は、キャパシタＤＣ１，ＤＣ２，ＤＣ３およびＤＣ４並びにスイッチＳＷ１，ＳＷ２およびＳＷ３を含むサンプルホールド回路２５４を含む。スイッチは、ソリッドステートスイッチのようないずれかの既知の方法で具現化され得る。
【００２６】
差動アナログ信号は、ノードＰ_inおよびＮ_inに提供される。スイッチＳＷ３が開き、スイッチＳＷ１およびＳＷ２が閉じると、差動アナログ信号のサンプルが、キャパシタＤＣ１およびＤＣ２に記憶される。スイッチＳＷ１およびＳＷ２は、それぞれノードＰ_inおよびＮ_inを分離するように開く。その後、スイッチＳＷ３が閉じて、キャパシタＤＣ１およびＤＣ２上にコモンモードサンプルアナログ信号を確立する。逐次比較レジスタおよび比較信号生成器２２６は、変換開始信号２４８の存在により、キャパシタＤＣ３およびＤＣ４に加えられる差動比較信号２２４および２２５を生成する。
【００２７】
キャパシタＤＣ１およびＤＣ３の間の共通点は、コンパレータ２１２の正側入力およびコンパレータ２１４の負側入力のような反対に結合されたコンパレータ２１２および２１４の各々への入力として提供される。キャパシタＤＣ２およびＤＣ４の間の共通点は、コンパレータ２１２の負側入力２１６およびコンパレータ２１４の正側入力２１８のようなコンパレータ２１２および２１４の各々への他方の入力として提供される。動作において、コンバータ２１０は、上述したコンバータ１１０の方法で動作し、デジタル出力２４６を生成する。
【００２８】
本発明の技法は、アナログ／デジタルコンバータ１１０が多分小さなマージンで、遅延回路１３６により導入されるビットを決定するための十分な時間を提供するので、逐次比較アナログ／デジタルコンバータにとって高速であり、所定のクロック期間が必要とするビット決定の間に無駄になる時間を低減できる。コンパレータが、既知のリセット状態から別の既知の状態に移るや否や、マルチビット変換における反復のための出力ビットの決定、コンパレータ出力が、記憶のために逐次比較レジスタおよび比較信号生成器１２６に提供され、本発明の技法を使用する逐次比較アナログ／デジタルコンバータは、決定されるビット深さにビットがある場合、次の後続のビットの決定を進める。
【００２９】
シングルエンディッドのアナログ／デジタルコンバータを使用して図１に本発明が示されたが、当業者は、図２に示されているように、本発明の技法を差動回路において使用することができ、相補的回路においても使用することができる。本発明は、変換速度が問題となるアナログ／デジタルアプリケーションに集積回路を使用する通信システムおよび装置に特に有用である。コンバータは、スタンドアローンのコンバータであってもよく、また、マイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサコーデック、無線または他の混合信号集積回路のような集積回路の一部であってもよい。
【００３０】
【発明の効果】
本発明によれば、各ビット決定に必要とされる時間に基づき、かつ各ビット決定に割り当てられた所定時間の期間に基づかず、逐次比較ビット決定を行なうための信号を提供することにより逐次比較ＡＤＣの変換速度を改善する方法を提供することができる。
【図面の簡単な説明】
【図１】本発明による逐次比較アナログ／デジタルコンバータの概略を示す図。
【図２】本発明の代替的な実施形態による全差動コンバータを示す逐次比較アナログ／デジタルコンバータの概略を示す図。
【符号の説明】
１１０ コンバータ
１１２，１１４ コンパレータ
１２６ 逐次比較レジスタおよび比較信号生成器
１３８ 遅延回路
１４２ フリップフロップ
１４４ リセット リセット
１４６ デジタル出力 変換を開始
１５４ サンプルホールド回路
２５４ サンプルホールド回路
２１２，２１４ コンパレータ
２２６ 逐次比較レジスタおよび比較信号生成器
２３６ 遅延回路
２４２ フリップフロップ

Claims (13)

1. アナログ信号をマルチビットデジタル表現（１４６）に変換する方法であって、該方法は、
   （ａ） サンプルされたアナログ信号を提供するために、アナログ信号をサンプルするステップ（１５４）と、
   （ｂ） 前記サンプルされたアナログ信号の変換を開始するステップと、
   （ｃ） 比較信号（１２４）を生成するステップと、
   （ｄ） 決定されたビットを生成するために、前記サンプルされたアナログ信号を前記比較信号（１２４）と比較するステップと、
   （ｅ） 前記決定されたビットを記憶するために、前記決定されたビットに基づいて信号（１３４）を生成するステップとを有し、前記（ｃ）ステップは前記信号（１３４）に応答して実行されることを特徴とする方法。
2. 後続のビット決定を開始するために、決定されたビットに基づいて信号を使用するステップと、
   前記ステップ（ｃ）ないし（ｅ）を反復するステップとをさらに含む
   ことを特徴とする請求項１記載の方法。
3. 後続のビット決定を開始する前に、所定の期間の遅れ（１３６）を導入するステップをさらに含む
   ことを特徴とする請求項２記載の方法。
4. 第１の極性のポート（１１６）で第１の入力としてアナログ信号のサンプルを受信し、第２の極性のポート（１２０）で第２の入力として比較信号を受信し、前記第１および第２の入力を比較し、第１のコンパレータ出力信号（１２８）を提供するように適合された第１のコンパレータ（１１２）と、
   第２の極性のポート（１１８）で第１の入力としてアナログ信号のサンプルを受信し、第１の極性のポート（１２２）で第２の入力として比較信号を受信し、前記第１および第２の入力を比較し、第２のコンパレータ出力信号（１３０）を提供するように適合された第２のコンパレータ（１１４）と、
   第１および第２のコンパレータ出力（１２８，１３０）を入力として受信し、所定の数の状態のうちの１つを採る第１の論理回路出力（１３４）を提供するために第１および第２のコンパレータ出力を結合するための第１の論理回路（１３２）と、
   第１の論理回路出力（１３４）と、第１および第２のコンパレータ出力信号（１２８または１３０）のうちの少なくとも１つとを受信し、決定されたビットとして、少なくとも１つのコンパレータ出力信号（１２８または１３０）を記憶し、比較信号を提供するように適合されたレジスタおよび比較信号生成器（１２６）と、
   入力として第１の論理回路出力（１３４）を受信し、所定の送られたインターバルで出力（１４０）を提供するための遅延回路（１３６）と、
   入力として第１の論理回路出力（１３４）および遅延回路出力（１４０）を受信し、第１の論理回路出力（１３４）が存在し、かつ遅延回路出力（１４０）が与えられる場合、所定の論理状態に移り、第１および第２のコンパレータ（１１２，１１４）のうちの少なくとも１つに出力としてリセット信号（１４４）を提供するための第２の論理回路（１４２）とを有する
   ことを特徴とするアナログ／デジタルコンバータ（１１０）。
5. 第１の論理回路（１３２）が論理ゲートである
   ことを特徴とする請求項４記載のコンバータ。
6. 論理ゲートが、ＯＲゲートである
   ことを特徴とする請求項５記載のコンバータ。
7. 第２の論理回路（１４２）が、フリップフロップである
   ことを特徴とする請求項４記載のコンバータ。
8. 遅延回路（１３６）が、遅延回路（１３６）により導入される遅れの期間を予め設定する／予め決定するためのセレクタ（１３８）をさらに含む
   ことを特徴とする請求項４記載のコンバータ。
9. コンバータ（１１０）が集積回路に製造される
   ことを特徴とする請求項４記載のコンバータ。
10. 集積回路が、マイクロコントローラ、マイクロプロセッサ、またはデジタルシグナルプロセッサである
    ことを特徴とする請求項９記載のコンバータ。
11. リセット信号（１４４）が、第１のコンパレータ（１１２）および第２のコンパレータ（１１４）の両方に与えられる
    ことを特徴とする請求項４記載のコンバータ。
12. アナログ信号を受信し、かつそのサンプルを生成するためのサンプルホールド回路（１５４）をさらに含む
    ことを特徴とする請求項４記載のコンバータ。
13. サンプルホールド回路（１５４）が、差動アナログ信号を受信するように適合されている
    ことを特徴とする請求項１２記載のコンバータ。

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