JP2000295106A - アナログ信号をマルチビットデジタル表現に変換する方法およびアナログ／デジタルコンバータ - Google Patents
アナログ信号をマルチビットデジタル表現に変換する方法およびアナログ／デジタルコンバータInfo
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Abstract
(57)【要約】
【課題】 各ビット決定に必要とされる時間に基づき、
かつ各ビット決定に割り当てられた所定時間の期間に基
づかず、逐次比較ビット決定を駆動するための信号を提
供することにより逐次比較ＡＤＣの変換速度を改善する
方法を提供する。 【解決手段】 逐次比較アナログ／デジタルコンバータ
（１１０）を含む集積回路が開示される。逐次比較アナ
ログ／デジタルコンバータ（１１０）は、反対に結合さ
れたコンパレータ（１１２，１１４）および論理回路
（１３２，１２６，１４２）を使用して、ビット決定に
より信号を生成する。この信号は、決定されたビットを
ラッチし、後続のビット決定のためにコンパレータ（１
１２，１１４）をリセットし、さらなるビットが決定さ
れるべき場合、後続のビット決定を開始する。コンバー
タ（１１０）は、シングルエンディッド、差動または相
補回路として構成されうる。
かつ各ビット決定に割り当てられた所定時間の期間に基
づかず、逐次比較ビット決定を駆動するための信号を提
供することにより逐次比較ＡＤＣの変換速度を改善する
方法を提供する。 【解決手段】 逐次比較アナログ／デジタルコンバータ
（１１０）を含む集積回路が開示される。逐次比較アナ
ログ／デジタルコンバータ（１１０）は、反対に結合さ
れたコンパレータ（１１２，１１４）および論理回路
（１３２，１２６，１４２）を使用して、ビット決定に
より信号を生成する。この信号は、決定されたビットを
ラッチし、後続のビット決定のためにコンパレータ（１
１２，１１４）をリセットし、さらなるビットが決定さ
れるべき場合、後続のビット決定を開始する。コンバー
タ（１１０）は、シングルエンディッド、差動または相
補回路として構成されうる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／デジタ
ルコンバータに係り、特に、逐次比較コンバータにおけ
るより高速な変換を達成することに関する。
ルコンバータに係り、特に、逐次比較コンバータにおけ
るより高速な変換を達成することに関する。
【０００２】
【従来の技術】アナログ／デジタルコンバータ（ＡＤ
Ｃ）は、アナログ信号より、正確には、アナログ信号の
一連のサンプルを、一連のデジタル的に符号化された信
号に変換するために使用される。ＡＤＣは、スペクトル
の一方の端部において解像度の全てのビットを決定する
ために単一のクロックサイクルを一般に必要とする複数
のコンパレータを使用するパラレルフラッシュ型コンバ
ータから、スペクトルの他方の端部において解像度のビ
ット毎に１つのクロックサイクルを一般に必要とする逐
次比較型コンバータまでの範囲にある設計のスペクトル
に及ぶ。
Ｃ）は、アナログ信号より、正確には、アナログ信号の
一連のサンプルを、一連のデジタル的に符号化された信
号に変換するために使用される。ＡＤＣは、スペクトル
の一方の端部において解像度の全てのビットを決定する
ために単一のクロックサイクルを一般に必要とする複数
のコンパレータを使用するパラレルフラッシュ型コンバ
ータから、スペクトルの他方の端部において解像度のビ
ット毎に１つのクロックサイクルを一般に必要とする逐
次比較型コンバータまでの範囲にある設計のスペクトル
に及ぶ。
【０００３】待ち時間のほとんどない高速変換を達成す
るために、多数のコンパレータが、フラッシュコンバー
タにおいて使用される。フラッシュコンバータは高速変
換を達成する一方、集積回路において比較的大きな面積
を必要とし、比較的大きな電力量を必要とする。
るために、多数のコンパレータが、フラッシュコンバー
タにおいて使用される。フラッシュコンバータは高速変
換を達成する一方、集積回路において比較的大きな面積
を必要とし、比較的大きな電力量を必要とする。
【０００４】逐次比較コンバータは、フラッシュコンバ
ータよりも比較的小さい集積回路上の面積を必要とし、
かつ比較的小さい電力を必要とするが、ビットの逐次的
な生成のために、アナログサンプルからデジタル的に符
号化されたサンプルに変換する際に待ち時間をもたら
す。逐次比較ＡＤＣは、固定周波数クロックで動作する
ように設計され、ビット決定は、期間のクロックサイク
ル以下である最長時間を必要とする。
ータよりも比較的小さい集積回路上の面積を必要とし、
かつ比較的小さい電力を必要とするが、ビットの逐次的
な生成のために、アナログサンプルからデジタル的に符
号化されたサンプルに変換する際に待ち時間をもたら
す。逐次比較ＡＤＣは、固定周波数クロックで動作する
ように設計され、ビット決定は、期間のクロックサイク
ル以下である最長時間を必要とする。
【０００５】しかし、全てのビット決定が同じ時間を必
要としないので、ある時間がマルチビット逐次比較変換
において無駄になる。最悪のビット決定時間に基づく逐
次比較ＡＤＣクロックサイクル期間で、可能性のある最
悪のビット決定以外の全てのビット決定は、ビット決定
に割り当てられるクロック期間よりも小さいビットの決
定を完了することにより、クロックサイクルの一部を無
駄にする。
要としないので、ある時間がマルチビット逐次比較変換
において無駄になる。最悪のビット決定時間に基づく逐
次比較ＡＤＣクロックサイクル期間で、可能性のある最
悪のビット決定以外の全てのビット決定は、ビット決定
に割り当てられるクロック期間よりも小さいビットの決
定を完了することにより、クロックサイクルの一部を無
駄にする。
【０００６】
【発明が解決しようとする課題】各ビット決定に必要と
される時間に基づき、かつ各ビット決定に割り当てられ
た所定時間の期間に基づかず、逐次比較ビット決定を行
なうための信号を提供することにより逐次比較ＡＤＣの
変換速度を改善する方法が求められている。
される時間に基づき、かつ各ビット決定に割り当てられ
た所定時間の期間に基づかず、逐次比較ビット決定を行
なうための信号を提供することにより逐次比較ＡＤＣの
変換速度を改善する方法が求められている。
【０００７】
【課題を解決するための手段】本発明の一実施形態によ
れば、集積回路は、逐次比較アナログ／デジタルコンバ
ータを含む。逐次比較アナログ／デジタルコンバータ
は、反対に結合された入力を有するコンパレータおよび
ビット決定により信号を生成する論理回路を有するコン
パレータを使用する。この信号は、決定されたビットを
ラッチし、後続のビット決定のためにコンパレータをリ
セットし、かつ後続のビットが依然として決定されるべ
き場合、後続のビット決定を開始する。
れば、集積回路は、逐次比較アナログ／デジタルコンバ
ータを含む。逐次比較アナログ／デジタルコンバータ
は、反対に結合された入力を有するコンパレータおよび
ビット決定により信号を生成する論理回路を有するコン
パレータを使用する。この信号は、決定されたビットを
ラッチし、後続のビット決定のためにコンパレータをリ
セットし、かつ後続のビットが依然として決定されるべ
き場合、後続のビット決定を開始する。
【０００８】
【発明の実施の形態】本発明による逐次比較アナログ／
デジタルコンバータ１１０の概略図が図１に示されてい
る。コンバータ１１０には、デジタル表現に変換される
ためのアナログ信号のサンプルが提供され、変換プロセ
スが始められる。コンバータ１１０は、外部クロックに
よりクロックされないが、各ビット決定の結果において
１ビットをラッチする信号を作り、次の後続のビット決
定において決定される後続のビットをラッチするための
別の信号を生成する条件をセットする。全てのビットが
コンバータ１１０が動作しているビット深さまで決定さ
れる場合、新しいサンプルされたアナログ信号が格納さ
れ、次のアナログサンプルをデジタル表現に変換するた
めに変換プロセスが反復される。
デジタルコンバータ１１０の概略図が図１に示されてい
る。コンバータ１１０には、デジタル表現に変換される
ためのアナログ信号のサンプルが提供され、変換プロセ
スが始められる。コンバータ１１０は、外部クロックに
よりクロックされないが、各ビット決定の結果において
１ビットをラッチする信号を作り、次の後続のビット決
定において決定される後続のビットをラッチするための
別の信号を生成する条件をセットする。全てのビットが
コンバータ１１０が動作しているビット深さまで決定さ
れる場合、新しいサンプルされたアナログ信号が格納さ
れ、次のアナログサンプルをデジタル表現に変換するた
めに変換プロセスが反復される。
【０００９】コンバータ１１０は、アナログ信号のサン
プルをマルチビットの所定の数のビットのデジタル的に
符号化された表現に変換するためのマルチビットアナロ
グ／デジタルコンバータである。デジタル表現は、いず
れかの公知の変換、例えば二値、２のコンプリメント、
またはサインマグニチュードであり得る。コンバータ１
１０は、変換されるべきアナログ信号のサンプルが維持
されるキャパシタＣ１を含むサンプルホールド回路１５
４を含む。サンプルホールド回路の残りの部分は、いか
なる公知の形式でもよく、したがって図示しない。
プルをマルチビットの所定の数のビットのデジタル的に
符号化された表現に変換するためのマルチビットアナロ
グ／デジタルコンバータである。デジタル表現は、いず
れかの公知の変換、例えば二値、２のコンプリメント、
またはサインマグニチュードであり得る。コンバータ１
１０は、変換されるべきアナログ信号のサンプルが維持
されるキャパシタＣ１を含むサンプルホールド回路１５
４を含む。サンプルホールド回路の残りの部分は、いか
なる公知の形式でもよく、したがって図示しない。
【００１０】キャパシタＣ１は、サンプルされたアナロ
グ信号が変換され、かつサンプルされたアナログ信号を
反対向きに結合されたコンパレータ１１２および１１４
の各々への入力として提供するとき、それにかかる電圧
を維持する。例えば、キャパシタＣ１の一方は、コンパ
レータ１１２の負の入力１１６およびコンパレータ１１
４の正の入力１１８に結合されうる。コンパレータ１１
２の正の入力１２０およびコンパレータ１１４の負の入
力１２２は、逐次比較レジスタおよび比較信号生成器１
２６からの出力１２４を比較信号として受信するように
共通とされている。
グ信号が変換され、かつサンプルされたアナログ信号を
反対向きに結合されたコンパレータ１１２および１１４
の各々への入力として提供するとき、それにかかる電圧
を維持する。例えば、キャパシタＣ１の一方は、コンパ
レータ１１２の負の入力１１６およびコンパレータ１１
４の正の入力１１８に結合されうる。コンパレータ１１
２の正の入力１２０およびコンパレータ１１４の負の入
力１２２は、逐次比較レジスタおよび比較信号生成器１
２６からの出力１２４を比較信号として受信するように
共通とされている。
【００１１】コンパレータ１１２からの出力１２８およ
びコンパレータ１１４からの出力１３０は、ＯＲゲート
１３２への入力として提供される。コンパレータ１１２
からの出力１２８は、逐次比較レジスタおよび比較信号
生成器１２６への入力としても提供される。ＯＲゲート
１３２は、逐次比較レジスタおよび比較信号生成器１２
６に提供され、かつ遅延回路１３６への入力として提供
される出力１３４を提供する。
びコンパレータ１１４からの出力１３０は、ＯＲゲート
１３２への入力として提供される。コンパレータ１１２
からの出力１２８は、逐次比較レジスタおよび比較信号
生成器１２６への入力としても提供される。ＯＲゲート
１３２は、逐次比較レジスタおよび比較信号生成器１２
６に提供され、かつ遅延回路１３６への入力として提供
される出力１３４を提供する。
【００１２】遅延回路１３６は、フリップフロップ１４
２をリセットするための出力１４０を提供し、遅延の期
間を制御するためにセレクタ入力１３８を受信すること
ができる。リセットされることにより、フリップフロッ
プ１４２は、各々を既知の出力ステートにコンパレータ
１１２および１１４をリセットするための出力１４４を
提供する。コンパレータ１１２および１１４がリセット
される既知のステートが、同一である必要はない。
２をリセットするための出力１４０を提供し、遅延の期
間を制御するためにセレクタ入力１３８を受信すること
ができる。リセットされることにより、フリップフロッ
プ１４２は、各々を既知の出力ステートにコンパレータ
１１２および１１４をリセットするための出力１４４を
提供する。コンパレータ１１２および１１４がリセット
される既知のステートが、同一である必要はない。
【００１３】動作において、キャパシタＣ１は、サンプ
ルホールド回路の一部であり、デジタル形式に変換され
るべきアナログ信号のサンプルを保持する。キャパシタ
Ｃ１が充電されると、アナログ信号のサンプルが、逆極
性に結合された入力を有するコンパレータ１１２および
１１４に加えられる。この例示的な実施形態はコンパレ
ータ１１２の入力１１６およびコンパレータ１１４の入
力１１８に提供されるサンプルされたアナログ入力を示
すが、本発明はこれに限定されない。
ルホールド回路の一部であり、デジタル形式に変換され
るべきアナログ信号のサンプルを保持する。キャパシタ
Ｃ１が充電されると、アナログ信号のサンプルが、逆極
性に結合された入力を有するコンパレータ１１２および
１１４に加えられる。この例示的な実施形態はコンパレ
ータ１１２の入力１１６およびコンパレータ１１４の入
力１１８に提供されるサンプルされたアナログ入力を示
すが、本発明はこれに限定されない。
【００１４】コンパレータ１１２および１１４は、キャ
パシタＣ１に保持されるサンプルされたアナログ信号を
変化させないように、高入力インピーダンスキャパシタ
である。コンパレータ１１２および１１４は、アナログ
／デジタルコンバータ１１０により決定されるべき最下
位ビットの半分により表される電圧内でオフセット整合
されている。
パシタＣ１に保持されるサンプルされたアナログ信号を
変化させないように、高入力インピーダンスキャパシタ
である。コンパレータ１１２および１１４は、アナログ
／デジタルコンバータ１１０により決定されるべき最下
位ビットの半分により表される電圧内でオフセット整合
されている。
【００１５】リセット信号１４４は、コンパレータ１１
２および１１４の各々の出力ステートを、論理ゼロまた
は論理１のような可能な出力ステートのうちの基地の１
つにすることにより、両方のコンパレータをリセットす
る。例えば、リセットフリップフロップ１４２からの論
理ハイ出力１４４は、コンパレータ１１２および１１４
を、論理ゼロの出力、それぞれ１２８および１３０を両
方が有するようにリセットすることができる。
２および１１４の各々の出力ステートを、論理ゼロまた
は論理１のような可能な出力ステートのうちの基地の１
つにすることにより、両方のコンパレータをリセットす
る。例えば、リセットフリップフロップ１４２からの論
理ハイ出力１４４は、コンパレータ１１２および１１４
を、論理ゼロの出力、それぞれ１２８および１３０を両
方が有するようにリセットすることができる。
【００１６】各ビット決定のために、逐次比較レジスタ
および比較信号生成器１２６は、サンプルされたアナロ
グ電圧が比較される電圧を生成し、出力１２４に提供す
る。例えば、シングルエンディッドデジタル／アナログ
コンバータにおいて、出力１２４に提供される電圧は、
サンプルされたアナログ信号が可能的にとることができ
る電圧の可能性のある範囲の中間点において開始するこ
とができる。出力１２４に提供される電圧は、いずれか
の公知の方法で生成される。逐次比較レジスタおよび比
較信号生成器１２６からの出力１２４は、入力１２０と
してコンパレータ１１２に提供され、入力１２２として
コンパレータ１１４に提供される。
および比較信号生成器１２６は、サンプルされたアナロ
グ電圧が比較される電圧を生成し、出力１２４に提供す
る。例えば、シングルエンディッドデジタル／アナログ
コンバータにおいて、出力１２４に提供される電圧は、
サンプルされたアナログ信号が可能的にとることができ
る電圧の可能性のある範囲の中間点において開始するこ
とができる。出力１２４に提供される電圧は、いずれか
の公知の方法で生成される。逐次比較レジスタおよび比
較信号生成器１２６からの出力１２４は、入力１２０と
してコンパレータ１１２に提供され、入力１２２として
コンパレータ１１４に提供される。
【００１７】第１の入力にサンプルされたアナログ信号
を与え、コンパレータ１１２および１１４の各々の第２
の入力に比較電圧を与えることで、コンパレータ１１２
および１１４のうちの一方の出力は、論理１に移るかま
たは論理１に留まる。例示的な実施形態において、コン
パレータ１１２の出力１２８は、コンパレータ１１２に
入力１２０として提供される逐次比較レジスタおよび比
較信号生成器１２６から出力１２４として提供される比
較電圧が、コンパレータ１１２に入力１１６として提供
されるサンプルされたアナログ信号よりも大きい場合、
論理１に移り、または論理１に留まる。
を与え、コンパレータ１１２および１１４の各々の第２
の入力に比較電圧を与えることで、コンパレータ１１２
および１１４のうちの一方の出力は、論理１に移るかま
たは論理１に留まる。例示的な実施形態において、コン
パレータ１１２の出力１２８は、コンパレータ１１２に
入力１２０として提供される逐次比較レジスタおよび比
較信号生成器１２６から出力１２４として提供される比
較電圧が、コンパレータ１１２に入力１１６として提供
されるサンプルされたアナログ信号よりも大きい場合、
論理１に移り、または論理１に留まる。
【００１８】入力１２０としてコンパレータ１１２に提
供される逐次比較レジスタおよび比較信号生成器１２６
から出力１２４として提供される比較電圧が、コンパレ
ータ１１２に入力１１６として提供されるサンプルされ
たアナログ信号よりも小さい場合、コンパレータ１１２
の出力１２８は、論理ゼロへ移るかまたは論理ゼロに留
まる。
供される逐次比較レジスタおよび比較信号生成器１２６
から出力１２４として提供される比較電圧が、コンパレ
ータ１１２に入力１１６として提供されるサンプルされ
たアナログ信号よりも小さい場合、コンパレータ１１２
の出力１２８は、論理ゼロへ移るかまたは論理ゼロに留
まる。
【００１９】入力１２２としてコンパレータ１１４に提
供される逐次比較レジスタおよび比較信号生成器１２６
から出力１２４として提供される比較電圧が、コンパレ
ータ１１４へ入力１１８として提供されるサンプルされ
たアナログ信号よりも大きい場合、コンパレータ１１４
の出力１３０は、論理ゼロに移るかまたは論理ゼロに留
まる。入力１２２としてコンパレータ１１４に提供され
る逐次比較レジスタおよび比較信号生成器１２６から出
力１２４として提供される比較電圧が、コンパレータ１
１４に入力１１８として提供されるサンプルされたアナ
ログ信号よりも小さい場合、コンパレータ１１４の出力
１３０は、論理ゼロに移るか、または論理ゼロに留ま
る。
供される逐次比較レジスタおよび比較信号生成器１２６
から出力１２４として提供される比較電圧が、コンパレ
ータ１１４へ入力１１８として提供されるサンプルされ
たアナログ信号よりも大きい場合、コンパレータ１１４
の出力１３０は、論理ゼロに移るかまたは論理ゼロに留
まる。入力１２２としてコンパレータ１１４に提供され
る逐次比較レジスタおよび比較信号生成器１２６から出
力１２４として提供される比較電圧が、コンパレータ１
１４に入力１１８として提供されるサンプルされたアナ
ログ信号よりも小さい場合、コンパレータ１１４の出力
１３０は、論理ゼロに移るか、または論理ゼロに留ま
る。
【００２０】サンプルされたアナログ信号の比較電圧に
対する比較により、コンパレータ１１２および１１４の
うちの一方の出力が、論理１のような既知の状態に移る
ことになる。論理１への変化は、ＯＲゲート１３２の出
力を論理１に変化させる。
対する比較により、コンパレータ１１２および１１４の
うちの一方の出力が、論理１のような既知の状態に移る
ことになる。論理１への変化は、ＯＲゲート１３２の出
力を論理１に変化させる。
【００２１】コンパレータ１１２および１１４のうちの
一方の出力は、図１の実施形態においては、コンパレー
タ１１２の出力が、逐次比較レジスタおよび比較信号生
成器１２６に、決定されたビットとして提供され、ＯＲ
ゲート１３２の出力１３４が、逐次比較レジスタおよび
比較信号生成器１２６に提供されて、逐次比較レジスタ
の次の利用可能なビット位置にその決定されたビットを
ラッチする。
一方の出力は、図１の実施形態においては、コンパレー
タ１１２の出力が、逐次比較レジスタおよび比較信号生
成器１２６に、決定されたビットとして提供され、ＯＲ
ゲート１３２の出力１３４が、逐次比較レジスタおよび
比較信号生成器１２６に提供されて、逐次比較レジスタ
の次の利用可能なビット位置にその決定されたビットを
ラッチする。
【００２２】ＯＲゲート１３２からの出力１３４は、遅
延回路１３６およびフリップフロップ１４２のクロック
入力にも提供される。フリップフロップ１４２のクロッ
ク入力の状態が変化すると、ＶDDに結合されたＤ入力か
らＱ出力に論理ハイがシフトされる。１つの状態から別
の状態に変化するフリップフロップ１４２の出力が、コ
ンパレータ１１２および１１４が上述したような既知の
状態の出力を有するようにリセットし、次の反復または
ビット決定のために条件をセットアップする。
延回路１３６およびフリップフロップ１４２のクロック
入力にも提供される。フリップフロップ１４２のクロッ
ク入力の状態が変化すると、ＶDDに結合されたＤ入力か
らＱ出力に論理ハイがシフトされる。１つの状態から別
の状態に変化するフリップフロップ１４２の出力が、コ
ンパレータ１１２および１１４が上述したような既知の
状態の出力を有するようにリセットし、次の反復または
ビット決定のために条件をセットアップする。
【００２３】遅延回路１３６において、出力１３４は、
出力１４０がフリップフロップ１４２をリセットするよ
うに変化するまで、所定の遅れを開始する。遅れの期間
は、この技術分野において知られているように、セレク
タ１３８により予めセットされ、セレクタ１３８を変化
させることにより制御されうる。フリップフロップ１４
２をリセットすることで、クロック入力がその後論理状
態から別の状態に変化するまで、出力Ｑから「論理ハ
イ」を取り除く。フリップフロップ１４２をリセットす
ることで、コンパレータ１１２および１１４からリセッ
ト信号を取り除く。遅延回路１３６の期間は、コンパレ
ータが上述した既知の状態にリセットされることを保証
するように選択され、遅れがない場合と同様に低い範囲
にあり得る。
出力１４０がフリップフロップ１４２をリセットするよ
うに変化するまで、所定の遅れを開始する。遅れの期間
は、この技術分野において知られているように、セレク
タ１３８により予めセットされ、セレクタ１３８を変化
させることにより制御されうる。フリップフロップ１４
２をリセットすることで、クロック入力がその後論理状
態から別の状態に変化するまで、出力Ｑから「論理ハ
イ」を取り除く。フリップフロップ１４２をリセットす
ることで、コンパレータ１１２および１１４からリセッ
ト信号を取り除く。遅延回路１３６の期間は、コンパレ
ータが上述した既知の状態にリセットされることを保証
するように選択され、遅れがない場合と同様に低い範囲
にあり得る。
【００２４】決定されたビットの受信により、逐次比較
レジスタおよび比較信号生成器１２６により新しい比較
信号が生成され、フリップフロップ１４２は、コンパレ
ータ１１２および１１４をリセットする。上述したプロ
セスは、逐次比較レジスタの深さまで多数のビットを決
定するように反復的に継続する。全てのビットが逐次比
較レジスタの深さまで決定された場合、サンプルされた
アナログ信号のデジタル表現は、デジタル出力１４６と
して利用可能であり、アナログ信号の新しいサンプル
が、サンプルホールド回路１５４によりキャパシタＣ１
におかれ、対応するデジタル表現への変換のために維持
される。
レジスタおよび比較信号生成器１２６により新しい比較
信号が生成され、フリップフロップ１４２は、コンパレ
ータ１１２および１１４をリセットする。上述したプロ
セスは、逐次比較レジスタの深さまで多数のビットを決
定するように反復的に継続する。全てのビットが逐次比
較レジスタの深さまで決定された場合、サンプルされた
アナログ信号のデジタル表現は、デジタル出力１４６と
して利用可能であり、アナログ信号の新しいサンプル
が、サンプルホールド回路１５４によりキャパシタＣ１
におかれ、対応するデジタル表現への変換のために維持
される。
【００２５】図２は、本発明の代替的な実施形態を示
す。コンバータ２１０は、差動アナログ信号のサンプル
を、所定数のビットのマルチビットのデジタル的に符号
化された表現に変換するためのマルチビットアナログ／
デジタルコンバータである。デジタル表現は、例えば、
二値、２のコンプリメント、またはサインマグニチュー
ドのようないずれか既知の変換であり得る。コンバータ
２１０は、キャパシタＤＣ１，ＤＣ２，ＤＣ３およびＤ
Ｃ４並びにスイッチＳＷ１，ＳＷ２およびＳＷ３を含む
サンプルホールド回路２５４を含む。スイッチは、ソリ
ッドステートスイッチのようないずれかの既知の方法で
具現化され得る。
す。コンバータ２１０は、差動アナログ信号のサンプル
を、所定数のビットのマルチビットのデジタル的に符号
化された表現に変換するためのマルチビットアナログ／
デジタルコンバータである。デジタル表現は、例えば、
二値、２のコンプリメント、またはサインマグニチュー
ドのようないずれか既知の変換であり得る。コンバータ
２１０は、キャパシタＤＣ１，ＤＣ２，ＤＣ３およびＤ
Ｃ４並びにスイッチＳＷ１，ＳＷ２およびＳＷ３を含む
サンプルホールド回路２５４を含む。スイッチは、ソリ
ッドステートスイッチのようないずれかの既知の方法で
具現化され得る。
【００２６】差動アナログ信号は、ノードＰinおよびＮ
inに提供される。スイッチＳＷ３が開き、スイッチＳＷ
１およびＳＷ２が閉じると、差動アナログ信号のサンプ
ルが、キャパシタＤＣ１およびＤＣ２に記憶される。ス
イッチＳＷ１およびＳＷ２は、それぞれノードＰinおよ
びＮinを分離するように開く。その後、スイッチＳＷ３
が閉じて、キャパシタＤＣ１およびＤＣ２上にコモンモ
ードサンプルアナログ信号を確立する。逐次比較レジス
タおよび比較信号生成器２２６は、変換開始信号２４８
の存在により、キャパシタＤＣ３およびＤＣ４に加えら
れる差動比較信号２２４および２２５を生成する。
inに提供される。スイッチＳＷ３が開き、スイッチＳＷ
１およびＳＷ２が閉じると、差動アナログ信号のサンプ
ルが、キャパシタＤＣ１およびＤＣ２に記憶される。ス
イッチＳＷ１およびＳＷ２は、それぞれノードＰinおよ
びＮinを分離するように開く。その後、スイッチＳＷ３
が閉じて、キャパシタＤＣ１およびＤＣ２上にコモンモ
ードサンプルアナログ信号を確立する。逐次比較レジス
タおよび比較信号生成器２２６は、変換開始信号２４８
の存在により、キャパシタＤＣ３およびＤＣ４に加えら
れる差動比較信号２２４および２２５を生成する。
【００２７】キャパシタＤＣ１およびＤＣ３の間の共通
点は、コンパレータ２１２の正側入力およびコンパレー
タ２１４の負側入力のような反対に結合されたコンパレ
ータ２１２および２１４の各々への入力として提供され
る。キャパシタＤＣ２およびＤＣ４の間の共通点は、コ
ンパレータ２１２の負側入力２１６およびコンパレータ
２１４の正側入力２１８のようなコンパレータ２１２お
よび２１４の各々への他方の入力として提供される。動
作において、コンバータ２１０は、上述したコンバータ
１１０の方法で動作し、デジタル出力２４６を生成す
る。
点は、コンパレータ２１２の正側入力およびコンパレー
タ２１４の負側入力のような反対に結合されたコンパレ
ータ２１２および２１４の各々への入力として提供され
る。キャパシタＤＣ２およびＤＣ４の間の共通点は、コ
ンパレータ２１２の負側入力２１６およびコンパレータ
２１４の正側入力２１８のようなコンパレータ２１２お
よび２１４の各々への他方の入力として提供される。動
作において、コンバータ２１０は、上述したコンバータ
１１０の方法で動作し、デジタル出力２４６を生成す
る。
【００２８】本発明の技法は、アナログ／デジタルコン
バータ１１０が多分小さなマージンで、遅延回路１３６
により導入されるビットを決定するための十分な時間を
提供するので、逐次比較アナログ／デジタルコンバータ
にとって高速であり、所定のクロック期間が必要とする
ビット決定の間に無駄になる時間を低減できる。コンパ
レータが、既知のリセット状態から別の既知の状態に移
るや否や、マルチビット変換における反復のための出力
ビットの決定、コンパレータ出力が、記憶のために逐次
比較レジスタおよび比較信号生成器１２６に提供され、
本発明の技法を使用する逐次比較アナログ／デジタルコ
ンバータは、決定されるビット深さにビットがある場
合、次の後続のビットの決定を進める。
バータ１１０が多分小さなマージンで、遅延回路１３６
により導入されるビットを決定するための十分な時間を
提供するので、逐次比較アナログ／デジタルコンバータ
にとって高速であり、所定のクロック期間が必要とする
ビット決定の間に無駄になる時間を低減できる。コンパ
レータが、既知のリセット状態から別の既知の状態に移
るや否や、マルチビット変換における反復のための出力
ビットの決定、コンパレータ出力が、記憶のために逐次
比較レジスタおよび比較信号生成器１２６に提供され、
本発明の技法を使用する逐次比較アナログ／デジタルコ
ンバータは、決定されるビット深さにビットがある場
合、次の後続のビットの決定を進める。
【００２９】シングルエンディッドのアナログ／デジタ
ルコンバータを使用して図１に本発明が示されたが、当
業者は、図２に示されているように、本発明の技法を差
動回路において使用することができ、相補的回路におい
ても使用することができる。本発明は、変換速度が問題
となるアナログ／デジタルアプリケーションに集積回路
を使用する通信システムおよび装置に特に有用である。
コンバータは、スタンドアローンのコンバータであって
もよく、また、マイクロプロセッサ、マイクロコントロ
ーラ、デジタルシグナルプロセッサコーデック、無線ま
たは他の混合信号集積回路のような集積回路の一部であ
ってもよい。
ルコンバータを使用して図１に本発明が示されたが、当
業者は、図２に示されているように、本発明の技法を差
動回路において使用することができ、相補的回路におい
ても使用することができる。本発明は、変換速度が問題
となるアナログ／デジタルアプリケーションに集積回路
を使用する通信システムおよび装置に特に有用である。
コンバータは、スタンドアローンのコンバータであって
もよく、また、マイクロプロセッサ、マイクロコントロ
ーラ、デジタルシグナルプロセッサコーデック、無線ま
たは他の混合信号集積回路のような集積回路の一部であ
ってもよい。
【００３０】
【発明の効果】本発明によれば、各ビット決定に必要と
される時間に基づき、かつ各ビット決定に割り当てられ
た所定時間の期間に基づかず、逐次比較ビット決定を行
なうための信号を提供することにより逐次比較ＡＤＣの
変換速度を改善する方法を提供することができる。
される時間に基づき、かつ各ビット決定に割り当てられ
た所定時間の期間に基づかず、逐次比較ビット決定を行
なうための信号を提供することにより逐次比較ＡＤＣの
変換速度を改善する方法を提供することができる。
【図１】本発明による逐次比較アナログ／デジタルコン
バータの概略を示す図。
バータの概略を示す図。
【図２】本発明の代替的な実施形態による全差動コンバ
ータを示す逐次比較アナログ／デジタルコンバータの概
略を示す図。
ータを示す逐次比較アナログ／デジタルコンバータの概
略を示す図。
１１０ コンバータ １１２，１１４ コンパレータ １２６ 逐次比較レジスタおよび比較信号生成器 １３８ 遅延回路 １４２ フリップフロップ １４４ リセット リセット １４６ デジタル出力 変換を開始 １５４ サンプルホールド回路 ２５４ サンプルホールド回路 ２１２，２１４ コンパレータ ２２６ 逐次比較レジスタおよび比較信号生成器 ２３６ 遅延回路 ２４２ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジョージ フランシス グロス ジュニア アメリカ合衆国、19522 ペンシルヴェニ ア、フレートウッド、ウッドヒル ドライ ブ 143
Claims (13)
- 【請求項１】 （ａ） サンプルされたアナログ信号を
提供するために、アナログ信号をサンプルするステップ
（１５４）と、 （ｂ） 前記サンプルされたアナログ信号の変換を開始
するステップと、 （ｃ） 比較信号を生成するステップと、 （ｄ） 決定されたビットを生成するために、前記サン
プルされたアナログ信号を比較信号（１２４）と比較す
るステップと、 （ｅ） 前記決定されたビットを記憶するために、前記
決定されたビットに基づいて信号を生成するステップと
を有するアナログ信号をマルチビットデジタル表現（１
４６）に変換する方法。 - 【請求項２】 後続のビット決定を開始するために、決
定されたビットに基づいて信号を使用するステップと、 前記ステップ（ｃ）ないし（ｅ）を反復するステップと
をさらに含むことを特徴とする請求項１記載の方法。 - 【請求項３】 後続のビット決定を開始する前に、所定
の期間の遅れ（１３６）を導入するステップをさらに含
むことを特徴とする請求項２記載の方法。 - 【請求項４】 第１の極性のポート（１１６）で第１の
入力としてアナログ信号のサンプルを受信し、第２の極
性のポート（１２０）で第２の入力として比較信号を受
信し、前記第１および第２の入力を比較し、第１のコン
パレータ出力信号（１２８）を提供するように適合され
た第１のコンパレータ（１１２）と、 第２の極性のポート（１１８）で第１の入力としてアナ
ログ信号のサンプルを受信し、第１の極性のポート（１
２２）で第２の入力として比較信号を受信し、前記第１
および第２の入力を比較し、第２のコンパレータ出力信
号（１３０）を提供するように適合された第２のコンパ
レータ（１１４）と、 第１および第２のコンパレータ出力（１２８，１３０）
を入力として受信し、所定の数の状態のうちの１つを採
る第１の論理回路出力（１３４）を提供するために第１
および第２のコンパレータ出力を結合するための第１の
論理回路（１３２）と、 第１の論理回路出力（１３４）と、第１および第２のコ
ンパレータ出力信号（１２８または１３０）のうちの少
なくとも１つとを受信し、決定されたビットとして、少
なくとも１つのコンパレータ出力信号（１２８または１
３０）を記憶し、比較信号を提供するように適合された
レジスタおよび比較信号生成器（１２６）と、 入力として第１の論理回路出力（１３４）を受信し、所
定の送られたインターバルで出力（１４０）を提供する
ための遅延回路（１３６）と、 入力として第１の論理回路出力（１３４）および遅延回
路出力（１４０）を受信し、第１の論理回路出力（１３
４）が存在し、かつ遅延回路出力（１４０）が与えられ
る場合、所定の論理状態に移り、第１および第２のコン
パレータ（１１２，１１４）のうちの少なくとも１つに
出力としてリセット信号（１４４）を提供するための第
２の論理回路（１４２）とを有することを特徴とするア
ナログ／デジタルコンバータ（１１０）。 - 【請求項５】 第１の論理回路（１３２）が論理ゲート
であることを特徴とする請求項４記載のコンバータ。 - 【請求項６】 論理ゲートが、ＯＲゲートであることを
特徴とする請求項５記載のコンバータ。 - 【請求項７】 第２の論理回路（１４２）が、フリップ
フロップであることを特徴とする請求項４記載のコンバ
ータ。 - 【請求項８】 遅延回路（１３６）が、遅延回路（１３
６）により導入される遅れの期間を予め設定する／予め
決定するためのセレクタ（１３８）をさらに含むことを
特徴とする請求項４記載のコンバータ。 - 【請求項９】 コンバータ（１１０）が集積回路に製造
されることを特徴とする請求項４記載のコンバータ。 - 【請求項１０】 集積回路が、マイクロコントローラ、
マイクロプロセッサ、またはデジタルシグナルプロセッ
サであることを特徴とする請求項９記載のコンバータ。 - 【請求項１１】 リセット信号（１４４）が、第１のコ
ンパレータ（１１２）および第２のコンパレータ（１１
４）の両方に与えられることを特徴とする請求項４記載
のコンバータ。 - 【請求項１２】 アナログ信号を受信し、かつそのサン
プルを生成するためのサンプルホールド回路（１５４）
をさらに含むことを特徴とする請求項４記載のコンバー
タ。 - 【請求項１３】 サンプルホールド回路（１５４）が、
差動アナログ信号を受信するように適合されていること
を特徴とする請求項１２記載のコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/255,988 US6157338A (en) | 1999-02-23 | 1999-02-23 | Deterministic successive approximation analog-to-digital converter |
| US09/255988 | 1999-02-23 |
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| Publication Number | Publication Date |
|---|---|
| JP2000295106A true JP2000295106A (ja) | 2000-10-20 |
| JP4017805B2 JP4017805B2 (ja) | 2007-12-05 |
Family
ID=22970677
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044331A Expired - Fee Related JP4017805B2 (ja) | 1999-02-23 | 2000-02-22 | アナログ信号をマルチビットデジタル表現に変換する方法およびアナログ／デジタルコンバータ |
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| Country | Link |
|---|---|
| US (1) | US6157338A (ja) |
| JP (1) | JP4017805B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008026440A1 (fr) * | 2006-08-31 | 2008-03-06 | Panasonic Corporation | Convertisseur a/n |
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| JP2011061597A (ja) * | 2009-09-11 | 2011-03-24 | Fujitsu Ltd | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 |
| WO2011121683A1 (ja) * | 2010-03-29 | 2011-10-06 | パナソニック株式会社 | 逐次比較型ａｄ変換器用クロック生成回路 |
| JP2012039475A (ja) * | 2010-08-09 | 2012-02-23 | Fujitsu Ltd | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 |
| JP2012182638A (ja) * | 2011-03-01 | 2012-09-20 | Fujitsu Semiconductor Ltd | アナログデジタル変換器 |
| JP2013153246A (ja) * | 2012-01-24 | 2013-08-08 | Seiko Epson Corp | 全差動増幅回路、コンパレーター回路、ａ／ｄ変換回路、及び電子機器 |
| WO2014061117A1 (ja) * | 2012-10-17 | 2014-04-24 | ルネサスエレクトロニクス株式会社 | Ａｄ変換器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7532147B2 (en) * | 2007-01-24 | 2009-05-12 | Panasonic Corporation | Analog voltage latch |
| US8570206B1 (en) * | 2012-04-25 | 2013-10-29 | Himax Technologies Limited | Multi-bit per cycle successive approximation register ADC |
| WO2013163564A1 (en) * | 2012-04-26 | 2013-10-31 | Marvell World Trade Ltd | Method and apparatus for analog-to-digital converter |
| TWI489788B (zh) * | 2012-05-08 | 2015-06-21 | Himax Tech Ltd | 多位元週期的逐漸逼近式類比至數位轉換器 |
| US8482449B1 (en) * | 2012-07-30 | 2013-07-09 | Lsi Corporation | Analog-to-digital converter with metastability detector |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272481A (en) * | 1991-07-02 | 1993-12-21 | David Sarnoff Research Center, Inc. | Successive approximation analog to digital converter employing plural feedback digital to analog converters |
| US5760730A (en) * | 1997-04-03 | 1998-06-02 | Advanced Micro Devices, Inc. | Method and system for analog-to-digital signal conversion with simultaneous analog signal compression |
| US6020840A (en) * | 1997-12-24 | 2000-02-01 | Ong; Lance | Method and apparatus for representing analog waveforms in digital form based on a multiplier, elapsed time and polarity |
-
1999
- 1999-02-23 US US09/255,988 patent/US6157338A/en not_active Expired - Lifetime
-
2000
- 2000-02-22 JP JP2000044331A patent/JP4017805B2/ja not_active Expired - Fee Related
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4554688B2 (ja) * | 2006-08-31 | 2010-09-29 | パナソニック株式会社 | Ａ／ｄ変換器 |
| JPWO2008026440A1 (ja) * | 2006-08-31 | 2010-01-21 | パナソニック株式会社 | Ａ／ｄ変換器 |
| WO2008026440A1 (fr) * | 2006-08-31 | 2008-03-06 | Panasonic Corporation | Convertisseur a/n |
| CN101517896B (zh) * | 2006-08-31 | 2011-11-30 | 松下电器产业株式会社 | A/d变换器 |
| US7834794B2 (en) | 2006-08-31 | 2010-11-16 | Panasonic Corporation | A/D converter |
| JP5275351B2 (ja) * | 2008-07-21 | 2013-08-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| WO2010010661A1 (ja) * | 2008-07-21 | 2010-01-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| US7696918B2 (en) | 2008-07-21 | 2010-04-13 | Tokyo Institute Of Technology | A-D convert apparatus |
| JP5277248B2 (ja) * | 2008-07-21 | 2013-08-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| CN102106087A (zh) * | 2008-07-21 | 2011-06-22 | 爱德万测试株式会社 | Ad转换装置 |
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| WO2010010660A1 (ja) * | 2008-07-21 | 2010-01-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| JP2011061597A (ja) * | 2009-09-11 | 2011-03-24 | Fujitsu Ltd | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 |
| WO2011121683A1 (ja) * | 2010-03-29 | 2011-10-06 | パナソニック株式会社 | 逐次比較型ａｄ変換器用クロック生成回路 |
| JP2012039475A (ja) * | 2010-08-09 | 2012-02-23 | Fujitsu Ltd | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 |
| JP2012182638A (ja) * | 2011-03-01 | 2012-09-20 | Fujitsu Semiconductor Ltd | アナログデジタル変換器 |
| JP2013153246A (ja) * | 2012-01-24 | 2013-08-08 | Seiko Epson Corp | 全差動増幅回路、コンパレーター回路、ａ／ｄ変換回路、及び電子機器 |
| WO2014061117A1 (ja) * | 2012-10-17 | 2014-04-24 | ルネサスエレクトロニクス株式会社 | Ａｄ変換器 |
| US9258009B2 (en) | 2012-10-17 | 2016-02-09 | Renesas Electronics Corporation | AD converter |
| JP5917710B2 (ja) * | 2012-10-17 | 2016-05-18 | ルネサスエレクトロニクス株式会社 | Ａｄ変換器 |
| JP2015041896A (ja) * | 2013-08-22 | 2015-03-02 | 株式会社東芝 | Ａ／ｄ変換器 |
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