WO2010010661A1 - Ａｄ変換装置 - Google Patents

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WO2010010661A1
WO2010010661A1 PCT/JP2009/003116 JP2009003116W WO2010010661A1 WO 2010010661 A1 WO2010010661 A1 WO 2010010661A1 JP 2009003116 W JP2009003116 W JP 2009003116W WO 2010010661 A1 WO2010010661 A1 WO 2010010661A1
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WO
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comparison
unit
bit
signal
timing
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Application number
PCT/JP2009/003116
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English (en)
French (fr)
Inventor
泰秀 倉持
昭 松澤
Original Assignee
株式会社アドバンテスト
国立大学法人東京工業大学
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Publication date
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Priority to CN2009801285725A priority patent/CN102106087A/zh
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/125—Asynchronous, i.e. free-running operation within each conversion cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register

Definitions

  • the present invention relates to an AD conversion apparatus.
  • the present invention relates to an asynchronous successive approximation AD converter.
  • This application is related to the following US applications and claims priority from the following US applications: For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • Asynchronous successive approximation AD converters are known (see, for example, Patent Document 1 and Non-Patent Document 1).
  • Asynchronous successive approximation AD converters perform bit-by-bit conversion processing without synchronizing with a clock.
  • the comparator starts the comparison operation.
  • the conversion period becomes long when the comparator starts the comparison operation after a long time has elapsed since the comparison signal output from the DAC was set. Accordingly, it is preferable that the asynchronous successive approximation AD converter starts comparison between the input signal and the comparison signal at an earlier timing after the comparison signal output from the DAC is set.
  • a successive approximation AD converter that outputs digital output data corresponding to an analog input signal.
  • a bit selection unit that sequentially selects from the upper side, a data control unit that outputs comparison data for determining the value of the conversion target bit each time a conversion target bit is selected, and an analog comparison according to the comparison data
  • a DA conversion unit that outputs a signal, a timing generation unit that outputs a comparison control signal instructing the start of comparison at a timing delayed for a predetermined time after the comparison data is supplied to the DA conversion unit, and a bit to be converted is a higher-order bit
  • the timing of the comparison control signal according to the bit position of the bit to be converted so that the comparison start timing indicated in the comparison control signal is later
  • a comparison unit that starts comparison of the input signal and the comparison signal at the timing of the comparison start indicated by the comparison control signal whose timing has been changed by the change unit, and the comparison unit outputs the comparison result After that, a completion
  • FIG. 1 shows a configuration of an AD conversion apparatus 10 according to the present embodiment.
  • FIG. 2 shows an operation flow of the sequence control unit 34.
  • FIG. 3 shows an example of a timing chart of signals in the AD conversion apparatus 10.
  • FIG. 4 shows an operation flow during the asynchronous successive approximation processing (step S14 in FIG. 2) of the AD conversion apparatus 10.
  • FIG. 5 shows an example of a timing chart of signals in the AD conversion apparatus 10 during the asynchronous successive approximation process (step S14 in FIG. 2) of the AD conversion apparatus 10.
  • FIG. 6 shows an example of comparison data generation processing by the data control unit 18.
  • FIG. 7 shows an example of the configuration of the comparison unit 26 according to the present embodiment.
  • FIG. 8 shows an example of the configuration of the completion detection unit 30 according to the present embodiment.
  • FIG. 10 shows a configuration of the AD conversion apparatus 10 according to a first modification of the present embodiment.
  • FIG. 11 shows an example of the delay amount stored in the memory 40 according to the first modification of the present embodiment.
  • FIG. 12 shows a configuration of the AD conversion apparatus 10 according to the second modification of the present embodiment.
  • FIG. 13 shows an example of a processing flow during calibration of the AD conversion apparatus 10 according to the second modification.
  • FIG. 14 shows a configuration of an AD conversion apparatus 10 according to a third modification of the present embodiment.
  • FIG. 10 shows a configuration of the AD conversion apparatus 10 according to a first modification of the present embodiment.
  • FIG. 11 shows an example of the delay amount stored in the memory 40 according to the first modification of the present embodiment.
  • FIG. 12 shows a configuration of the AD conversion apparatus 10 according to the second modification of the present embodiment.
  • FIG. 13 shows an example of a processing flow during calibration of the AD conversion apparatus 10 according to the second modification.
  • FIG. 14 shows a configuration of an AD conversion apparatus 10 according to a third
  • FIG. 15 shows a configuration of an AD conversion apparatus 10 according to a fourth modification of the present embodiment.
  • FIG. 16 shows a configuration of an AD conversion apparatus 10 according to a fifth modification of the present embodiment.
  • FIG. 17 shows an example of a timing chart of signals in the AD conversion apparatus 10 according to the fifth modification shown in FIG.
  • FIG. 18 shows the configuration of the DA conversion unit 20 according to the sixth modification of the present embodiment, together with the comparison unit 26.
  • FIG. 19 shows the configuration of the DA conversion unit 20 according to the seventh modification of the present embodiment, together with the comparison unit 26.
  • FIG. 1 shows a configuration of an AD conversion apparatus 10 according to the present embodiment.
  • the AD converter 10 is an asynchronous successive approximation type AD (ANALOG TO DIGITAL) converter, and outputs digital output data corresponding to an analog input signal.
  • AD converter 10 converts the voltage value V IN of the analog input signal N bits (N is an integer of 2 or more) to the digital output data D O of.
  • the AD conversion apparatus 10 includes an S / H circuit 14, a bit selection unit 16, a data control unit 18, a DA conversion unit 20, a timing generation unit 22, a change unit 24, a comparison unit 26, and a holding unit 28.
  • the S / H circuit 14 samples the input signal. Then, the S / H circuit 14 holds the sampled analog input signal.
  • the bit selection unit 16 sequentially selects the conversion target bits from the higher order side of the output data in response to the conversion start signal or the completion signal being given. For example, the bit selection unit 16 may sequentially select the conversion target bits bit by bit from the most significant bit (Nth bit) to the least significant bit (first bit) of the output data.
  • the data control unit 18 generates comparison data for determining the value of the conversion target bit every time the conversion target bit is selected by the bit selection unit 16. That is, the data control unit 18 outputs comparison data representing a comparison signal for determining whether the value of the conversion target bit of the output data is 0 or 1. Then, the data control unit 18 outputs the generated comparison data to the DA conversion unit 20. Details of the method for generating the comparison data will be described with reference to FIG.
  • the DA conversion unit 20 outputs an analog comparison signal corresponding to the comparison data given from the data control unit 18. That is, the DA conversion unit 20 performs DA conversion each time comparison data is given from the data control unit 18.
  • the DA converter 20 may be a capacitor array type DA converter.
  • the timing generator 22 outputs a comparison control signal instructing the start of comparison at a timing delayed for a predetermined time after the comparison data is supplied to the DA converter 20. Further, the timing generator 22 outputs a comparison control signal instructing reset at a timing delayed for a predetermined time after instructing the start of comparison.
  • the timing generation unit 22 may generate a pulse-shaped comparison control signal in which a leading edge (for example, a rising edge) indicates a comparison start and a tail edge (for example, a falling edge) indicates a reset.
  • the change unit 24 changes the timing of the comparison control signal output by the timing generation unit 22 so that the comparison start timing indicated in the comparison control signal is delayed when the conversion target bit is a higher bit. That is, the changing unit 24 indicates the time from when the comparison data is supplied to the DA converting unit 20 until the comparing unit 26 starts the comparison operation (waiting time of the comparing unit 26), when the conversion target bit is the lower bit. Control is performed so that the higher bit is longer.
  • the changing unit 24 may change the timing of the comparison control signal by delaying the comparison control signal output from the timing generating unit 22 by a delay amount corresponding to the position of the conversion target bit. Then, the changing unit 24 gives the comparison control signal whose timing has been changed to the comparing unit 26. Note that the changing unit 24 may change the timing of the comparison control signal so that some of the adjacent bits with the same waiting time among all the bits of the output data are included.
  • the comparison unit 26 starts the comparison between the input signal and the comparison signal at the comparison start timing indicated in the comparison control signal whose timing is changed by the changing unit 24. For example, when the leading edge (for example, the rising edge) of the comparison control signal indicates the start of comparison, the comparison unit 26 may start the comparison operation at the timing of the leading edge of the comparison control signal. After starting the comparison operation, the comparison unit 26 outputs a comparison result obtained by comparing the input signal with the comparison signal. Note that the comparison unit 26 causes a delay between the start of the comparison operation and the output of the comparison result. The delay time from when the comparison unit 26 starts the comparison operation until the comparison result is output is hereinafter referred to as response time.
  • the comparison unit 26 may output a logical value indicating whether the input signal is larger than the comparison signal as a comparison result. For example, the comparison unit 26 may output 1 when the input signal is larger than the comparison signal, and output 0 when the input signal is equal to or less than the comparison signal.
  • the comparison unit 26 resets the comparison result at the reset timing indicated in the comparison control signal whose timing is changed by the changing unit 24. For example, when the tail edge (for example, the falling edge) of the comparison control signal indicates reset, the comparison unit 26 may start the reset operation at the timing of the tail edge of the comparison control signal. For example, the comparison unit 26 may output a predetermined logical value (for example, one of 0 or 1) in response to the comparison result being reset.
  • the period from when the comparison unit 26 is instructed to start comparison until the comparison unit 26 is reset is a comparison period, and after the comparison unit 26 is reset, the comparison unit 26 is next instructed to start comparison. The period until it is given is called a reset period.
  • the comparison unit 26 outputs a comparison result between the input signal and the comparison signal in response to the DA conversion unit 20 outputting the comparison signal, and is reset after outputting the comparison result.
  • the comparison unit 26 outputs a differential comparison result. That is, the comparison unit 26 outputs a positive result signal and a negative result signal that represent the comparison result as a differential logic value in the comparison period. Further, the comparison unit 26 outputs a positive result signal and a negative result signal representing a logic value fixed to one value in the reset period.
  • the holding unit 28 takes in the comparison result in response to the output of the comparison result from the comparison unit 26 and holds the taken comparison result. Even when the comparison result of the comparison unit 26 is reset, the holding unit 28 continues to hold the acquired comparison result until the comparison unit 26 outputs a new comparison result next time.
  • the holding unit 28 holds a differential comparison result. Instead of this, the holding unit 28 may hold one of the differential comparison results (for example, a positive comparison result).
  • the completion detection unit 30 outputs a completion signal that causes the bit selection unit 16 to select the next conversion target bit after the comparison unit 26 outputs the comparison result.
  • the completion detection unit 30 detects that the comparison unit 26 has output the comparison result, and outputs a completion signal prior to resetting the comparison unit 26.
  • the completion detection unit 30 may output a completion signal at a timing when the logical value of the positive result signal of the comparison unit 26 and the logical value of the negative result signal do not match.
  • Such a completion detection unit 30 can transition the conversion target bit selected by the bit selection unit 16 from the current bit to the next lower bit.
  • the output unit 32 determines the value of each bit of the output data based on the comparison result output by the comparison unit 26. For example, when the conversion target bit is selected, the output unit 32 sets the value of the bit to which the comparison result that the input signal is larger than the comparison signal is 1 and the comparison result that the input signal is equal to or less than the comparison signal. The value of the bit that is output may be 0. And the output part 32 outputs output data outside according to having determined the value of all the bits of output data. The output unit 32 continues to output the output data until the next output data is determined.
  • the sequence control unit 34 controls the overall operation of the AD conversion apparatus 10.
  • the sequence control unit 34 receives a clock representing a sampling period from the outside. Then, in response to receiving the clock, the sequence control unit 34 generates a sample signal designating a sample period and a hold period, and supplies the sample signal to the S / H circuit 14. Further, the sequence control unit 34 generates a conversion start signal in response to receiving the clock and supplies the conversion start signal to the bit selection unit 16.
  • FIG. 2 shows an operation flow of the sequence control unit 34.
  • the sequence control unit 34 executes the processing from step S12 to step S15 for each sampling period (each time a clock is given) (S11, S16).
  • the sequence control unit 34 causes the S / H circuit 14 to sample the input signal (S12).
  • the sequence control unit 34 causes the S / H circuit 14 to hold the sampled input signal (S13). Thereafter, the sequence controller 34 keeps the S / H circuit 14 holding the input signal.
  • sequence control unit 34 gives a conversion start signal to the bit selection unit 16 and causes the bit selection unit 16 or the like to execute asynchronous sequential comparison processing (S14).
  • S14 asynchronous sequential comparison processing
  • the sequence control unit 34 can cause the output unit 32 to output output data corresponding to the input signal as a result of causing the bit selection unit 16 or the like to execute the asynchronous sequential comparison process. Next, the sequence control unit 34 pauses the operation of the AD conversion apparatus 10 until the next sampling period is started (S15). Thereby, the sequence control unit 34 can suppress the power consumed by the AD converter 10.
  • FIG. 3 shows an example of a timing chart of signals in the AD conversion apparatus 10.
  • the sequence control unit 34 is given a clock for each sampling period (time t11, t16). Note that the sampling period may be a fixed period or a period that varies as appropriate.
  • the sequence control unit 34 When the sequence control unit 34 receives the clock, the sequence signal is set to, for example, logic H, and the S / H circuit 14 starts the sampling operation (time t12).
  • the S / H circuit 14 samples the input signal in a period in which the sample signal is, for example, H logic (time t12 to t13).
  • the sequence control unit 34 sets the sample signal to L logic, for example, and starts the hold operation in the S / H circuit 14 after a certain period of time has elapsed from setting the sample signal to H logic (time t13).
  • the S / H circuit 14 holds the sampled input signal during a period in which the sample signal is, for example, L logic (time t13 to time t16).
  • the sequence control unit 34 causes the S / H circuit 14 to start a hold operation, and then gives a conversion start signal to the bit selection unit 16 (time t13).
  • the bit selection unit 16 and the like execute asynchronous sequential comparison processing (time t14 to t15).
  • the sequence control unit 34 pauses the operation of the AD conversion apparatus 10 until a clock is next applied (time t15 to t16).
  • FIG. 4 shows an operation flow during the asynchronous successive approximation process (step S14 in FIG. 2) of the AD conversion apparatus 10.
  • the bit selection unit 16 determines whether or not the currently selected conversion target bit is the least significant bit (S22). ).
  • the bit selection unit 16 selects a new conversion target bit from each bit of the output data (S23). More specifically, when receiving the conversion start signal, the bit selection unit 16 selects the most significant bit of the output data as the conversion target bit. In addition, when receiving a completion signal, the bit selection unit 16 selects a bit one bit lower than the current conversion target bit as a new conversion target bit.
  • the bit selection unit 16 selects a new conversion target bit
  • the data control unit 18 generates comparison data for determining the value of the selected conversion target bit and outputs the comparison data to the DA conversion unit 20. (S24). Details of the method for generating the comparison data will be described with reference to FIG.
  • the comparison unit 26 waits for comparison processing for a time (settling time) from when the comparison data is supplied to the DA conversion unit 20 until the comparison signal output from the DA conversion unit 20 is stabilized (S26). ). Next, after the settling time has elapsed, the comparison unit 26 starts a comparison operation between the input signal and the comparison signal (S27).
  • the comparison unit 26 outputs a comparison result obtained by comparing the input signal and the comparison signal (S28).
  • the output unit 32 determines the value of the conversion target bit of the output data in response to the comparison unit 26 outputting the comparison result (S30). For example, the output unit 32 sets the value of the conversion target bit to 1 when the comparison result that the input signal is larger than the comparison signal is output, and outputs the comparison result that the input signal is equal to or less than the comparison signal. May determine the value of the bit to be converted as 0. Then, the comparison unit 26 is reset after a predetermined comparison period has elapsed since the start of the comparison operation (S31).
  • the completion detection unit 30 detects that the comparison unit 26 has output the comparison result, and outputs a completion signal prior to resetting the comparison unit 26 (S29).
  • the completion detection unit 30 detects the timing at which the logical value of the positive-side result signal and the logical value of the negative-side result signal of the comparison unit 26 do not match, so that the comparison unit 26 outputs the comparison result. You may detect that.
  • the bit selection unit 16 can receive a completion signal before the comparison unit 26 is reset (S21), so that the processing of the next bit can be started earlier.
  • the bit selecting unit 16 selects all the bits from the most significant bit to the least significant bit of the output data (Yes in S22), the bit selecting unit 16 notifies the output unit 32 that the processing has been completed up to the least significant bit. Then, the process proceeds to step S32.
  • the output unit 32 receives a notification from the bit selection unit 16 that processing has been completed up to the least significant bit, the output unit 32 outputs the values of all the bits of the output data to the outside (S32).
  • the output unit 32 ends the asynchronous successive approximation process.
  • FIG. 5 shows an example of a timing chart of signals in the AD conversion apparatus 10 during the asynchronous successive approximation process (step S14 in FIG. 2) of the AD conversion apparatus 10.
  • the bit selection unit 16 selects the most significant bit (Nth bit) as a conversion target bit (time t22).
  • the data control unit 18 outputs comparison data for determining the value of the conversion target bit to the DA conversion unit 20 (time t23).
  • the DA converter 20 outputs a comparison signal in response to receiving the comparison data.
  • the comparison unit 26 receives an instruction to start comparison after the comparison signal is set (time t24), and starts the comparison operation between the input signal and the comparison signal.
  • the comparison unit 26 outputs the comparison result after the response time has elapsed after receiving the comparison start instruction (t25). Then, the comparison unit 26 is reset after a lapse of a certain period after receiving the comparison start instruction (t26).
  • the timing generation unit 22 makes the period (comparison period) from when the comparison unit 26 starts the comparison operation to when the comparison unit 26 is reset longer than the worst value of the response time of the comparison unit 26.
  • the generation timing of the comparison control signal is controlled. Therefore, even when the difference between the comparison signal and the input signal is very small, the timing generation unit 22 can surely reset the comparison unit 26 after the comparison unit 26 outputs the comparison result.
  • the completion detection unit 30 detects that the comparison unit 26 has output the comparison result, and outputs a completion signal prior to reset (time t25).
  • the bit selection unit 16 selects a new bit to be converted in response to the completion signal being output (time t27). Thereafter, the AD conversion apparatus 10 repeats the same processing from time t22 to time t27.
  • the comparison signal output from the DA converter 20 changes every time a new bit to be converted is selected. Since the value of the change amount of the comparison signal is determined by the binary search, it becomes smaller as the conversion target bit transitions to the lower bit. That is, the amount of change in the comparison signal is larger when the conversion target bit is a higher-order bit.
  • the settling time of the DA converter 20 becomes longer as the change of the comparison signal is larger. Therefore, the settling time of the DA converter 20 is longer when the bit to be converted is the higher bit.
  • the changing unit 24 changes the timing of the comparison control signal output by the timing generating unit 22 so that the comparison start timing is delayed when the conversion target bit is a higher-order bit. That is, the changing unit 24 sets the waiting time Ts from when the comparison data is supplied to the DA conversion unit 20 until the comparison unit 26 starts the comparison operation when the conversion target bit is a lower bit than when the conversion target bit is a lower bit. Control so that is longer. Thereby, the change unit 24 causes the comparison unit 26 to start the comparison operation after the comparison signal is set regardless of the bit position of the conversion target bit, and after the comparison signal is set, Redundancy time until 26 starts the comparison can be shortened.
  • the AD conversion apparatus 10 can start the comparison operation of the comparison unit 26 at an appropriate timing. Therefore, according to such an AD converter 10, the conversion period can be further shortened.
  • FIG. 6 shows an example of comparison data generation processing by the data control unit 18.
  • the input signal range of the AD converter 10 is 0 or more and Vref or less.
  • the data control unit 18 outputs comparison data for determining the value of the selected conversion target bit every time the conversion target bit is selected by the bit selection unit 16. More specifically, the data control unit 18 sets the output data in which the bit higher than the selected conversion target bit is a value determined based on the comparison result and the conversion target bit is 0, and the higher order than the conversion target bit.
  • the comparison data representing the boundary with the output data in which the bit is a value determined based on the comparison result and the conversion target bit is 1 is output.
  • the data control unit 18 causes the output unit 32 to determine whether the value of the conversion target bit is 0 or 1 based on the comparison result obtained by comparing the magnitudes of the comparison signal and the input signal. Can do.
  • the data control unit 18 may output comparison data representing the center level (Vref / 2) of the input signal range. For example, the data control unit 18 may output comparison data in which the conversion target bit (most significant bit) is set to 1 and the other bits are set to 0.
  • the data control unit 18 may output comparison data representing the center level of the comparison range narrowed down by the binary search. For example, the data control unit 18 sets each bit higher than the conversion target bit to a value determined according to the comparison result, sets the conversion target bit to 1, and sets the lower bit than the conversion target bit to 0. Comparison data may be output.
  • FIG. 7 shows an example of the configuration of the comparison unit 26 according to the present embodiment.
  • the comparison unit 26 includes a differential amplifier 102, a positive side buffer 104, a negative side buffer 106, and a latch core 108.
  • the differential amplifier 102 receives two signals (an input signal V IN and a comparison signal V R ) to be compared.
  • Differential amplifier 102 a positive difference signal V P obtained by amplifying the difference between the input signal V IN and the comparison signal V R, and outputs the positive output terminal.
  • the differential amplifier 102, to the positive side difference signal V P, a negative difference signal V N level positive and negative are inverted around the common potential is output from the negative output terminal.
  • the positive buffer 104 receives the positive difference signal V P and converts the positive difference signal V P into a positive result signal representing a logic level.
  • the positive buffer 104 includes an nMOSFET 142 in the positive buffer.
  • the positive side difference signal V P output from the positive side output terminal of the differential amplifier 102 is applied to the gate of the nMOSFET 142 in the positive side buffer.
  • Negative buffer 106 receives a negative-side differential signal V N, for converting the negative difference signal V N to the negative result signal representative of a logic level inverted with respect to the positive result signal.
  • the negative side buffer 106 includes a negative side buffer internal nMOSFET 144. The gate of the negative side in the buffer NMOSFET144, negative difference signal V N outputted from the negative output terminal of the differential amplifier 102 is given.
  • the latch core 108 holds the logic level of the positive result signal and the logic level of the negative result signal during the comparison period. In addition, the latch core 108 resets both the logic level of the positive result signal and the logic level of the negative result signal held therein to a logic level representing a predetermined logic value during the reset period.
  • the latch core 108 includes a reset nMOSFET 140, a positive nMOSFET 146, a positive pMOSFET 148, a negative nMOSFET 150, a negative pMOSFET 152, a positive reset pMOSFET 154, and a negative reset pMOSFET 156.
  • the reset nMOSFET 140 receives a comparison control signal at its gate.
  • the source of the reset nMOSFET 140 is connected to the ground potential (L logic level).
  • the drain of the reset nMOSFET 140 is connected to the source of the nMOSFET 142 in the positive buffer and the source of the nMOSFET 144 in the negative buffer.
  • Such a reset nMOSFET 140 is turned on when the comparison control signal is H logic (comparison period) and turned off when the comparison logic signal is L logic (reset period).
  • the gate of the positive nMOSFET 146 and the gate of the positive pMOSFET 148 are connected in common.
  • the drain of the positive nMOSFET 146 and the drain of the positive pMOSFET 148 are connected in common.
  • the source of the positive nMOSFET 146 is connected to the drain of the negative buffer nMOSFET 144.
  • the source of the positive side pMOSFET 148 is connected to the power supply potential (H logic level). Since such positive side nMOSFET 146 and positive side pMOSFET 148 have their gates and drains connected in common, they operate so that when one is on, the other is off.
  • the gate of the negative nMOSFET 150 and the gate of the negative pMOSFET 152 are connected in common.
  • the drain of the negative side nMOSFET 150 and the drain of the negative side pMOSFET 152 are connected in common.
  • the source of the negative nMOSFET 150 is connected to the drain of the positive buffer nMOSFET 142.
  • the source of the negative pMOSFET 152 is connected to the power supply potential (H logic level). Since the negative side nMOSFET 150 and the negative side pMOSFET 152 have their gates and drains connected in common, when one is off, the other is turned on.
  • drains of the positive nMOSFET 146 and the positive pMOSFET 148 are connected to the positive output terminal 160.
  • drains of the negative side nMOSFET 150 and the negative side pMOSFET 152 are connected to the negative side output terminal 162.
  • the gates of the positive nMOSFET 146 and the positive pMOSFET 148 are connected to the drains of the negative nMOSFET 150 and the negative pMOSFET 152.
  • the gates of the negative nMOSFET 150 and the negative pMOSFET 152 are connected to the drains of the positive nMOSFET 146 and the positive pMOSFET 148.
  • the positive side reset pMOSFET 154 is supplied with a comparison control signal at its gate.
  • the drain of the positive side reset pMOSFET 154 is connected to the positive side output terminal 160.
  • the source of the positive side reset pMOSFET 154 is connected to the power supply potential (H logic level).
  • Such a positive side reset pMOSFET 154 is turned off when the comparison control signal is logic H (comparison period) and turned on when logic L (reset period).
  • the negative reset pMOSFET 156 is supplied with a comparison control signal at its gate.
  • the drain of the negative side reset pMOSFET 156 is connected to the negative side output terminal 162.
  • the source of the negative side reset pMOSFET 156 is connected to the power supply potential (H logic level).
  • the negative-side reset pMOSFET 156 is turned off when the comparison control signal is H logic (comparison period) and turned on when L logic (reset period).
  • the comparison unit 26 having such a configuration, in the reset period, the reset nMOSFET 140 is turned off, and the positive side reset pMOSFET 154 and the negative side reset pMOSFET 156 are turned on. Thereby, the comparison unit 26 can output a predetermined logic level (H logic level) from the positive output terminal 160 and the negative output terminal 162 in the reset period.
  • H logic level a predetermined logic level
  • the reset nMOSFET 140 is turned on and the positive side reset pMOSFET 154 and the negative side reset pMOSFET 156 are turned off during the comparison period.
  • the positive side difference signal V P is greater than the negative difference signal V N
  • the negative difference signal V N low drain potential of the positive buffer NMOSFET142
  • the negative nMOSFET 150 is turned on
  • the negative pMOSFET 152 is turned off.
  • the positive output terminal 160 is at the H logic level
  • the negative output terminal 162 is at the L logic level.
  • the positive side difference if the signal V P is smaller than the negative difference signal V N the higher the potential of the drain of the positive side in the buffer NMOSFET142, low potential of the drain of the negative side in the buffer nMOSFET144 .
  • the positive nMOSFET 146 is turned on, the positive pMOSFET 148 is turned off, the negative nMOSFET 150 is turned off, and the negative pMOSFET 152 is turned on.
  • the positive output terminal 160 is at the L logic level
  • the negative output terminal 162 is at the H logic level.
  • the comparison unit 26 can output a positive result signal and a negative result signal that represent the comparison result as a differential logic value in the comparison period. Further, the comparison unit 26 can output a positive result signal and a negative result signal representing a logic value (for example, H logic) fixed to one value in the reset period.
  • a logic value for example, H logic
  • FIG. 8 shows an example of the configuration of the completion detection unit 30 according to the present embodiment.
  • the completion detection unit 30 may include an EXOR circuit 60 as an example.
  • the EXOR circuit 60 becomes the first logic (for example, H logic) when the logical value of the positive result signal and the logical value of the negative result signal do not match, and the second logic (for example, L logic) when they match. ) Is output.
  • the completion detection unit 30 can output a completion signal at the timing when the logical value of the positive result signal and the logical value of the negative result signal do not match.
  • the completion detection unit 30 replaces the EXOR circuit 60 with a differential amplifier that outputs an amplified signal obtained by amplifying the difference between the positive result signal and the negative result signal, and an absolute value of the amplified signal is determined in advance. And a comparator that outputs a completion signal at a timing that is greater than the value. Even with such a configuration, the EXOR circuit 60 can output a completion signal prior to the reset of the comparison unit 26.
  • FIG. 9 illustrates an example of the positive side result signal and the negative side result signal output from the comparison unit 26 having the configuration illustrated in FIG. 7, and an example of the completion signal output from the completion detection unit 30 illustrated in FIG. Show.
  • the differential amplifier 102 in the comparison unit 26 differentially amplifies the difference between the input signal and the comparison signal (time t101 to t102).
  • the positive side buffer 104 and the negative side buffer 106 in the comparison unit 26 set the positive side result signal to the H logic (or L logic) and the negative side result signal to the negative side result signal.
  • the logic is opposite to that of the positive result signal.
  • the latch core 108 holds the logic of the positive result signal and the negative result signal until a reset instruction is given (time t102 to t103).
  • the EXOR circuit 60 in the completion detection unit 30 changes the completion signal from L logic to H logic at the timing when the logic of the positive result signal and the logic of the negative result signal do not match (time t102). . In this way, the completion detection unit 30 can output a completion signal prior to resetting the comparison unit 26.
  • FIG. 10 shows a configuration of the AD conversion apparatus 10 according to a first modification of the present embodiment.
  • the AD conversion apparatus 10 according to the present modification employs substantially the same configuration and function as the AD conversion apparatus 10 according to the present embodiment illustrated in FIG. 1, and thus is substantially the same as the members included in the AD conversion apparatus 10 according to the present embodiment.
  • the members having the same configuration and function are denoted by the same reference numerals, and description thereof will be omitted except for the differences.
  • the AD conversion apparatus 10 further includes a memory 40.
  • the memory 40 stores a delay amount for each bit position of output data.
  • the AD conversion apparatus 10 according to the present modification reads the delay amount corresponding to the position of the conversion target bit selected by the bit selection unit 16 from the memory 40 and delays the comparison control signal according to the read delay amount. To do.
  • FIG. 11 shows an example of the delay amount stored in the memory 40 according to the first modification of the present embodiment.
  • the memory 40 stores a delay amount in association with each bit position (for example, each of the Nth to first bits) of the output data.
  • the memory 40 may store a delay amount in which the upper bits are larger.
  • the AD conversion apparatus 10 according to this modification can cause the comparison unit 26 to start the comparison operation at an appropriate timing according to the position of the conversion target bit.
  • FIG. 12 shows a configuration of the AD conversion apparatus 10 according to the second modification of the present embodiment. Since the AD conversion apparatus 10 according to the present modification employs substantially the same configuration and function as the AD conversion apparatus 10 according to the first modification illustrated in FIG. 10, members included in the AD conversion apparatus 10 according to the first modification. The members having substantially the same configuration and function are denoted by the same reference numerals, and description thereof will be omitted except for differences.
  • the AD conversion apparatus 10 further includes a measurement signal generation unit 42 and a settling measurement unit 44.
  • the measurement signal generator 42 gives measurement data to the DA converter 20 instead of the comparison data output by the data controller 18 during calibration, and outputs a comparison signal corresponding to the measurement data from the DA converter 20.
  • the measurement signal generator 42 gives a predetermined analog measurement signal to the DA converter 20 instead of the input signal at the time of calibration.
  • the measurement signal generator 42 gives a sample signal to the S / H circuit 14 instead of the sequence controller 34 at the time of calibration.
  • the settling measurement unit 44 measures the time from when the measurement data is given to the DA conversion unit 20 until the comparison signal corresponding to the measurement data is set during calibration. Further, the settling measurement unit 44 gives a comparison control signal to the comparison unit 26 instead of the changing unit 24 at the time of calibration. Then, the setling measurement unit 44 calculates a delay amount for each bit position of the output data based on the measured time and writes it in the memory 40.
  • FIG. 13 shows an example of a processing flow during calibration of the AD conversion apparatus 10 according to the second modification.
  • the measurement signal generator 42 causes the S / H circuit 14 to sample an analog measurement signal (S41). Subsequently, the measurement signal generator 42 causes the S / H circuit 14 to hold the sampled measurement signal (S42).
  • the measurement signal generator 42 performs the processing from step S44 to step S54 for each bit (measurement target bit) for which calibration is to be performed (S43, S55).
  • the measurement signal generator 42 repeatedly executes the processing from step S45 to step S50 while sequentially changing the set time (S44, S51).
  • the set time represents the time from when the measurement data is given to the DA conversion unit 20 until the comparison unit 26 starts the comparison operation.
  • the measurement signal generator 42 gives the first measurement data to the DA converter 20 (S45). Subsequently, the measurement signal generator 42 waits for processing for a predetermined time (a time sufficient for the comparison signal output from the DA converter 20 to be set) (S46). Subsequently, the measurement signal generator 42 gives the second measurement data to the DA converter 20 (S47).
  • the first measurement data, the second measurement data and the measurement signal are the first comparison signal obtained by DA-converting the first measurement data and the second measurement data obtained by DA-converting the second measurement data. It has a relationship with the comparison signal.
  • the comparison unit 26 starts the comparison operation earlier than the predetermined timing. And the comparison result when the comparison unit 26 starts the comparison operation later than the predetermined timing can be reversed.
  • the first measurement data and the second measurement data may have a relationship in which the values of the measurement target bits are inverted from each other and the values other than the measurement target bits are the same.
  • the measurement signal generator 42 gives the second measurement data after giving the first measurement data to the DA converter 20
  • the measurement signal generator 42 uses the comparison signal output from the DA converter 20 as the measurement target.
  • the level can be changed according to the bit weight.
  • the second measurement data may be a value close to the measurement signal.
  • the comparison unit 26 makes the comparison earlier than the timing when the comparison signal is set. The comparison result when the operation is started and the comparison result when the comparison unit 26 starts the comparison operation after the timing when the comparison signal is set can be reversed.
  • the settling measurement unit 44 waits for processing for the set time set in S44 after the second measurement data is given to the DA conversion unit 20 (S48).
  • the settling measurement unit 44 causes the comparison unit 26 to start a comparison operation at a timing when the set time has elapsed since the second measurement data was supplied to the DA conversion unit 20 (S49).
  • the set ring measurement unit 44 acquires a comparison result by the comparison unit 26 (S50).
  • the measurement signal generating unit 42 sequentially changes the set time (for example, sequentially increases or decreases the set time), and the comparison result is inverted from the previous comparison result (the comparison result changes). )
  • the set time is detected (S44, S51).
  • the measurement signal generating unit 42 detects a set time in which the comparison result is inverted from the immediately preceding comparison result, the measurement signal generating unit 42 ends the iterative process from step S45 to step S50, and shifts the process to step S52 (S51).
  • the settling measurement unit 44 calculates the settling time of the comparison signal output from the DA conversion unit 20 based on the set time when the comparison result is inverted (S52). As an example, the settling measurement unit 44 calculates the difference between the measurement signal and the first comparison signal according to the first measurement data, and the second comparison signal according to the measurement signal and the second measurement data. The settling time may be calculated from the difference ratio and the set time when the comparison result is inverted.
  • the settling measurement unit 44 calculates a delay amount when the bit is selected as a conversion target bit based on the calculated settling time (S53).
  • the settling measurement unit 44 writes the calculated delay amount in the memory 40 (S54).
  • the settling measurement unit 44 ends the calibration when the processing from step S45 to step S54 is completed for all the measurement target bits.
  • the AD conversion apparatus 10 can calculate the delay amount for each bit position of the output data and write it in the memory 40.
  • FIG. 14 shows a configuration of the AD conversion apparatus 10 according to a third modification of the present embodiment.
  • the AD conversion apparatus 10 according to the present modification employs substantially the same configuration and function as the AD conversion apparatus 10 according to the present embodiment illustrated in FIG. 1, and thus is substantially the same as the members included in the AD conversion apparatus 10 according to the present embodiment.
  • the members having the same configuration and function are denoted by the same reference numerals, and description thereof will be omitted except for the differences.
  • the changing unit 24 includes a plurality of delay units 54 and a delay selection unit 56.
  • Each of the plurality of delay units 54 is associated with any bit of the output data.
  • Each of the plurality of delay units 54 delays the comparison control signal by a delay amount corresponding to the associated bit.
  • the delay selection unit 56 selects the comparison control signal output from the delay unit 54 corresponding to the bit position of the conversion target bit and provides the comparison control signal to the comparison unit 26.
  • the AD conversion apparatus 10 can cause the comparison unit 26 to start the comparison operation at an appropriate timing according to the position of the conversion target bit.
  • FIG. 15 shows a configuration of the AD conversion apparatus 10 according to a fourth modification of the present embodiment.
  • the AD conversion apparatus 10 according to the present modification employs substantially the same configuration and function as the AD conversion apparatus 10 according to the present embodiment illustrated in FIG. 1, and thus is substantially the same as the members included in the AD conversion apparatus 10 according to the present embodiment.
  • the members having the same configuration and function are denoted by the same reference numerals, and description thereof will be omitted except for the differences.
  • the AD conversion apparatus 10 according to this modification may be configured without the holding unit 28.
  • the data control unit 18 and the output unit 32 start from the timing when the comparison unit 26 outputs the comparison result (for example, the timing when the completion detection unit 30 outputs the completion signal) until the comparison unit 26 is reset.
  • the comparison result output from the comparison unit 26 is captured.
  • the AD converter 10 according to this modification can be simplified in configuration.
  • FIG. 16 shows a configuration of the AD conversion apparatus 10 according to a fifth modification of the present embodiment.
  • the AD conversion apparatus 10 according to the present modification employs substantially the same configuration and function as the AD conversion apparatus 10 according to the present embodiment illustrated in FIG. 1, and thus is substantially the same as the members included in the AD conversion apparatus 10 according to the present embodiment.
  • the members having the same configuration and function are denoted by the same reference numerals, and description thereof will be omitted except for the differences.
  • the AD conversion apparatus 10 further includes a reset adjustment unit 62.
  • the reset adjustment unit 62 determines the next bit to be converted in accordance with the response time from the timing when the comparison unit 26 starts comparison until the timing when the comparison unit 26 outputs a comparison result comparing the input signal and the comparison signal.
  • the reset timing indicated by the comparison control signal is changed. Since the AD conversion apparatus 10 according to the present modification can change the comparison period from the start timing of the comparison operation of the comparison unit 26 to the reset timing, the power consumed by the comparison unit 26 can be controlled. .
  • FIG. 17 shows an example of a timing chart of signals in the AD conversion apparatus 10 according to the fifth modification shown in FIG.
  • the response time from when the comparison unit 26 receives a comparison start instruction to when the comparison result is output becomes longer as the difference between the comparison signal supplied to the comparison unit 26 and the input signal is smaller. Therefore, the timing generation unit 22 compares the period from when the comparison unit 26 starts the comparison operation until it is reset (comparison period) in comparison with the worst value of the response time of the comparison unit 26. Control the control signal. Thereby, the timing generation unit 22 can prevent the comparison unit 26 from being reset before the comparison unit 26 outputs the comparison result.
  • the comparison signal output from the DA converter 20 changes according to the binary search. That is, each time the bit to be converted transitions to the lower level bit by bit, the comparison signal is 1/4 level, 1/8 level, 1/16 level, 1/32 level, 1/32 level of the input signal range from the previous level. 64 levels ... change. Therefore, when the difference between the input signal and the comparison signal is very small in one bit in the process of transitioning the conversion target bit to the lower bit by bit, the input signal and the comparison signal in the bit next to the one bit Is substantially the same as the fluctuation amount of the comparison signal. That is, when the difference between the input signal and the comparison signal is very small in a certain bit, the difference between the input signal and the comparison signal in the bit next to the one bit is relatively large.
  • the reset adjustment unit 62 compares the input signal with the comparison signal from the timing when the comparison unit 26 starts comparison. If the response time T R until the output timing is longer and may be more quickly timing of the reset indicated by the comparison control signal for the next conversion target bit. Thereby, the reset adjustment unit 62 shortens the comparison period of the comparison unit 26 (that is, the period from the start of the comparison operation to the reset), thereby reducing the power consumed by the comparison unit 26. it can.
  • the reset adjustment unit 62 When performing a binary search, the amount of change in the comparison signal output from the DA converter 20 is smaller for the lower bits of the conversion target bits. Therefore, even when the response time of the comparison unit 26 is long, the reset adjustment unit 62 cannot greatly advance the reset timing when the conversion target bit is a relatively low-order bit. Therefore, as an example, the reset adjustment unit 62 indicates the comparison target signal for the next bit to be converted when the response time is longer on condition that the bit to be converted is higher than a predetermined bit position. The reset timing may be made earlier. Thereby, the reset adjustment unit 62 can efficiently reduce the power consumed by the comparison unit 26.
  • FIG. 18 shows the configuration of the DA conversion unit 20 according to the sixth modification of the present embodiment, together with the comparison unit 26.
  • the AD conversion apparatus 10 according to the present modification employs substantially the same configuration and function as the AD conversion apparatus 10 according to the present embodiment illustrated in FIG. 1, and thus is substantially the same as the members included in the AD conversion apparatus 10 according to the present embodiment.
  • the members having the same configuration and function are denoted by the same reference numerals, and description thereof will be omitted except for the differences.
  • the DA conversion unit 20 may be a charge redistribution type DA converter including the function of the S / H circuit 14 (see, for example, US Patent Publication No. 2007/0132626).
  • the charge redistribution DA converter 20 samples the voltage (input voltage) VIN of the input signal at the time of sampling. Further, the DA converter 20 holds the sampled input voltage VIN at the time of holding. Furthermore, DA converter 20, during holding, the voltage corresponding to the comparison data D R given (comparison voltage) V R, the voltage obtained by subtracting the input voltage V IN that sample (V R -V IN), Output from the output terminal.
  • the comparison unit 26 compares the output voltage output from the output terminal of the DA conversion unit 20 with the common potential, and outputs the comparison result.
  • comparing unit 26 may output a comparison result obtained by comparing the comparison voltage V R and the input voltage V IN.
  • the AD conversion apparatus 10 according to this modification can perform AD conversion with relatively little power.
  • the AD conversion apparatus 10 according to this modification may be configured to further include the S / H circuit 14 in the previous stage of the DA conversion unit 20.
  • FIG. 19 shows the configuration of the DA conversion unit 20 according to the seventh modification of the present embodiment together with the comparison unit 26.
  • the AD conversion apparatus 10 according to the present modification has substantially the same configuration and function as the AD conversion apparatus 10 according to the present embodiment illustrated in FIG.
  • the members having the same configuration and function are denoted by the same reference numerals, and description thereof will be omitted except for the differences.
  • the AD conversion apparatus 10 outputs digital output data corresponding to the differential analog input voltage (V IN ⁇ p , V IN ⁇ n ).
  • the DA converter 20 according to this modification includes a positive DA converter 96-p and a negative DA converter 96-n.
  • the positive-side DA converter 96-p is a charge redistribution type, and samples the positive-side input voltage V IN-p at the time of sampling and samples the positive-side input voltage V IN-p at the time of holding. Hold. Further, the positive side DA converter 96-p is supplied with the positive side reference voltage + V REF as a reference voltage at the time of holding. Then, DA converter 96-p on the positive side, at the time of the hold, given the comparison data D R, the result, the input voltage V IN-p the positive, the comparison of the positive side in response to the comparison data D R It outputs a voltage obtained by subtracting the voltage V R-p (V IN- p -V R-p).
  • the negative-side DA converter 96-n is a charge redistribution type, and samples the negative-side input voltage V IN-n at the time of sampling and samples the negative-side input voltage V IN-n at the time of holding. Hold. Further, the negative DA converter 96-n is supplied with a negative reference voltage ⁇ V REF in which positive and negative are inverted with respect to the positive reference voltage + V REF as a reference voltage at the time of holding.
  • DA converter 96-n of the negative side during holding, given the comparison data D R, the comparison of this result, the input voltage V IN-n a negative side, the negative side in accordance with the comparison data D R It outputs a voltage obtained by subtracting the voltage V R-n (V IN- n -V R-n).
  • the comparison unit 26 compares the difference voltage between the positive input voltage V IN-p and the negative input voltage V IN-n , the positive comparison voltage V R ⁇ p, and the negative A comparison result comparing the difference voltage with the comparison voltage V R ⁇ n is output.
  • Such a comparison unit 26 can output a comparison result obtained by comparing the comparison voltage V R of the input voltage V IN and the differential of the differential.

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Abstract

　変換対象ビットを出力データの上位側から順次に選択するビット選択部と、変換対象ビットが選択される毎に、変換対象ビットの値を判別するための比較データを出力するデータ制御部と、比較データに応じたアナログの比較信号を出力するＤＡ変換部と、比較開始を指示する比較制御信号を出力するタイミング発生部と、変換対象ビットがより上位ビットの場合に比較制御信号に示された比較開始のタイミングがより遅くなるように、変換対象ビットのビット位置に応じて比較制御信号のタイミングを変更する変更部と、変更部によりタイミングが変更された比較制御信号に示された比較開始のタイミングにおいて、入力信号と比較信号との比較を開始する比較部と、比較部が比較結果を出力した後に、ビット選択部に次の変換対象ビットを選択させる完了信号を出力する完了検出部とを備えるＡＤ変換装置を提供する。

Description

ＡＤ変換装置
　本発明は、ＡＤ変換装置に関する。特に本発明は、非同期方式の逐次比較型のＡＤ変換装置に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　出願番号　１２／１７６，４２２　　出願日　２００８年７月２１日
　非同期方式の逐次比較型のＡＤ変換装置が知られている（例えば特許文献１および非特許文献１参照）。非同期方式の逐次比較型のＡＤ変換装置は、ビット毎の変換処理をクロックに同期せずに実行する。
　また、下位ビットの処理期間を上位ビットの処理期間よりも長くした逐次比較型のＡＤ変換装置が知られている（例えば特許文献２および特許文献３参照）。特許文献２および特許文献３に記載されたＡＤ変換装置は、下位ビットの変換処理において、精度の良い比較結果を得ることができる。
日本国特許出願公開公報　特開平７－１７０１８５号 日本国特許出願公開公報　特開平７－２６４０７１号 日本国特許出願公開公報　特開２００１－２９２０６４号
Shuo-Wei Mike Chen, Robert W. Brodersen, "A 6b 600MS/s 5.3mW Asynchronous ADC in 0.13μm CMOS", ISSCC 2006 DIGEST OF TECHNICAL PAPERS, February 8,2006, p.574-575,p.674
　ところで、逐次比較型のＡＤ変換装置は、ＤＡＣから出力された比較信号がセットリングした後、コンパレータが比較動作を開始する。しかし、逐次比較型のＡＤ変換装置は、ＤＡＣから出力された比較信号がセットリングしてから長時間経過した後に、コンパレータが比較動作を開始した場合には、変換期間が長くなってしまう。従って、非同期方式の逐次比較型のＡＤ変換装置は、ＤＡＣから出力された比較信号がセットリングしてからより早いタイミングにおいて、入力信号と比較信号との比較を開始することが好ましい。
　また、特許文献２および特許文献３に記載された逐次比較型のＡＤ変換装置は、下位ビットの処理期間を、上位ビットの処理期間より長くするので、変換期間が長くなってしまっていた。
　上記課題を解決するために、本発明の第１の形態においては、アナログの入力信号に応じたデジタルの出力データを出力する逐次比較型のＡＤ変換装置であって、変換対象ビットを出力データの上位側から順次に選択するビット選択部と、変換対象ビットが選択される毎に、変換対象ビットの値を判別するための比較データを出力するデータ制御部と、比較データに応じたアナログの比較信号を出力するＤＡ変換部と、比較データをＤＡ変換部に与えてから所定時間遅延したタイミングにおいて、比較開始を指示する比較制御信号を出力するタイミング発生部と、変換対象ビットがより上位ビットの場合に比較制御信号に示された比較開始のタイミングがより遅くなるように、変換対象ビットのビット位置に応じて比較制御信号のタイミングを変更する変更部と、変更部によりタイミングが変更された比較制御信号に示された比較開始のタイミングにおいて、入力信号と比較信号との比較を開始する比較部と、比較部が比較結果を出力した後に、ビット選択部に次の変換対象ビットを選択させる完了信号を出力する完了検出部と、各ビットの値が比較部による比較結果に基づき決定される出力データを出力する出力部と、を備えるＡＤ変換装置を提供する。
　なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。 図２は、シーケンス制御部３４の動作フローを示す。 図３は、ＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。 図４は、ＡＤ変換装置１０の非同期逐次比較処理（図２のステップＳ１４）中における動作フローを示す。 図５は、ＡＤ変換装置１０の非同期逐次比較処理（図２のステップＳ１４）中における、ＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。 図６は、データ制御部１８による比較データの生成処理の一例を示す。 図７は、本実施形態に係る比較部２６の構成の一例を示す。 図８は、本実施形態に係る完了検出部３０の構成の一例を示す。 図９は、図７に示された構成の比較部２６が出力する正側結果信号および負側結果信号の一例、および、図８に示された完了検出部３０が出力する完了信号の一例を示す。 図１０は、本実施形態の第１変形例に係るＡＤ変換装置１０の構成を示す。 図１１は、本実施形態の第１変形例に係るメモリ４０に記憶された遅延量の一例を示す。 図１２は、本実施形態の第２変形例に係るＡＤ変換装置１０の構成を示す。 図１３は、第２変形例に係るＡＤ変換装置１０のキャリブレーション時の処理フローの一例を示す。 図１４は、本実施形態の第３変形例に係るＡＤ変換装置１０の構成を示す。 図１５は、本実施形態の第４変形例に係るＡＤ変換装置１０の構成を示す。 図１６は、本実施形態の第５変形例に係るＡＤ変換装置１０の構成を示す。 図１７は、図１６に示された第５変形例に係るＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。 図１８は、本実施形態の第６変形例に係るＤＡ変換部２０の構成を比較部２６とともに示す。 図１９は、本実施形態の第７変形例に係るＤＡ変換部２０の構成を比較部２６とともに示す。
　以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。ＡＤ変換装置１０は、非同期方式の逐次比較型のＡＤ（ＡＮＡＬＯＧ　ＴＯ　ＤＩＧＩＴＡＬ）変換装置であって、アナログの入力信号に応じたデジタルの出力データを出力する。本実施形態において、ＡＤ変換装置１０は、アナログの入力信号の電圧値ＶＩＮをＮビット（Ｎは２以上の整数）のデジタルの出力データＤＯに変換する。
　ＡＤ変換装置１０は、Ｓ／Ｈ回路１４と、ビット選択部１６と、データ制御部１８と、ＤＡ変換部２０と、タイミング発生部２２と、変更部２４と、比較部２６と、保持部２８と、完了検出部３０と、出力部３２と、シーケンス制御部３４とを備える。Ｓ／Ｈ回路１４は、入力信号をサンプルする。そして、Ｓ／Ｈ回路１４は、サンプルしたアナログの入力信号をホールドする。
　ビット選択部１６は、変換開始信号または完了信号が与えられたことに応じて、変換対象ビットを出力データの上位側から順次に選択する。ビット選択部１６は、一例として、出力データの最上位のビット（第Ｎビット）から最下位ビット（第１ビット）まで、１ビットずつ順次に変換対象ビットを選択してよい。
　データ制御部１８は、ビット選択部１６により変換対象ビットが選択される毎に、変換対象ビットの値を判別するための比較データを生成する。すなわち、データ制御部１８は、出力データの変換対象ビットの値が０であるか１であるかを判別するための比較信号を表す比較データを出力する。そして、データ制御部１８は、生成した比較データをＤＡ変換部２０に出力する。なお、比較データの生成方法については、詳細を図６において説明する。
　ＤＡ変換部２０は、データ制御部１８から与えられた比較データに応じたアナログの比較信号を出力する。すなわち、ＤＡ変換部２０は、データ制御部１８から比較データが与えられる毎にＤＡ変換をする。ＤＡ変換部２０は、一例として、容量アレイ型のＤＡ変換器であってよい。
　タイミング発生部２２は、比較データをＤＡ変換部２０に与えてから所定時間遅延したタイミングにおいて、比較開始を指示する比較制御信号を出力する。さらに、タイミング発生部２２は、比較開始を指示してから所定時間遅延したタイミングにおいて、リセットを指示する比較制御信号を出力する。タイミング発生部２２は、一例として、先行エッジ（例えば立ち上がりエッジ）が比較開始を示し、末尾エッジ（例えば立ち下がりエッジ）がリセットを示すパルス状の比較制御信号を発生してよい。
　変更部２４は、変換対象ビットがより上位ビットの場合に、比較制御信号に示された比較開始のタイミングがより遅くなるようにタイミング発生部２２が出力した比較制御信号のタイミングを変更する。すなわち、変更部２４は、比較データがＤＡ変換部２０に与えられてから比較部２６が比較動作を開始するまでの時間（比較部２６の待機時間）を、変換対象ビットが下位ビットである場合より上位ビットである場合の方が長くなるように、制御する。
　変更部２４は、一例として、タイミング発生部２２から出力された比較制御信号を、変換対象ビットの位置に応じた遅延量で遅延することによって、比較制御信号のタイミングを変更してよい。そして、変更部２４は、タイミングを変更した比較制御信号を比較部２６に与える。なお、変更部２４は、出力データの全てのビットのうち待機時間が互いに同一となる隣接する一部のビットが含まれるように、比較制御信号のタイミングを変更してもよい。
　比較部２６は、変更部２４によりタイミングが変更された比較制御信号に示された比較開始のタイミングにおいて、入力信号と比較信号との比較を開始する。比較部２６は、一例として、比較制御信号の先行エッジ（例えば立ち上がりエッジ）が比較開始を示す場合、当該比較制御信号の先行エッジのタイミングにおいて比較動作を開始してよい。比較部２６は、比較動作を開始してから、入力信号と比較信号とを比較した比較結果を出力する。なお、比較部２６は、比較動作を開始してから比較結果を出力するまでに遅延を生じさせる。比較部２６が比較動作を開始してから比較結果を出力するまで遅延時間を、以下、応答時間という。
　比較部２６は、一例として、比較結果として、入力信号が比較信号より大きいか否かを表す論理値を出力してよい。比較部２６は、一例として、入力信号が比較信号より大きい場合には１、入力信号が比較信号以下である場合には０を出力してよい。
　そして、比較部２６は、変更部２４によりタイミングが変更された比較制御信号に示されたリセットのタイミングにおいて、比較結果がリセットされる。比較部２６は、一例として、比較制御信号の末尾エッジ（例えば立ち下がりエッジ）がリセットを示す場合、当該比較制御信号の末尾エッジのタイミングにおいてリセット動作を開始してよい。比較部２６は、一例として、比較結果がリセットされたことに応じて、予め定められた論理値（例えば０または１の一方）を出力してよい。なお、以下、比較部２６に比較開始の指示が与えられてから比較部２６がリセットされるまでの期間を比較期間、比較部２６がリセットされてから次に比較部２６に比較開始の指示が与えられるまでの期間をリセット期間と呼ぶ。
　このような比較部２６は、ＤＡ変換部２０が比較信号を出力したことに応じて入力信号と比較信号との比較結果を出力し、比較結果を出力した後にリセットされる。なお、本実施形態において、比較部２６は、差動の比較結果を出力する。すなわち、比較部２６は、比較期間において、比較結果を差動の論理値で表す正側結果信号および負側結果信号を出力する。また、比較部２６は、リセット期間において、一方の値に固定された論理値を表す正側結果信号および負側結果信号を出力する。
　保持部２８は、比較部２６から比較結果が出力されたことに応じて比較結果を取り込み、取り込んだ比較結果を保持する。保持部２８は、比較部２６の比較結果がリセットされた場合であっても、比較部２６が次に新たな比較結果を出力するまで、取り込んだ比較結果を保持し続ける。なお、本実施形態において、保持部２８は、差動の比較結果を保持する。これに代えて、保持部２８は、差動の比較結果のうち一方の比較結果（例えば正側の比較結果）を保持してもよい。
　完了検出部３０は、比較部２６が比較結果を出力した後に、ビット選択部１６に次の変換対象ビットを選択させる完了信号を出力する。本実施形態において、完了検出部３０は、比較部２６が比較結果を出力したことを検出して、比較部２６のリセットに先立って完了信号を出力する。完了検出部３０は、一例として、比較部２６の正側結果信号の論理値と負側結果信号の論理値とが不一致となったタイミングにおいて、完了信号を出力してよい。このような完了検出部３０は、ビット選択部１６により選択される変換対象ビットを、現在のビットから１つ下位のビットへ遷移させることができる。
　出力部３２は、出力データの各ビットの値を、比較部２６が出力した比較結果に基づき決定する。出力部３２は、一例として、変換対象ビットに選択されている場合において、入力信号が比較信号より大きいとの比較結果が出力されたビットの値を１、入力信号が比較信号以下との比較結果が出力されたビットの値を０としてよい。そして、出力部３２は、出力データの全てのビットの値を決定したことに応じて、出力データを外部に出力する。出力部３２は、当該出力データを、次の出力データが決定されるまで出力し続ける。
　シーケンス制御部３４は、当該ＡＤ変換装置１０の全体の動作を制御する。シーケンス制御部３４は、外部からサンプリング周期を表すクロックを受ける。そして、シーケンス制御部３４は、クロックを受けたことに応じて、サンプル期間およびホールド期間を指定するサンプル信号を生成してＳ／Ｈ回路１４に与える。また、シーケンス制御部３４は、クロックを受けたことに応じて、変換開始信号を生成してビット選択部１６に与える。
　図２は、シーケンス制御部３４の動作フローを示す。シーケンス制御部３４は、サンプリング周期毎に（クロックが与えられる毎に）、ステップＳ１２～ステップＳ１５の処理を実行する（Ｓ１１、Ｓ１６）。
　サンプリング周期毎に、まず、シーケンス制御部３４は、Ｓ／Ｈ回路１４に入力信号をサンプルさせる（Ｓ１２）。入力信号のサンプルが完了すると、シーケンス制御部３４は、Ｓ／Ｈ回路１４にサンプルした入力信号をホールドさせる（Ｓ１３）。以後、シーケンス制御部３４は、Ｓ／Ｈ回路１４に入力信号をホールドさせ続ける。
　次に、シーケンス制御部３４は、ビット選択部１６に変換開始信号を与えて、ビット選択部１６等に非同期逐次比較処理を実行させる（Ｓ１４）。非同期逐次比較処理の具体的な動作フローは、詳細を図４において説明する。
　シーケンス制御部３４は、ビット選択部１６等に非同期逐次比較処理を実行させた結果、入力信号に応じた出力データを出力部３２から出力させることができる。次に、シーケンス制御部３４は、次のサンプリング周期が開始されるまで、当該ＡＤ変換装置１０の動作を休止させる（Ｓ１５）。これにより、シーケンス制御部３４は、当該ＡＤ変換装置１０により消費される電力を抑えることができる。
　図３は、ＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。シーケンス制御部３４は、サンプリング周期毎にクロックが与えられる（時刻ｔ１１、ｔ１６）。なお、サンプリング周期は、固定された期間であってもよいし、適宜変動する期間であってもよい。
　シーケンス制御部３４は、クロックを受けると、サンプル信号を例えばＨ論理にしてＳ／Ｈ回路１４にサンプル動作を開始させる（時刻ｔ１２）。Ｓ／Ｈ回路１４は、サンプル信号が例えばＨ論理となっている期間において、入力信号をサンプルする（時刻ｔ１２～ｔ１３）。
　次に、シーケンス制御部３４は、サンプル信号をＨ論理にしてから一定期間経過後において、サンプル信号を例えばＬ論理にしてＳ／Ｈ回路１４にホールド動作を開始させる（時刻ｔ１３）。Ｓ／Ｈ回路１４は、サンプル信号が例えばＬ論理となっている期間において、サンプルした入力信号をホールドする（時刻ｔ１３～時刻ｔ１６）。
　次に、シーケンス制御部３４は、Ｓ／Ｈ回路１４にホールド動作を開始させた後に、ビット選択部１６に変換開始信号を与える（時刻ｔ１３）。ビット選択部１６等は、変換開始信号を受けたことに応じて、非同期逐次比較処理を実行する（時刻ｔ１４～ｔ１５）。そして、シーケンス制御部３４は、非同期逐次比較処理を終了すると（時刻ｔ１５）、次にクロックが与えられるまで、当該ＡＤ変換装置１０の動作を休止する（時刻ｔ１５～ｔ１６）。
　図４は、ＡＤ変換装置１０の非同期逐次比較処理（図２のステップＳ１４）中における動作フローを示す。まず、ビット選択部１６は、変換開始信号または完了信号が与えられたことに応じて（Ｓ２１のＹｅｓ）、現在選択されている変換対象ビットが最下位ビットであるか否かを判定する（Ｓ２２）。
　現在選択されている変換対象ビットが最下位ビットでない場合（Ｓ２２のＮｏ）、ビット選択部１６は、出力データの各ビットの中から新たな変換対象ビットを選択する（Ｓ２３）。より具体的には、ビット選択部１６は、変換開始信号を受けた場合、出力データの最上位ビットを変換対象ビットとして選択する。また、ビット選択部１６は、完了信号を受けた場合、現在の変換対象ビットから１つ下位のビットを、新たな変換対象ビットとして選択する。
　次に、ビット選択部１６が新たな変換対象ビットを選択すると、データ制御部１８は、選択された変換対象ビットの値を判別するための比較データを生成して、ＤＡ変換部２０に出力する（Ｓ２４）。なお、比較データの生成方法については、詳細を図６において説明する。
　次に、ＤＡ変換部２０は、比較データが与えられると、当該比較データに応じた比較信号を出力する（Ｓ２５）。次に、比較部２６は、比較データがＤＡ変換部２０に与えられてから、ＤＡ変換部２０から出力された比較信号が安定するまでの時間（セットリング時間）、比較処理を待機する（Ｓ２６）。次に、比較部２６は、セットリング時間が経過した後、入力信号と比較信号との比較動作を開始する（Ｓ２７）。
　次に、比較部２６は、入力信号と比較信号とを比較した比較結果を出力する（Ｓ２８）。次に、出力部３２は、比較部２６が比較結果を出力したことに応じて、出力データの変換対象ビットの値を決定する（Ｓ３０）。出力部３２は、一例として、入力信号が比較信号より大きいとの比較結果が出力された場合には変換対象ビットの値を１、入力信号が比較信号以下との比較結果が出力された場合には変換対象ビットの値を０と決定してよい。そして、比較部２６は、比較動作を開始してから所定の比較期間が経過した後、リセットされる（Ｓ３１）。
　ここで、完了検出部３０は、比較部２６が比較結果を出力したことを検出して、比較部２６のリセットに先立って完了信号を出力する（Ｓ２９）。完了検出部３０は、一例として、比較部２６の正側結果信号の論理値と負側結果信号の論理値とが不一致となったタイミングを検出することにより、比較部２６が比較結果を出力したことを検出してもよい。これにより、ビット選択部１６は、比較部２６がリセットされるのに先立って完了信号を受けることができるので（Ｓ２１）、次のビットの処理をより早く開始することができる。
　そして、ビット選択部１６は、出力データの最上位ビットから最下位ビットまでの全てのビットを選択すると（Ｓ２２のＹｅｓ）、出力部３２に対して最下位ビットまで処理を終えたことを通知して、処理をステップＳ３２に遷移する。出力部３２は、ビット選択部１６から最下位ビットまで処理を終えたことの通知を受けると、出力データの全てのビットの値を外部に出力する（Ｓ３２）。出力部３２は、出力データを出力すると、非同期逐次比較処理を終了する。
　図５は、ＡＤ変換装置１０の非同期逐次比較処理（図２のステップＳ１４）中における、ＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。まず、変換開始信号が出力されたことに応じて（時刻ｔ２１）、ビット選択部１６は、最上位ビット（Ｎビット目）を変換対象ビットとして選択する（時刻ｔ２２）。
　次に、データ制御部１８は、当該変換対象ビットの値を判別するための比較データをＤＡ変換部２０に出力する（時刻ｔ２３）。ＤＡ変換部２０は、比較データを受けたことに応じて比較信号を出力する。
　次に、比較部２６は、比較信号がセットリングした後に比較開始の指示を受け（時刻ｔ２４）、入力信号と比較信号との比較動作を開始する。比較部２６は、比較開始の指示を受けてから応答時間の経過後、比較結果を出力する（ｔ２５）。そして、比較部２６は、比較開始の指示を受けてから一定期間の経過後に、リセットされる（ｔ２６）。
　なお、比較部２６の応答時間（比較開始の指示を受けてから比較結果を出力するまでの時間）は、比較部２６に与えられる比較信号と入力信号との差がより小さい方が、より長くなる。従って、タイミング発生部２２は、比較部２６に比較動作を開始させてから比較部２６をリセットするまでの期間（比較期間）を、比較部２６の応答時間の最悪値と比較して長くするように、比較制御信号の発生タイミングを制御する。これにより、タイミング発生部２２は、比較信号と入力信号との差が微小である場合であっても、確実に、比較部２６が比較結果を出力した後に比較部２６をリセットすることができる。
　また、完了検出部３０は、比較部２６が比較結果を出力したことを検出して、リセットに先立って完了信号を出力する（時刻ｔ２５）。ビット選択部１６は、完了信号が出力されたことに応じて、新たな変換対象ビットを選択する（時刻ｔ２７）。そして、以後、ＡＤ変換装置１０は、時刻ｔ２２から時刻ｔ２７までと同様の処理を繰り返す。
　ここで、ＤＡ変換部２０から出力される比較信号は、新たな変換対象ビットが選択される毎に変化する。比較信号の変化量は、バイナリサーチにより値が定まるので、変換対象ビットが下位ビットに遷移するにつれて小さくなる。つまり、比較信号の変化量は、変換対象ビットがより上位ビットの場合、より大きくなる。
　また、ＤＡ変換部２０のセットリング時間は、比較信号の変化がより大きい方が、より長くなる。従って、ＤＡ変換部２０のセットリング時間は、変換対象ビットがより上位ビットの方が、より長くなる。
　そこで、変更部２４は、変換対象ビットがより上位ビットの場合に比較開始のタイミングがより遅くなるように、タイミング発生部２２が出力した比較制御信号のタイミングを変更する。すなわち、変更部２４は、比較データがＤＡ変換部２０に与えられてから比較部２６が比較動作を開始するまでの待機時間Ｔｓを、変換対象ビットが下位ビットである場合より上位ビットである場合の方が長くなるように、制御する。これにより、変更部２４は、変換対象ビットがいずれのビット位置であっても、比較信号がセットリングした後に比較部２６に比較動作を開始させ、且つ、比較信号がセットリングしてから比較部２６が比較を開始するまでの冗長時間を短くすることができる。
　以上により、ＡＤ変換装置１０は、比較部２６の比較動作を適切なタイミングで開始することができる。従って、このような、ＡＤ変換装置１０によれば、変換期間をより短くすることができる。
　図６は、データ制御部１８による比較データの生成処理の一例を示す。なお、本例において、当該ＡＤ変換装置１０の入力信号範囲は、０以上Ｖｒｅｆ以下である。
　データ制御部１８は、ビット選択部１６により変換対象ビットが選択される毎に、選択された変換対象ビットの値を判別するための比較データを出力する。より具体的には、データ制御部１８は、選択された変換対象ビットより上位のビットが比較結果に基づき決定された値であり且つ変換対象ビットが０となる出力データと、変換対象ビットより上位のビットが比較結果に基づき決定された値であり且つ変換対象ビットが１となる出力データとの境界を表す比較データを出力する。これにより、データ制御部１８は、比較信号と入力信号との大きさを比較した比較結果に基づき、当該変換対象ビットの値が０であるかまたは１であるかを出力部３２に判別させることができる。
　例えば変換対象ビットが最上位ビット（Ｎビット）である場合、データ制御部１８は、入力信号範囲の中心レベル（Ｖｒｅｆ／２）を表す比較データを出力してよい。データ制御部１８は、一例として、変換対象ビット（最上位ビット）が１とされ、それ以外のビットが０とされた比較データを出力してよい。
　さらに、変換対象ビットが下位ビットに遷移していく毎に、データ制御部１８は、バイナリサーチで絞り込まれた比較範囲の中心レベルを表す比較データを出力してよい。データ制御部１８は、一例として、変換対象ビットより上位の各ビットが比較結果に応じて決定された値とされ、変換対象ビットが１とされ、変換対象ビットより下位のビットが０とされた比較データを出力してよい。
　図７は、本実施形態に係る比較部２６の構成の一例を示す。比較部２６は、差動増幅器１０２と、正側バッファ１０４と、負側バッファ１０６と、ラッチコア１０８とを備える。差動増幅器１０２は、比較対象となる２つの信号（入力信号ＶＩＮおよび比較信号ＶＲ）を受ける。差動増幅器１０２は、入力信号ＶＩＮおよび比較信号ＶＲの差を増幅した正側差信号ＶＰを、正側出力端子から出力する。また、差動増幅器１０２は、正側差信号ＶＰに対して、コモン電位を中心に正負が反転したレベルの負側差信号ＶＮを、負側出力端子から出力する。
　正側バッファ１０４は、正側差信号ＶＰを受けて、正側差信号ＶＰを論理レベルを表す正側結果信号に変換する。本例において、正側バッファ１０４は、正側バッファ内ｎＭＯＳＦＥＴ１４２を有する。正側バッファ内ｎＭＯＳＦＥＴ１４２のゲートには、差動増幅器１０２の正側出力端子から出力された正側差信号ＶＰが与えられる。
　負側バッファ１０６は、負側差信号ＶＮを受けて、負側差信号ＶＮを正側結果信号に対して反転した論理レベルを表す負側結果信号に変換する。本例において、負側バッファ１０６は、負側バッファ内ｎＭＯＳＦＥＴ１４４を有する。負側バッファ内ｎＭＯＳＦＥＴ１４４のゲートには、差動増幅器１０２の負側出力端子から出力された負側差信号ＶＮが与えられる。
　ラッチコア１０８は、比較期間中において、正側結果信号の論理レベルおよび負側結果信号の論理レベルを保持する。また、ラッチコア１０８は、リセット期間中において、内部に保持している正側結果信号の論理レベルおよび負側結果信号の論理レベルの両者を、所定論理値を表す論理レベルにリセットする。
　本例において、ラッチコア１０８は、リセットｎＭＯＳＦＥＴ１４０と、正側ｎＭＯＳＦＥＴ１４６と、正側ｐＭＯＳＦＥＴ１４８と、負側ｎＭＯＳＦＥＴ１５０と、負側ｐＭＯＳＦＥＴ１５２と、正側リセットｐＭＯＳＦＥＴ１５４と、負側リセットｐＭＯＳＦＥＴ１５６とを有する。リセットｎＭＯＳＦＥＴ１４０は、ゲートに比較制御信号が与えられる。リセットｎＭＯＳＦＥＴ１４０のソースは、グランド電位（Ｌ論理レベル）に接続される。リセットｎＭＯＳＦＥＴ１４０のドレインは、正側バッファ内ｎＭＯＳＦＥＴ１４２のソースおよび負側バッファ内ｎＭＯＳＦＥＴ１４４のソースに接続される。このようなリセットｎＭＯＳＦＥＴ１４０は、比較制御信号がＨ論理（比較期間）においてオンとなり、Ｌ論理（リセット期間）においてオフとなる。
　正側ｎＭＯＳＦＥＴ１４６のゲートおよび正側ｐＭＯＳＦＥＴ１４８のゲートは、共通に接続される。正側ｎＭＯＳＦＥＴ１４６のドレインおよび正側ｐＭＯＳＦＥＴ１４８のドレインは、共通に接続される。正側ｎＭＯＳＦＥＴ１４６のソースは、負側バッファ内ｎＭＯＳＦＥＴ１４４のドレインに接続される。正側ｐＭＯＳＦＥＴ１４８のソースは、電源電位（Ｈ論理レベル）に接続される。このような正側ｎＭＯＳＦＥＴ１４６および正側ｐＭＯＳＦＥＴ１４８は、ゲートおよびドレインが共通に接続されているので、一方がオンの場合、他方がオフとなるように動作する。
　負側ｎＭＯＳＦＥＴ１５０のゲートおよび負側ｐＭＯＳＦＥＴ１５２のゲートは、共通に接続される。負側ｎＭＯＳＦＥＴ１５０のドレインおよび負側ｐＭＯＳＦＥＴ１５２のドレインは、共通に接続される。負側ｎＭＯＳＦＥＴ１５０のソースは、正側バッファ内ｎＭＯＳＦＥＴ１４２のドレインに接続される。負側ｐＭＯＳＦＥＴ１５２のソースは、電源電位（Ｈ論理レベル）に接続される。このような負側ｎＭＯＳＦＥＴ１５０および負側ｐＭＯＳＦＥＴ１５２は、ゲートおよびドレインが共通に接続されているので、一方がオフの場合、他方がオンとなるように動作する。
　また、正側ｎＭＯＳＦＥＴ１４６および正側ｐＭＯＳＦＥＴ１４８のドレインは、正側出力端子１６０に接続される。負側ｎＭＯＳＦＥＴ１５０および負側ｐＭＯＳＦＥＴ１５２のドレインは、負側出力端子１６２に接続される。
　さらに、正側ｎＭＯＳＦＥＴ１４６および正側ｐＭＯＳＦＥＴ１４８のゲートは、負側ｎＭＯＳＦＥＴ１５０および負側ｐＭＯＳＦＥＴ１５２のドレインに接続される。また、負側ｎＭＯＳＦＥＴ１５０および負側ｐＭＯＳＦＥＴ１５２のゲートは、正側ｎＭＯＳＦＥＴ１４６および正側ｐＭＯＳＦＥＴ１４８のドレインに接続される。
　従って、正側ｎＭＯＳＦＥＴ１４６がオン且つ正側ｐＭＯＳＦＥＴ１４８がオフの場合、負側ｎＭＯＳＦＥＴ１５０はオフとなり、負側ｐＭＯＳＦＥＴ１５２は、オンとなる。また、正側ｎＭＯＳＦＥＴ１４６がオフ且つ正側ｐＭＯＳＦＥＴ１４８がオンの場合、負側ｎＭＯＳＦＥＴ１５０は、オンとなり、負側ｐＭＯＳＦＥＴ１５２は、オフとなる。このことから、正側出力端子１６０が電源電位（Ｈ論理レベル）の場合には、負側出力端子１６２がグランド電位（Ｌ論理レベル）となり、負側出力端子１６２がグランド電位（Ｌ論理レベル）の場合には、正側出力端子１６０が電源電位（Ｈ論理レベル）となるように、互いに反転したスイッチング動作をする。
　正側リセットｐＭＯＳＦＥＴ１５４は、ゲートに比較制御信号が与えられる。正側リセットｐＭＯＳＦＥＴ１５４のドレインは、正側出力端子１６０に接続される。正側リセットｐＭＯＳＦＥＴ１５４のソースは、電源電位（Ｈ論理レベル）に接続される。このような正側リセットｐＭＯＳＦＥＴ１５４は、比較制御信号がＨ論理（比較期間）においてオフとなり、Ｌ論理（リセット期間）においてオンとなる。
　負側リセットｐＭＯＳＦＥＴ１５６は、ゲートに比較制御信号が与えられる。負側リセットｐＭＯＳＦＥＴ１５６のドレインは、負側出力端子１６２に接続される。負側リセットｐＭＯＳＦＥＴ１５６のソースは、電源電位（Ｈ論理レベル）に接続される。このような負側リセットｐＭＯＳＦＥＴ１５６は、比較制御信号がＨ論理（比較期間）においてオフとなり、Ｌ論理（リセット期間）においてオンとなる。
　このような構成の比較部２６は、リセット期間において、リセットｎＭＯＳＦＥＴ１４０がオフ、正側リセットｐＭＯＳＦＥＴ１５４および負側リセットｐＭＯＳＦＥＴ１５６がオンとなる。これにより、比較部２６は、リセット期間において、正側出力端子１６０および負側出力端子１６２から所定論理レベル（Ｈ論理レベル）を出力することができる。
　また、このような構成の比較部２６は、比較期間において、リセットｎＭＯＳＦＥＴ１４０がオン、正側リセットｐＭＯＳＦＥＴ１５４および負側リセットｐＭＯＳＦＥＴ１５６がオフとなる。従って、比較期間の開始タイミングにおいて、正側差信号ＶＰが負側差信号ＶＮより大きい場合、正側バッファ内ｎＭＯＳＦＥＴ１４２のドレインの電位が低く、負側バッファ内ｎＭＯＳＦＥＴ１４４のドレインの電位が高くなる。これにより、正側ｎＭＯＳＦＥＴ１４６がオフ、正側ｐＭＯＳＦＥＴ１４８がオン、負側ｎＭＯＳＦＥＴ１５０がオン、負側ｐＭＯＳＦＥＴ１５２がオフとなる。この結果、正側出力端子１６０がＨ論理レベルとなり、負側出力端子１６２がＬ論理レベルとなる。
　また、比較期間の開始タイミングにおいて、正側差信号ＶＰが負側差信号ＶＮより小さい場合、正側バッファ内ｎＭＯＳＦＥＴ１４２のドレインの電位が高くなり、負側バッファ内ｎＭＯＳＦＥＴ１４４のドレインの電位が低くなる。これにより、正側ｎＭＯＳＦＥＴ１４６がオン、正側ｐＭＯＳＦＥＴ１４８がオフ、負側ｎＭＯＳＦＥＴ１５０がオフ、負側ｐＭＯＳＦＥＴ１５２がオンとなる。この結果、正側出力端子１６０がＬ論理レベルとなり、負側出力端子１６２がＨ論理レベルとなる。
　このようにして比較部２６は、比較期間において、比較結果を差動の論理値で表す正側結果信号および負側結果信号を出力することができる。さらに、比較部２６は、リセット期間において、一方の値に固定された論理値（例えばＨ論理）を表す正側結果信号および負側結果信号を出力することができる。
　図８は、本実施形態に係る完了検出部３０の構成の一例を示す。完了検出部３０は、一例として、ＥＸＯＲ回路６０を有してよい。ＥＸＯＲ回路６０は、正側結果信号の論理値と負側結果信号の論理値とが不一致の場合に第１の論理（例えばＨ論理）となり、一致する場合において第２の論理（例えば、Ｌ論理）となる信号を出力する。このようにして、完了検出部３０は、正側結果信号の論理値と負側結果信号の論理値とが不一致となったタイミングにおいて完了信号を出力することができる。
　なお、完了検出部３０は、ＥＸＯＲ回路６０に代えて、正側結果信号と負側結果信号との差を増幅した増幅信号を出力する差動増幅器と、増幅信号の絶対値が予め定められた値より大きくなったタイミングにおいて完了信号を出力するコンパレータとを有してもよい。このような構成であっても、ＥＸＯＲ回路６０は、比較部２６のリセットに先立って、完了信号を出力することができる。
　図９は、図７に示された構成の比較部２６が出力する正側結果信号および負側結果信号の一例、および、図８に示された完了検出部３０が出力する完了信号の一例を示す。比較部２６内の差動増幅器１０２は、比較開始の指示が与えられると（時刻ｔ１０１）、入力信号と比較信号との差を差動増幅する（時刻ｔ１０１～ｔ１０２）。比較開始の指示から所定時間遅延した後（時刻ｔ１０２）、比較部２６内の正側バッファ１０４および負側バッファ１０６は、正側結果信号をＨ論理（またはＬ論理）とし、負側結果信号を正側結果信号とは逆の論理とする。ラッチコア１０８は、リセットの指示が与えられるまで、正側結果信号および負側結果信号の論理を保持する（時刻ｔ１０２～ｔ１０３）。
　ここで、完了検出部３０内のＥＸＯＲ回路６０は、正側結果信号の論理および負側結果信号の論理が不一致となったタイミングにおいて（時刻ｔ１０２）、完了信号をＬ論理からＨ論理に変化させる。このようにして、完了検出部３０は、比較部２６のリセットに先立って、完了信号を出力することができる。
　図１０は、本実施形態の第１変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
　本変形例に係るＡＤ変換装置１０は、メモリ４０を更に備える。メモリ４０は、出力データのビット位置毎に遅延量を記憶する。そして、本変形例に係るＡＤ変換装置１０は、ビット選択部１６により選択された変換対象ビットの位置に対応する遅延量をメモリ４０から読み出して、読み出した遅延量に応じて比較制御信号を遅延する。
　図１１は、本実施形態の第１変形例に係るメモリ４０に記憶された遅延量の一例を示す。メモリ４０は、一例として、出力データの各ビット位置（例えば、第Ｎビット～第１ビットのそれぞれ）に対応付けて、遅延量を記憶する。メモリ４０は、一例として、上位ビットの方がより大きい遅延量を記憶してよい。このような本変形例に係るＡＤ変換装置１０は、変換対象ビットの位置に応じた適切なタイミングにおいて、比較部２６に比較動作を開始させることができる。
　図１２は、本実施形態の第２変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１０に示した第１変形例に係るＡＤ変換装置１０と略同一の構成および機能を採るので、第１変形例に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
　本変形例に係るＡＤ変換装置１０は、測定信号発生部４２と、セットリング測定部４４とを更に備える。測定信号発生部４２は、キャリブレーション時において、データ制御部１８が出力した比較データに代えて、測定データをＤＡ変換部２０に与えて、測定データに応じた比較信号をＤＡ変換部２０から出力させる。
　また、測定信号発生部４２は、キャリブレーション時において、入力信号に代えて、予め定められたアナログの測定信号をＤＡ変換部２０に与える。また、測定信号発生部４２は、キャリブレーション時において、シーケンス制御部３４に代わって、サンプル信号をＳ／Ｈ回路１４に与える。
　セットリング測定部４４は、キャリブレーション時において、測定データがＤＡ変換部２０に与えられてから、測定データに応じた比較信号がセットリングするまでの時間を測定する。また、セットリング測定部４４は、キャリブレーション時において、変更部２４に代わって、比較部２６に比較制御信号を与える。そして、セットリング測定部４４は、測定した時間に基づき出力データのビット位置毎の遅延量を算出してメモリ４０に書き込む。
　図１３は、第２変形例に係るＡＤ変換装置１０のキャリブレーション時の処理フローの一例を示す。まず、測定信号発生部４２は、アナログの測定信号をＳ／Ｈ回路１４にサンプルさせる（Ｓ４１）。続いて、測定信号発生部４２は、Ｓ／Ｈ回路１４にサンプルした測定信号をホールドさせる（Ｓ４２）。
　次に、測定信号発生部４２は、キャリブレーションを実行するビット（測定対象ビット）のそれぞれについて、ステップＳ４４からステップＳ５４までの処理を実行する（Ｓ４３、Ｓ５５）。
　次に、測定信号発生部４２は、設定時間を順次に変更しながら、ステップＳ４５からステップＳ５０までの処理を繰返して実行する（Ｓ４４、Ｓ５１）。なお、設定時間は、ＤＡ変換部２０に測定データを与えてから、比較部２６が比較動作を開始するまでの時間を表す。
　ステップＳ４５からステップＳ５０までの一連の処理において、まず、測定信号発生部４２は、第１の測定データをＤＡ変換部２０に与える（Ｓ４５）。続いて、測定信号発生部４２は、所定時間（ＤＡ変換部２０から出力された比較信号がセットリングするのに十分な時間）、処理を待機する（Ｓ４６）。続いて、測定信号発生部４２は、第２の測定データをＤＡ変換部２０に与える（Ｓ４７）。
　ここで、第１の測定データ、第２の測定データおよび測定信号は、測定信号が、第１の測定データをＤＡ変換した第１の比較信号と第２の測定データをＤＡ変換した第２の比較信号との間となるような関係を有する。これにより、測定信号発生部４２は、ＤＡ変換部２０に対して第１の測定データを与えた後に第２の測定データを与えた場合、所定タイミングより早く比較部２６が比較動作を開始した場合の比較結果と、所定タイミングより遅く比較部２６が比較動作を開始した場合の比較結果とを、反転した関係とすることができる。
　さらに、第１の測定データおよび第２の測定データは、測定対象ビットの値が互いに反転しており、測定対象ビット以外の値が同一となる関係を有してよい。これにより、測定信号発生部４２は、ＤＡ変換部２０に対して第１の測定データを与えた後に第２の測定データを与えた場合、ＤＡ変換部２０から出力される比較信号を、測定対象ビットの重みに応じたレベル分変化させることができる。
　さらに、第２の測定データは、測定信号に近接した値であってよい。これにより、測定信号発生部４２は、ＤＡ変換部２０に対して第１の測定データを与えた後に第２の測定データを与えた場合、比較信号がセットリングしたタイミングより早く比較部２６が比較動作を開始した場合の比較結果と、比較信号がセットリングしたタイミングより後に比較部２６が比較動作を開始した場合の比較結果とを反転した関係とすることができる。
　次に、セットリング測定部４４は、第２の測定データがＤＡ変換部２０に与えられてから、Ｓ４４において設定された設定時間分、処理を待機する（Ｓ４８）。次に、セットリング測定部４４は、第２の測定データをＤＡ変換部２０に与えてから設定時間を経過したタイミングにおいて、比較部２６に比較動作を開始させる（Ｓ４９）。次に、セットリング測定部４４は、比較部２６による比較結果を取得する（Ｓ５０）。
　そして、測定信号発生部４２は、設定時間を順次に変更していき（例えば、設定時間を順次に長くまたは短くしていき）、比較結果が直前の比較結果から反転する（比較結果が変化する）設定時間を検出する（Ｓ４４、Ｓ５１）。測定信号発生部４２は、比較結果が直前の比較結果から反転した設定時間を検出すると、ステップＳ４５からステップＳ５０までの繰返し処理を終了して、処理をステップＳ５２に遷移させる（Ｓ５１）。
　次に、セットリング測定部４４は、比較結果が反転した設定時間に基づいて、ＤＡ変換部２０が出力した比較信号のセットリング時間を算出する（Ｓ５２）。セットリング測定部４４は、一例として、測定信号と第１の測定データに応じた第１の比較信号との差、および、測定信号と第２の測定データに応じた第２の比較信号との差の比率と、比較結果が反転したときの設定時間とから、セットリング時間を算出してよい。
　次に、セットリング測定部４４は、算出したセットリング時間に基づき、当該ビットが変換対象ビットに選択された場合の遅延量を算出する（Ｓ５３）。次に、セットリング測定部４４は、算出した遅延量をメモリ４０に書き込む（Ｓ５４）。
　そして、セットリング測定部４４は、全ての測定対象ビットについてステップＳ４５からＳ５４までの処理を終えると、当該キャリブレーションを終了する。以上の処理を実行することにより、ＡＤ変換装置１０は、出力データのビット位置毎の遅延量を算出して、メモリ４０に書き込むことができる。
　図１４は、本実施形態の第３変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
　本変形例に係る変更部２４は、複数の遅延部５４と、遅延選択部５６とを有する。複数の遅延部５４のそれぞれは、出力データのいずれかのビットに対応付けられる。複数の遅延部５４のそれぞれは、比較制御信号を、対応付けられたビットに応じた遅延量で遅延する。遅延選択部５６は、変換対象ビットのビット位置に対応する遅延部５４が出力した比較制御信号を選択して比較部２６に与える。本変形例に係るＡＤ変換装置１０は、変換対象ビットの位置に応じた適切なタイミングにおいて、比較部２６に比較動作を開始させることができる。
　図１５は、本実施形態の第４変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
　本変形例に係るＡＤ変換装置１０は、保持部２８を備えない構成であってよい。この場合において、データ制御部１８および出力部３２は、比較部２６が比較結果を出力したタイミング（例えば、完了検出部３０が完了信号を出力したタイミング）から、比較部２６がリセットされるまでに、比較部２６が出力した比較結果を取り込む。本変形例に係るＡＤ変換装置１０は、構成を簡易にすることができる。
　図１６は、本実施形態の第５変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
　本変形例に係るＡＤ変換装置１０は、リセット調整部６２を更に備える。リセット調整部６２は、比較部２６が比較を開始したタイミングから、比較部２６が入力信号と比較信号とを比較した比較結果を出力するタイミングまでの応答時間に応じて、次の変換対象ビットについての比較制御信号により示されるリセットのタイミングを変更する。本変形例に係るＡＤ変換装置１０は、比較部２６の比較動作の開始タイミングからリセットのタイミングまでの比較期間を変更することができるので、比較部２６により消費される電力を制御することができる。
　図１７は、図１６に示された第５変形例に係るＡＤ変換装置１０内の信号のタイミングチャートの一例を示す。比較部２６が比較開始の指示を受けてから比較結果を出力するまでの応答時間は、比較部２６に与えられる比較信号と入力信号との差がより小さいほど、より長くなる。従って、タイミング発生部２２は、比較部２６が比較動作を開始してからリセットされるまでの期間（比較期間）を、比較部２６の応答時間の最悪値と比較して長くするように、比較制御信号を制御する。これにより、タイミング発生部２２は、比較部２６が比較結果を出力する前に、比較部２６をリセットしてしまうことを防止することができる。
　ここで、ＤＡ変換部２０から出力される比較信号は、バイナリサーチに応じた変化をする。すなわち、比較信号は、変換対象ビットが１ビットずつ下位に遷移する毎に、直前のレベルから入力信号範囲の１／４レベル、１／８レベル、１／１６レベル、１／３２レベル、１／６４レベル、…、変化する。従って、変換対象ビットが１ビットずつ下位に遷移する過程中のある一のビットにおいて入力信号と比較信号との差が微小であった場合、一のビットの次のビットでの入力信号と比較信号との差は、比較信号の変動量とほぼ同一となる。つまり、ある一のビットにおいて入力信号と比較信号との差が微小であった場合、一のビットの次のビットでの入力信号と比較信号との差は、比較的に大きくなる。
　以上から、ある一のビットにおいて比較部２６の応答時間が長い場合（例えば、比較部２６の応答時間が閾値より長い場合）、ある一のビットの次のビットの比較部２６の応答時間は、比較的に短くなる。そこで、リセット調整部６２は、図１７のＡおよび時刻ｔ３１に示されるように、一例として、比較部２６が比較を開始したタイミングから、比較部２６が入力信号と比較信号とを比較した比較結果を出力するタイミングまでの応答時間ＴＲがより長い場合に、次の変換対象ビットについての比較制御信号により示されるリセットのタイミングをより早くしてよい。これにより、リセット調整部６２は、比較部２６の比較期間（すなわち、比較動作を開始してからリセットされるまでの期間）を短くして、比較部２６により消費される電力を少なくすることができる。
　なお、バイナリサーチをする場合、ＤＡ変換部２０から出力される比較信号の変化量は、変換対象ビットがより下位ビットの方がより小さくなる。従って、比較部２６の応答時間が長い場合であっても、変換対象ビットが比較的に下位ビットの場合、リセット調整部６２は、リセットのタイミングを大きく早めることはできない。そこで、リセット調整部６２は、一例として、変換対象ビットが予め定められたビット位置より上位であることを条件として、応答時間がより長い場合に、次の変換対象ビットについての比較制御信号により示されるリセットのタイミングをより早くしてよい。これにより、リセット調整部６２は、効率よく比較部２６により消費される電力を少なくすることができる。
　図１８は、本実施形態の第６変形例に係るＤＡ変換部２０の構成を比較部２６とともに示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
　本変形例に係るＤＡ変換部２０は、Ｓ／Ｈ回路１４の機能を含んだ電荷再配分型のＤＡ変換器であってよい（例えば、米国特許公開公報　ＵＳ２００７／０１３２６２６参照。）。電荷再配分型のＤＡ変換部２０は、サンプル時において、入力信号の電圧（入力電圧）ＶＩＮをサンプルする。また、ＤＡ変換部２０は、ホールド時において、サンプルした入力電圧ＶＩＮをホールドする。さらに、ＤＡ変換部２０は、ホールド時において、与えられた比較データＤＲに応じた電圧（比較電圧）ＶＲから、サンプルした入力電圧ＶＩＮを減じた電圧（ＶＲ－ＶＩＮ）を、出力端から出力する。
　また、本変形例において、比較部２６は、ＤＡ変換部２０の出力端から出力された出力電圧とコモン電位とを比較して、比較結果を出力する。これにより、比較部２６は、入力電圧ＶＩＮと比較電圧ＶＲとを比較した比較結果を出力することができる。
　本変形例に係るＡＤ変換装置１０は、比較的に少ない電力でＡＤ変換をすることができる。なお、本変形例に係るＡＤ変換装置１０は、ＤＡ変換部２０の前段にＳ／Ｈ回路１４を更に備える構成であってもよい。
　図１９は、本実施形態の第７変形例に係るＤＡ変換部２０の構成を比較部２６とともに示す。本変形例に係るＡＤ変換装置１０は、図１に示した本実施形態に係るＡＤ変換装置１０と略同一の構成および機能を採るので、本実施形態に係るＡＤ変換装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
　本変形例に係るＡＤ変換装置１０は、差動のアナログの入力電圧（ＶＩＮ－ｐ、ＶＩＮ－ｎ）に応じたデジタルの出力データを出力する。本変形例に係るＤＡ変換部２０は、正側のＤＡ変換器９６－ｐと、負側のＤＡ変換器９６－ｎとを備える。
　正側のＤＡ変換器９６－ｐは、電荷再配分型であって、サンプル時において正側の入力電圧ＶＩＮ－ｐをサンプルして、ホールド時においてサンプルした正側の入力電圧ＶＩＮ－ｐをホールドする。また、正側のＤＡ変換器９６－ｐは、ホールド時において、参照電圧として、正側参照電圧＋ＶＲＥＦが与えられる。そして、正側のＤＡ変換器９６－ｐは、ホールド時において、比較データＤＲが与えられ、この結果、正側の入力電圧ＶＩＮ－ｐから、比較データＤＲに応じた正側の比較電圧ＶＲ－ｐを減じた電圧（ＶＩＮ－ｐ－ＶＲ－ｐ）を出力する。
　負側のＤＡ変換器９６－ｎは、電荷再配分型であって、サンプル時において負側の入力電圧ＶＩＮ－ｎをサンプルして、ホールド時においてサンプルした負側の入力電圧ＶＩＮ－ｎをホールドする。また、負側のＤＡ変換器９６－ｎは、ホールド時において、参照電圧として、正側参照電圧＋ＶＲＥＦに対して正負が反転した負側参照電圧－ＶＲＥＦが与えられる。そして、負側のＤＡ変換器９６－ｎは、ホールド時において、比較データＤＲが与えられ、この結果、負側の入力電圧ＶＩＮ－ｎから、比較データＤＲに応じた負側の比較電圧ＶＲ－ｎを減じた電圧（ＶＩＮ－ｎ－ＶＲ－ｎ）を出力する。
　また、本変形例において、比較部２６は、正側の入力電圧ＶＩＮ－ｐと負側の入力電圧ＶＩＮ－ｎとの差電圧と、正側の比較電圧ＶＲ－ｐと負側の比較電圧ＶＲ－ｎとの差電圧とを比較した比較結果を出力する。このような比較部２６は、差動の入力電圧ＶＩＮと差動の比較電圧ＶＲとを比較した比較結果を出力することができる。
　以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０　ＡＤ変換装置、１４　Ｓ／Ｈ回路、１６　ビット選択部、１８　データ制御部、２０　ＤＡ変換部、２２　タイミング発生部、２４　変更部、２６　比較部、２８　保持部、３０　完了検出部、３２　出力部、３４　シーケンス制御部、４０　メモリ、４２　測定信号発生部、４４　セットリング測定部、５４　遅延部、５６　遅延選択部、６０　ＥＸＯＲ回路、６２　リセット調整部、１０２　差動増幅器、１０４　正側バッファ、１０６　負側バッファ、１０８　ラッチコア、１４０　リセットｎＭＯＳＦＥＴ、１４２　正側バッファ内ｎＭＯＳＦＥＴ、１４４　負側バッファ内ｎＭＯＳＦＥＴ、１４６　正側ｎＭＯＳＦＥＴ、１４８　正側ｐＭＯＳＦＥＴ、１５０　負側ｎＭＯＳＦＥＴ、１５２　負側ｐＭＯＳＦＥＴ、１５４　正側リセットｐＭＯＳＦＥＴ、１５６　負側リセットｐＭＯＳＦＥＴ、１６０　正側出力端子、１６２　負側出力端子

Claims (11)

  1. 　アナログの入力信号に応じたデジタルの出力データを出力する逐次比較型のＡＤ変換装置であって、
    　変換対象ビットを前記出力データの上位側から順次に選択するビット選択部と、
    　前記変換対象ビットが選択される毎に、前記変換対象ビットの値を判別するための比較データを出力するデータ制御部と、
    　前記比較データに応じたアナログの比較信号を出力するＤＡ変換部と、
    　前記比較データを前記ＤＡ変換部に与えてから所定時間遅延したタイミングにおいて、比較開始を指示する比較制御信号を出力するタイミング発生部と、
    　前記変換対象ビットがより上位ビットの場合に前記比較制御信号に示された比較開始のタイミングがより遅くなるように、前記変換対象ビットのビット位置に応じて前記比較制御信号のタイミングを変更する変更部と、
    　前記変更部によりタイミングが変更された前記比較制御信号に示された比較開始のタイミングにおいて、前記入力信号と前記比較信号との比較を開始する比較部と、
    　前記比較部が比較結果を出力した後に、前記ビット選択部に次の前記変換対象ビットを選択させる完了信号を出力する完了検出部と、
    　各ビットの値が前記比較部による比較結果に基づき決定される出力データを出力する出力部と、
    　を備えるＡＤ変換装置。
  2. 　前記データ制御部は、前記変換対象ビットより上位のビットが前記比較結果に基づき決定された値であり且つ前記変換対象ビットが０となる出力データと、前記変換対象ビットより上位のビットが前記比較結果に基づき決定された値であり且つ前記変換対象ビットが１となる出力データとの境界を表す前記比較データを出力する
    　請求項１に記載のＡＤ変換装置。
  3. 　前記タイミング発生部は、比較開始を指示してから所定時間遅延したタイミングにおいて、リセットを指示する前記比較制御信号を出力し、
    　前記比較部は、前記比較制御信号に示されたリセットのタイミングにおいて、比較結果がリセットされる
    　請求項１から２の何れかに記載のＡＤ変換装置。
  4. 　前記タイミング発生部は、先行エッジが前記比較開始を示し、末尾エッジが前記リセットを示すパルス状の前記比較制御信号を発生し、
    　前記変更部は、前記変換対象ビットの位置に応じた遅延量で前記比較制御信号を遅延し、
    　前記比較部は、前記比較制御信号の先行エッジのタイミングにおいて比較動作を開始し、前記比較制御信号の末尾エッジのタイミングにおいてリセット動作を開始する
    　請求項３に記載のＡＤ変換装置。
  5. 　前記出力データのビット位置毎に遅延量を記憶したメモリを更に備え、
    　前記変更部は、前記変換対象ビットの位置に対応する前記遅延量を前記メモリから読み出して、読み出した前記遅延量に応じて前記比較制御信号を遅延する
    　請求項４に記載のＡＤ変換装置。
  6. 　前記比較データに代えて測定データを前記ＤＡ変換部に与えて、前記測定データに応じた比較信号を前記ＤＡ変換部から出力させる測定信号発生部と、
    　前記測定データが前記ＤＡ変換部に与えられてから、前記測定データに応じた比較信号がセットリングするまでの時間を測定し、測定した時間に基づき前記出力データのビット位置毎の遅延量を算出して前記メモリに書き込むセットリング測定部と
    　を更に備える
    　請求項５に記載のＡＤ変換装置。
  7. 　前記変更部は、
    　前記出力データのいずれかのビットに対応付けられ、前記比較制御信号を対応付けられたビットに応じた遅延量で遅延する複数の遅延部と、
    　前記変換対象ビットのビット位置に対応する遅延部が出力した前記比較制御信号を選択して前記比較部に与える遅延選択部と
    　請求項４に記載のＡＤ変換装置。
  8. 　前記比較部が比較を開始したタイミングから、前記比較部が前記入力信号と前記比較信号とを比較した比較結果を出力するタイミングまでの応答時間に応じて、次の前記変換対象ビットについての前記比較制御信号により示される前記リセットのタイミングを変更するリセット調整部を更に備える
    　請求項３から７の何れかに記載のＡＤ変換装置。
  9. 　前記リセット調整部は、前記応答時間がより長い場合に、次の前記変換対象ビットについての前記比較制御信号により示される前記リセットのタイミングをより早くする
    　請求項８に記載のＡＤ変換装置。
  10. 　前記リセット調整部は、前記変換対象ビットが予め定められたビット位置より上位であることを条件として、前記応答時間がより長い場合に、次の前記変換対象ビットについての前記比較制御信号により示される前記リセットのタイミングをより早くする
    　請求項９に記載のＡＤ変換装置。
  11. 　前記ＤＡ変換部は、容量アレイ型のＤＡ変換器である
    　請求項１から１０の何れかに記載のＡＤ変換装置。
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