JP2970640B2 - ディジタル・アナログ変換装置およびそれを用いた荷電粒子ビーム装置 - Google Patents
ディジタル・アナログ変換装置およびそれを用いた荷電粒子ビーム装置Info
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Landscapes
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- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルデータ
をアナログ信号に変換するディジタル・アナログ（以
下、ＤＡ）変換装置およびそれを用いた荷電粒子ビーム
装置に関し、特に、グリッヂノイズが無く、かつ直線性
のよいＤＡ変換装置およびそれを用いた荷電粒子ビーム
装置に関するものである。
をアナログ信号に変換するディジタル・アナログ（以
下、ＤＡ）変換装置およびそれを用いた荷電粒子ビーム
装置に関し、特に、グリッヂノイズが無く、かつ直線性
のよいＤＡ変換装置およびそれを用いた荷電粒子ビーム
装置に関するものである。
【０００２】
【従来の技術】ＤＡ変換器の重要な性能指標の一つとし
てグリッヂノイズの小ささが挙げられる。このグリッヂ
ノイズは、ＤＡ変換器の典型的な構成方法であるＲ−２
Ｒラダー型やバイナリ・ウェイト電流源型のように、各
入力データビットに対応するアナログ出力に２進数変化
する重み付けが行われていることと、各入力データビッ
トに対応する電流源スイッチのスイッチング速度にばら
つきがあると言うことに起因して発生する。例えば、４
ビット構成のＤＡ変換器の場合、入力データが７（１６
進の‘０１１１’）の状態から８（１６進の‘１００
０’）に変化する際に、各電流源スイッチのスイッチン
グ速度のばらつきにより、最大の出力状態である１５
（１６進の‘１１１１’）が過渡的に存在する可能性が
ある。これにより、グリッヂノイズを発生する。従来、
このグリッヂノイズを低減するために、ＤＡ変換器素子
の回路構成の改良およびＤＡ変換器に付加するグリッヂ
低減回路が提案されている。このうちの前者、つまり回
路構成の改良に関しては、各入力データビットに対応
する電流源スイッチの動作タイミングを調整する制御回
路を設ける方法（例えば、特開平６−９０１６９号公
報、特開平６−１４７９０１号公報参照）、セグメン
ト・デコーダ型、電流セルマトリックス型と呼ばれる，
上位ビットまたは全ビットを単位電流源に展開する回路
方式、電流セルマトリックス型のＤＡ変換器の各電流
源スイッチの動作タイミングを調整する方法（例えば、
特開平５−２３２８５５号公報参照）等が挙げられる。
てグリッヂノイズの小ささが挙げられる。このグリッヂ
ノイズは、ＤＡ変換器の典型的な構成方法であるＲ−２
Ｒラダー型やバイナリ・ウェイト電流源型のように、各
入力データビットに対応するアナログ出力に２進数変化
する重み付けが行われていることと、各入力データビッ
トに対応する電流源スイッチのスイッチング速度にばら
つきがあると言うことに起因して発生する。例えば、４
ビット構成のＤＡ変換器の場合、入力データが７（１６
進の‘０１１１’）の状態から８（１６進の‘１００
０’）に変化する際に、各電流源スイッチのスイッチン
グ速度のばらつきにより、最大の出力状態である１５
（１６進の‘１１１１’）が過渡的に存在する可能性が
ある。これにより、グリッヂノイズを発生する。従来、
このグリッヂノイズを低減するために、ＤＡ変換器素子
の回路構成の改良およびＤＡ変換器に付加するグリッヂ
低減回路が提案されている。このうちの前者、つまり回
路構成の改良に関しては、各入力データビットに対応
する電流源スイッチの動作タイミングを調整する制御回
路を設ける方法（例えば、特開平６−９０１６９号公
報、特開平６−１４７９０１号公報参照）、セグメン
ト・デコーダ型、電流セルマトリックス型と呼ばれる，
上位ビットまたは全ビットを単位電流源に展開する回路
方式、電流セルマトリックス型のＤＡ変換器の各電流
源スイッチの動作タイミングを調整する方法（例えば、
特開平５−２３２８５５号公報参照）等が挙げられる。
【０００３】また、後者、つまりＤＡ変換器にグリッヂ
低減回路を付加する方法としては、ＤＡ変換器と増幅
器の間にサンプルホールド回路を付加し、グリッヂが発
生するような過渡時には直前にサンプリングしたアナロ
グ出力値に切替え、ＤＡ変換器出力が所望の値に整定し
た後に再びＤＡ変換器出力に切り替えることにより、グ
リッヂノイズを増幅器以降に伝達しない方法（例えば、
特開平９−８２６１８号公報参照）、主となるＤＡ変
換器に対してそれと同じデータを時間差を持たせて与え
る副のＤＡ変換器を設け、主のＤＡ変換器が過渡状態に
ありグリッヂノイズが発生している間は副のＤＡ変換器
出力に切替え、主のＤＡ変換器が過渡状態にありグリッ
ヂノイズが発生している間は副のＤＡ変換器出力に切替
えることにより、グリッヂノイズを増幅器以降に伝達し
ない方法（例えば、特開平６−１３２８２１号公報参
照）、およびＤＡ変換器出力に交流結合されたグリッ
ヂ抽出回路出力を反転してＤＡ変換器出力に加算し、グ
リッヂノイズをキャンセルする方法（例えば、特開平７
−１２３００２号公報、特開平６−１３２８２１号公報
参照）等が挙げられる。
低減回路を付加する方法としては、ＤＡ変換器と増幅
器の間にサンプルホールド回路を付加し、グリッヂが発
生するような過渡時には直前にサンプリングしたアナロ
グ出力値に切替え、ＤＡ変換器出力が所望の値に整定し
た後に再びＤＡ変換器出力に切り替えることにより、グ
リッヂノイズを増幅器以降に伝達しない方法（例えば、
特開平９−８２６１８号公報参照）、主となるＤＡ変
換器に対してそれと同じデータを時間差を持たせて与え
る副のＤＡ変換器を設け、主のＤＡ変換器が過渡状態に
ありグリッヂノイズが発生している間は副のＤＡ変換器
出力に切替え、主のＤＡ変換器が過渡状態にありグリッ
ヂノイズが発生している間は副のＤＡ変換器出力に切替
えることにより、グリッヂノイズを増幅器以降に伝達し
ない方法（例えば、特開平６−１３２８２１号公報参
照）、およびＤＡ変換器出力に交流結合されたグリッ
ヂ抽出回路出力を反転してＤＡ変換器出力に加算し、グ
リッヂノイズをキャンセルする方法（例えば、特開平７
−１２３００２号公報、特開平６−１３２８２１号公報
参照）等が挙げられる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記グ
リッヂ低減方法においては、次のような問題点が存在す
る。先ず、各入力データビットに対応する電流源スイ
ッチの動作タイミングを調整する方法では、最も動作が
遅い電流源スイッチにタイミングを合わせなければなら
ず、入力データビット数が多くなるに従ってＤＡ変換器
の応答性能が劣化するとともに、完全にタイミングを一
致させることは困難である。次に、セグメント・デコ
ーダ型では、単位電流源に展開されているビットではグ
リッヂは発生しないが、単位電流源に展開されていない
ビットではグリッヂが発生するため、根本的にグリッヂ
を無くすことができない。また、電源セルマトリック
ス型では、多数の電流源を集積する必要があるため、ビ
ット数が増えると非直線性誤差が大きくなる。また、
サンプルホールドや複数のＤＡ変換器を用いる方法で
は、グリッヂノイズは後段に伝達されないが、切替え時
のスイッチングノイズが問題となる。さらに、グリッ
ヂノイズをキャンセルする方法では、グリッヂノイズ成
分のみを歪なく完全な形で抽出することは困難であるた
め、グリッヂノイズを完全にキャンセルすることはでき
ない。本発明の目的は、これら従来の課題を解決し、グ
リッヂノイズが無く、かつ応答性および直線性精度に優
れたＤＡ変換装置およびそれを用いた荷電粒子ビーム装
置を提供することにある。
リッヂ低減方法においては、次のような問題点が存在す
る。先ず、各入力データビットに対応する電流源スイ
ッチの動作タイミングを調整する方法では、最も動作が
遅い電流源スイッチにタイミングを合わせなければなら
ず、入力データビット数が多くなるに従ってＤＡ変換器
の応答性能が劣化するとともに、完全にタイミングを一
致させることは困難である。次に、セグメント・デコ
ーダ型では、単位電流源に展開されているビットではグ
リッヂは発生しないが、単位電流源に展開されていない
ビットではグリッヂが発生するため、根本的にグリッヂ
を無くすことができない。また、電源セルマトリック
ス型では、多数の電流源を集積する必要があるため、ビ
ット数が増えると非直線性誤差が大きくなる。また、
サンプルホールドや複数のＤＡ変換器を用いる方法で
は、グリッヂノイズは後段に伝達されないが、切替え時
のスイッチングノイズが問題となる。さらに、グリッ
ヂノイズをキャンセルする方法では、グリッヂノイズ成
分のみを歪なく完全な形で抽出することは困難であるた
め、グリッヂノイズを完全にキャンセルすることはでき
ない。本発明の目的は、これら従来の課題を解決し、グ
リッヂノイズが無く、かつ応答性および直線性精度に優
れたＤＡ変換装置およびそれを用いた荷電粒子ビーム装
置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル・アナログ変換装置では、２
のｍ乗個のスイッチ手段を含む単位電流源群を有し、Ｎ
ビットのディジタル信号をアナログ信号に変換するディ
ジタル・アナログ変換器を、前記ディジタル信号のビッ
ト数Ｎと前記２のｍ乗個のスイッチ手段を含む単位電流
源群に入力する前記ディジタル信号のビット数ｍとの差
の数による２の（Ｎ−）乗個並列に有し、前記Ｎビット
のディジタル信号を２のＮ乗ビットにデコードする手段
と、前記デコードされたデータを２のｍ乗ビットずつ２
の（Ｎ−ｍ）乗個に分割する手段と、前記分割された２
の（Ｎ−ｍ）乗個それぞれを２のｍ乗ビットからｍビッ
トにエンコードする手段とを有し、前記ｍビット構成の
２の（Ｎ−ｍ）乗個のエンコード結果を、前記２の（Ｎ
−ｍ）乗個のディジタル・アナログ変換器それぞれの前
記２のｍ乗個のスイッチ手段を含む単位電流源群に入力
するｍビットに入力し、前記２の（Ｎ−ｍ）乗個のディ
ジタル・アナログ変換器の出力を加算することを特徴と
している。 また、グリッヂノイズを発生しない２のｍ
乗個のスイッチ手段を含む単位電流源群とグリッヂノイ
ズを発生する重み付け電流源群とを有し、Ｎビットのデ
ィジタル信号をアナログ信号に変換するディジタル・ア
ナログ変換器を、前記ディジタル信号のビット数Ｎと前
記グリッヂノイズを発生しない２のｍ乗個のスイッチ手
段を含む単位電流源群に入力する前記ディジタル信号の
ビット数ｍとの差の数による２の（Ｎ−ｍ）乗個並列に
設け、前記Ｎビットのディジタル信号を２のＮ乗ビット
にデコードする手段と、前記デコードされたデータを２
のｍ乗ビットずつの２の（Ｎ−ｍ）乗個に分割する手段
と、前記分割された２の（Ｎ−ｍ）乗個それぞれを２の
ｍ乗ビットからｍビットにエンコードする手段とを有
し、前記ｍビット構成の２の（Ｎ−ｍ）乗個のエンコー
ド結果を、前記２の（Ｎ−ｍ）乗個のディジタル・アナ
ログ変換器それぞれの前記グリッヂノイズを発生しない
２のｍ乗個のスイッチ手段を含む単位電流源群に入力す
るｍビットに入力し、前記２の（Ｎ−ｍ）乗個のディジ
タル・アナログ変換器の出力を加算することをも特徴と
している。 また、前記グリッヂノイズを発生しない２
のｍ乗個のスイッチ手段を含む単位電流源群に入力する
ｍビット以外の入力に対して、前記２の（Ｎ−ｍ）乗個
のディジタル・アナログ変換器それぞれが有するオフセ
ット量のばらつきを補正する回路を前記ディジタル・ア
ナログ変換器の後段に接続したことをも特徴としてい
る。 また、前記２の（Ｎ−ｍ）乗個のディジタル・ア
ナログ変換器のゲインを調整する手段を備えていること
をも特徴としている。 また、前記２の（Ｎ−ｍ）乗個
のディジタル・アナログ変換器それぞれの前記グリッヂ
ノイズを発生しない２のｍ乗個のスイッチ手段を含む単
位電流源群に入力するｍビットに供給されるデータを、
前記Ｎビットのディジタル信号を２のＮ乗ビットにデコ
ードし、前記デコードされたデータを２のｍ乗ビットず
つ２の（Ｎ−ｍ）乗個に分割し、前記分割された２の
（Ｎ−ｍ）乗個それぞれを２のｍ乗ビットからｍビット
にエンコードし、前記Ｎビットのディジタル信号をアド
レス値として記憶する記憶手段を有することをも特徴と
している。 さらに、本発明の荷電粒子ビーム装置では、
上記いずれかに記載のディジタル・アナログ変換装置
を、荷電粒子ビーム照射位置制御データをアナログ偏向
信号に変換する手段とし、前記ディジタル・アナログ変
換装置のアナログ出力を前記荷電粒子ビームを偏向する
偏向器に供給する構成としたことを特徴としている。
め、本発明のディジタル・アナログ変換装置では、２
のｍ乗個のスイッチ手段を含む単位電流源群を有し、Ｎ
ビットのディジタル信号をアナログ信号に変換するディ
ジタル・アナログ変換器を、前記ディジタル信号のビッ
ト数Ｎと前記２のｍ乗個のスイッチ手段を含む単位電流
源群に入力する前記ディジタル信号のビット数ｍとの差
の数による２の（Ｎ−）乗個並列に有し、前記Ｎビット
のディジタル信号を２のＮ乗ビットにデコードする手段
と、前記デコードされたデータを２のｍ乗ビットずつ２
の（Ｎ−ｍ）乗個に分割する手段と、前記分割された２
の（Ｎ−ｍ）乗個それぞれを２のｍ乗ビットからｍビッ
トにエンコードする手段とを有し、前記ｍビット構成の
２の（Ｎ−ｍ）乗個のエンコード結果を、前記２の（Ｎ
−ｍ）乗個のディジタル・アナログ変換器それぞれの前
記２のｍ乗個のスイッチ手段を含む単位電流源群に入力
するｍビットに入力し、前記２の（Ｎ−ｍ）乗個のディ
ジタル・アナログ変換器の出力を加算することを特徴と
している。 また、グリッヂノイズを発生しない２のｍ
乗個のスイッチ手段を含む単位電流源群とグリッヂノイ
ズを発生する重み付け電流源群とを有し、Ｎビットのデ
ィジタル信号をアナログ信号に変換するディジタル・ア
ナログ変換器を、前記ディジタル信号のビット数Ｎと前
記グリッヂノイズを発生しない２のｍ乗個のスイッチ手
段を含む単位電流源群に入力する前記ディジタル信号の
ビット数ｍとの差の数による２の（Ｎ−ｍ）乗個並列に
設け、前記Ｎビットのディジタル信号を２のＮ乗ビット
にデコードする手段と、前記デコードされたデータを２
のｍ乗ビットずつの２の（Ｎ−ｍ）乗個に分割する手段
と、前記分割された２の（Ｎ−ｍ）乗個それぞれを２の
ｍ乗ビットからｍビットにエンコードする手段とを有
し、前記ｍビット構成の２の（Ｎ−ｍ）乗個のエンコー
ド結果を、前記２の（Ｎ−ｍ）乗個のディジタル・アナ
ログ変換器それぞれの前記グリッヂノイズを発生しない
２のｍ乗個のスイッチ手段を含む単位電流源群に入力す
るｍビットに入力し、前記２の（Ｎ−ｍ）乗個のディジ
タル・アナログ変換器の出力を加算することをも特徴と
している。 また、前記グリッヂノイズを発生しない２
のｍ乗個のスイッチ手段を含む単位電流源群に入力する
ｍビット以外の入力に対して、前記２の（Ｎ−ｍ）乗個
のディジタル・アナログ変換器それぞれが有するオフセ
ット量のばらつきを補正する回路を前記ディジタル・ア
ナログ変換器の後段に接続したことをも特徴としてい
る。 また、前記２の（Ｎ−ｍ）乗個のディジタル・ア
ナログ変換器のゲインを調整する手段を備えていること
をも特徴としている。 また、前記２の（Ｎ−ｍ）乗個
のディジタル・アナログ変換器それぞれの前記グリッヂ
ノイズを発生しない２のｍ乗個のスイッチ手段を含む単
位電流源群に入力するｍビットに供給されるデータを、
前記Ｎビットのディジタル信号を２のＮ乗ビットにデコ
ードし、前記デコードされたデータを２のｍ乗ビットず
つ２の（Ｎ−ｍ）乗個に分割し、前記分割された２の
（Ｎ−ｍ）乗個それぞれを２のｍ乗ビットからｍビット
にエンコードし、前記Ｎビットのディジタル信号をアド
レス値として記憶する記憶手段を有することをも特徴と
している。 さらに、本発明の荷電粒子ビーム装置では、
上記いずれかに記載のディジタル・アナログ変換装置
を、荷電粒子ビーム照射位置制御データをアナログ偏向
信号に変換する手段とし、前記ディジタル・アナログ変
換装置のアナログ出力を前記荷電粒子ビームを偏向する
偏向器に供給する構成としたことを特徴としている。
【０００６】
【発明の実施の形態】以下、本発明の実施例を、図面に
より詳細に説明する。 （実施例１）図１は、本発明の一実施例を示すＤＡ変換
装置のブロック構成図である。図１において、１０１は
入力データであって、Ｎビットの幅を持つ。１０２〜１
０７はＮビットの入力データをアドレス値として参照
し、保持しているデータを出力する記憶装置（メモリ）
である。また、１０８〜１１３はＮビットの精度を持つ
基本ＤＡ変換器（ＤＡＣ）であり、上位のｎ個の入力ビ
ットがその内部で２n−１個の単位電流源に展開されて
いる。この例の場合、このようなＤＡＣが（２N／２n）
個設けられている。１１４は、各ＤＡＣ１０８〜１１３
のアナログ出力である。１１５〜１２０は、ゲイン・オ
フセット調整回路である。１２１は演算増幅器、１２２
は帰還抵抗、１２３はＤＡ変換装置の出力である。各Ｄ
ＡＣ１０８〜１１３の内部で単位電流源に展開されてい
ない入力ビットに対しては、予め求められている各基本
ＤＡＣ間のオフセット誤差を最小にする定常状態のデー
タを与えている。
より詳細に説明する。 （実施例１）図１は、本発明の一実施例を示すＤＡ変換
装置のブロック構成図である。図１において、１０１は
入力データであって、Ｎビットの幅を持つ。１０２〜１
０７はＮビットの入力データをアドレス値として参照
し、保持しているデータを出力する記憶装置（メモリ）
である。また、１０８〜１１３はＮビットの精度を持つ
基本ＤＡ変換器（ＤＡＣ）であり、上位のｎ個の入力ビ
ットがその内部で２n−１個の単位電流源に展開されて
いる。この例の場合、このようなＤＡＣが（２N／２n）
個設けられている。１１４は、各ＤＡＣ１０８〜１１３
のアナログ出力である。１１５〜１２０は、ゲイン・オ
フセット調整回路である。１２１は演算増幅器、１２２
は帰還抵抗、１２３はＤＡ変換装置の出力である。各Ｄ
ＡＣ１０８〜１１３の内部で単位電流源に展開されてい
ない入力ビットに対しては、予め求められている各基本
ＤＡＣ間のオフセット誤差を最小にする定常状態のデー
タを与えている。
【０００７】図２は、本発明のＤＡ変換装置に与えるデ
ータの変換方法を示す図である。図１のメモリ１０２〜
１０７に保持されるデータは、図２に示す手順で予め変
換されている。先ず、デコーダ２０１において、Ｎビッ
ト構成のデータ２００をデコードして２Nビット構成の
データに展開する。展開された２Nビット構成のデータ
は、上位または下位から順に２nビット単位にセグメン
ト化される（２０２〜２０７）。２nビット構成の各セ
グメントデータ２０２〜２０７は、エンコーダにおいて
ｎビット構成のデータ２０８〜２１３にエンコードされ
る。そして、それらを元のＮビット構成のデータ２００
をアドレス値として、各メモリ１０２〜１０７に書き込
む。Ｎビット構成の入力データ１０１が各メモリ１０２
〜１０７にアドレス値として与えられる。各メモリ１０
２〜１０７からは、各アドレスに対応する変換データ２
０８〜２１３が出力され、図１に示す各基本ＤＡＣ１０
８〜１１３に与えられる。このようにして、元のデータ
が予め変換された記憶装置が図１に示す記憶装置１０２
〜１０７である。図１に示すように、各基本ＤＡＣ１０
８〜１１３は、それぞれの変換データ２０８〜２１３と
定常状態のデータの和に対応するアナログ値を出力す
る。各アナログ出力は、それぞれゲイン・オフセット調
整回路１１５〜１２０により調整され、演算増幅器１２
１で加算される。
ータの変換方法を示す図である。図１のメモリ１０２〜
１０７に保持されるデータは、図２に示す手順で予め変
換されている。先ず、デコーダ２０１において、Ｎビッ
ト構成のデータ２００をデコードして２Nビット構成の
データに展開する。展開された２Nビット構成のデータ
は、上位または下位から順に２nビット単位にセグメン
ト化される（２０２〜２０７）。２nビット構成の各セ
グメントデータ２０２〜２０７は、エンコーダにおいて
ｎビット構成のデータ２０８〜２１３にエンコードされ
る。そして、それらを元のＮビット構成のデータ２００
をアドレス値として、各メモリ１０２〜１０７に書き込
む。Ｎビット構成の入力データ１０１が各メモリ１０２
〜１０７にアドレス値として与えられる。各メモリ１０
２〜１０７からは、各アドレスに対応する変換データ２
０８〜２１３が出力され、図１に示す各基本ＤＡＣ１０
８〜１１３に与えられる。このようにして、元のデータ
が予め変換された記憶装置が図１に示す記憶装置１０２
〜１０７である。図１に示すように、各基本ＤＡＣ１０
８〜１１３は、それぞれの変換データ２０８〜２１３と
定常状態のデータの和に対応するアナログ値を出力す
る。各アナログ出力は、それぞれゲイン・オフセット調
整回路１１５〜１２０により調整され、演算増幅器１２
１で加算される。
【０００８】（具体例）図４は、図１におけるＤＡ変換
装置の具体例を示す図である。図４において、４０１は
入力データであり、１０ビットの幅を持つ。４０２〜４
０７はＮビットの入力データをアドレス値として参照
し、保持しているデータを出力するメモリである。４０
８〜４１３は１０ビットの精度を持つ基本ＤＡ変換器
（ＤＡＣ）であり、上位の５個の入力ビットがその内部
で２5−１個の単位電流源に展開されている。この例の
場合、このようなＤＡＣが（２10／２5）＝１０２４／
３２＝３２個設けられている。４１４は、各ＤＡＣのア
ナログ出力である。４１５〜４２０は、ゲイン・オフセ
ット調整回路である。４２１は演算増幅器、４２２は帰
還抵抗、４２３はＤＡ変換装置の出力である。各ＤＡＣ
４０８〜４１３の内部で単位電流源に展開されていない
入力ビットに対しては、予め求められている各基本ＤＡ
Ｃ間のオフセット誤差を最小にする定常状態のデータを
与えている。各メモリ４０２〜４０７には、１０ビット
構成のデータをデコードして２10ビット構成のデータに
展開し、それを上位または下位から順に２5ビット単位
にセグメント化し、更にそれを５ビット構成のデータに
エンコードし、そしてそれらを元の１０ビット構成のデ
ータをアドレス値として書き込んである。
装置の具体例を示す図である。図４において、４０１は
入力データであり、１０ビットの幅を持つ。４０２〜４
０７はＮビットの入力データをアドレス値として参照
し、保持しているデータを出力するメモリである。４０
８〜４１３は１０ビットの精度を持つ基本ＤＡ変換器
（ＤＡＣ）であり、上位の５個の入力ビットがその内部
で２5−１個の単位電流源に展開されている。この例の
場合、このようなＤＡＣが（２10／２5）＝１０２４／
３２＝３２個設けられている。４１４は、各ＤＡＣのア
ナログ出力である。４１５〜４２０は、ゲイン・オフセ
ット調整回路である。４２１は演算増幅器、４２２は帰
還抵抗、４２３はＤＡ変換装置の出力である。各ＤＡＣ
４０８〜４１３の内部で単位電流源に展開されていない
入力ビットに対しては、予め求められている各基本ＤＡ
Ｃ間のオフセット誤差を最小にする定常状態のデータを
与えている。各メモリ４０２〜４０７には、１０ビット
構成のデータをデコードして２10ビット構成のデータに
展開し、それを上位または下位から順に２5ビット単位
にセグメント化し、更にそれを５ビット構成のデータに
エンコードし、そしてそれらを元の１０ビット構成のデ
ータをアドレス値として書き込んである。
【０００９】ＤＡ変換装置１００に１０ビット構成の入
力データ４０１を与えると、それは各メモリ４０２〜４
０７にアドレス値として与えられる。各メモリ４０２〜
４０７からは各アドレスに対応する変換データが出力さ
れ、各基本ＤＡＣ４０８〜４１３に与えられる。各基本
ＤＡＣ４０８〜４１３は、それぞれの変換データと定常
状態のデータの和に対応するアナログ値を出力する。各
アナログ出力は、それぞれゲイン・オフセット調整回路
４１５〜４２０により調整され、演算増幅器４２１で加
算される。例えば、Ａ（１ＦＦ）（１６進）からＢ（２
００）（１６進）にデータが変化するとき、従来のＤＡ
Ｃでは全ビット反転となるため、図３（ａ）に示すよう
な大きなグリッヂノイズ（最大値Ｃ（３ＦＦ）（１６
進））が発生する。しかし、本発明のＤＡ変換装置で
は、図３（ｂ）に示すように、単位電流源１つのみのス
イッチングとなるためグリッヂノイズは発生しない。
力データ４０１を与えると、それは各メモリ４０２〜４
０７にアドレス値として与えられる。各メモリ４０２〜
４０７からは各アドレスに対応する変換データが出力さ
れ、各基本ＤＡＣ４０８〜４１３に与えられる。各基本
ＤＡＣ４０８〜４１３は、それぞれの変換データと定常
状態のデータの和に対応するアナログ値を出力する。各
アナログ出力は、それぞれゲイン・オフセット調整回路
４１５〜４２０により調整され、演算増幅器４２１で加
算される。例えば、Ａ（１ＦＦ）（１６進）からＢ（２
００）（１６進）にデータが変化するとき、従来のＤＡ
Ｃでは全ビット反転となるため、図３（ａ）に示すよう
な大きなグリッヂノイズ（最大値Ｃ（３ＦＦ）（１６
進））が発生する。しかし、本発明のＤＡ変換装置で
は、図３（ｂ）に示すように、単位電流源１つのみのス
イッチングとなるためグリッヂノイズは発生しない。
【００１０】（実施例２）図９は、本発明の他の実施例
２を示すＤＡ変換装置のブロック図である。図１に示す
実施例１のＤＡ変換装置１００は、例えば荷電粒子ビー
ム装置等に適用する場合に使用されるものであって、高
速度で動作するＤＡ変換装置が望まれる場合に、入力ビ
ットを予め変換して記憶装置に格納しておくことでこれ
を達成している。これに対して、図９に示す実施例２の
ＤＡ変換装置は、単独で使用する場合等、高速度に動作
する必要がないＤＡ変換装置として使用するときのもの
である。３０１は追従偏向データであり、Ｎビットの幅
を持つ。３０２はＮビットの入力データを変換し、２N
ビット構成のデータを出力する演算回路（デコーダ）で
ある。３０３は、演算回路出力である。３０４は２Nビ
ット構成の入力データを２nビット単位に分割し、それ
ぞれをｎビット構成のデータに変換する演算回路（エン
コーダ）であり、ｎビット構成のデータを（２N/２n）
個出力する。３０５は演算回路出力，３０６〜３０８は
Ｎビット精度を持つＤＡＣであり、上位のｎ個の入力ビ
ットが内部で２n-１個の単位電流源に展開されている。
この例の場合、このようなＤＡＣが（２N/２n）個設け
られている。３０９は、各ＤＡＣの出力電流である。３
１０は帰還抵抗，３１１は演算増幅器，３１２は追従ア
ナログ偏向信号である。
２を示すＤＡ変換装置のブロック図である。図１に示す
実施例１のＤＡ変換装置１００は、例えば荷電粒子ビー
ム装置等に適用する場合に使用されるものであって、高
速度で動作するＤＡ変換装置が望まれる場合に、入力ビ
ットを予め変換して記憶装置に格納しておくことでこれ
を達成している。これに対して、図９に示す実施例２の
ＤＡ変換装置は、単独で使用する場合等、高速度に動作
する必要がないＤＡ変換装置として使用するときのもの
である。３０１は追従偏向データであり、Ｎビットの幅
を持つ。３０２はＮビットの入力データを変換し、２N
ビット構成のデータを出力する演算回路（デコーダ）で
ある。３０３は、演算回路出力である。３０４は２Nビ
ット構成の入力データを２nビット単位に分割し、それ
ぞれをｎビット構成のデータに変換する演算回路（エン
コーダ）であり、ｎビット構成のデータを（２N/２n）
個出力する。３０５は演算回路出力，３０６〜３０８は
Ｎビット精度を持つＤＡＣであり、上位のｎ個の入力ビ
ットが内部で２n-１個の単位電流源に展開されている。
この例の場合、このようなＤＡＣが（２N/２n）個設け
られている。３０９は、各ＤＡＣの出力電流である。３
１０は帰還抵抗，３１１は演算増幅器，３１２は追従ア
ナログ偏向信号である。
【００１１】各ＤＡＣ３０６〜３０８は、内部で単位電
流源に展開されていない入力ビットに対しては、内部に
重み付けされた電流源を持つ構成になっている。そのよ
うな入力ビットに対しては、定常状態のデータ（１また
は０）を与えている。Ｎビット構成の追従偏向データ３
０１は、演算回路（デコーダ）３０２により２Nビット
構成のデータに展開される。展開された２Nビット構成
のデータは、演算回路（エンコーダ）３０４において上
位または下位から順に２nビット単位に分割され、分割
された２nビット構成のデータ毎にｎビット構成のデー
タに変換される。従って、演算回路（エンコーダ）３０
４からはｎビット構成のデータが、（２N/２n）個出力
される。出力３０５は、それぞれＤＡＣ３０６〜３０８
の内部で２n-１個の単位電流源に展開されているｎ個の
入力ビットに入力される。そして、各ＤＡＣ３０６〜３
０８でディジタル・アナログ変換された後、各出力電流
３０９が加算され、演算増幅器３１１により帰還抵抗３
１０の値に応じた大きさを持つ追従アナログ偏向信号に
変換される。ＤＡ変換装置のグリッヂノイズは、重み付
けされた電流源が切り替わる際のタイミングずれによっ
て発生するため、本発明の構成では、その部分がまった
く動作しないため、グリッヂノイズは発生しない。
流源に展開されていない入力ビットに対しては、内部に
重み付けされた電流源を持つ構成になっている。そのよ
うな入力ビットに対しては、定常状態のデータ（１また
は０）を与えている。Ｎビット構成の追従偏向データ３
０１は、演算回路（デコーダ）３０２により２Nビット
構成のデータに展開される。展開された２Nビット構成
のデータは、演算回路（エンコーダ）３０４において上
位または下位から順に２nビット単位に分割され、分割
された２nビット構成のデータ毎にｎビット構成のデー
タに変換される。従って、演算回路（エンコーダ）３０
４からはｎビット構成のデータが、（２N/２n）個出力
される。出力３０５は、それぞれＤＡＣ３０６〜３０８
の内部で２n-１個の単位電流源に展開されているｎ個の
入力ビットに入力される。そして、各ＤＡＣ３０６〜３
０８でディジタル・アナログ変換された後、各出力電流
３０９が加算され、演算増幅器３１１により帰還抵抗３
１０の値に応じた大きさを持つ追従アナログ偏向信号に
変換される。ＤＡ変換装置のグリッヂノイズは、重み付
けされた電流源が切り替わる際のタイミングずれによっ
て発生するため、本発明の構成では、その部分がまった
く動作しないため、グリッヂノイズは発生しない。
【００１２】（実施例３）以下、実施例１のＤＡ変換装
置を荷電粒子ビーム装置の一つである電子ビーム描画装
置に適用した場合を例にとり説明する。電子ビーム描画
装置においては、単位時間当りの処理能力（スループッ
ト）を向上するための技術の一つとして、試料ステージ
を連続的に動かしつつ描画する連続移動描画法が用いら
れている。この方法において最も重要な点は、連続移動
する試料ステージ位置を常時計測し、その移動量をビー
ム偏向移にフィードバックすることにより、試料上の描
画目標位置を追いかける追従制御技術である。露光パタ
ーンを位置決めするための偏向制御では、その偏向ディ
ジタルデータが切り替わり、ＤＡＣによりアナログ偏向
電圧もしくは偏向電流に変換される時点で、アナログ出
力が所望の値に整定するまでの間は、ビームブランカに
よりビームを遮断し、試料上に到達させない制御を行
う。この制御のサイクルは、ＤＡ変換装置を含むアナロ
グ回路の出力が所望の値に整定するまでの時間（セトリ
ング時間）と、試料上に塗布されている感光材（レジス
ト）の感度とそこに入射する荷電粒子の電流とで決定さ
れる。通常、これをショットサイクルと呼ぶ。
置を荷電粒子ビーム装置の一つである電子ビーム描画装
置に適用した場合を例にとり説明する。電子ビーム描画
装置においては、単位時間当りの処理能力（スループッ
ト）を向上するための技術の一つとして、試料ステージ
を連続的に動かしつつ描画する連続移動描画法が用いら
れている。この方法において最も重要な点は、連続移動
する試料ステージ位置を常時計測し、その移動量をビー
ム偏向移にフィードバックすることにより、試料上の描
画目標位置を追いかける追従制御技術である。露光パタ
ーンを位置決めするための偏向制御では、その偏向ディ
ジタルデータが切り替わり、ＤＡＣによりアナログ偏向
電圧もしくは偏向電流に変換される時点で、アナログ出
力が所望の値に整定するまでの間は、ビームブランカに
よりビームを遮断し、試料上に到達させない制御を行
う。この制御のサイクルは、ＤＡ変換装置を含むアナロ
グ回路の出力が所望の値に整定するまでの時間（セトリ
ング時間）と、試料上に塗布されている感光材（レジス
ト）の感度とそこに入射する荷電粒子の電流とで決定さ
れる。通常、これをショットサイクルと呼ぶ。
【００１３】前記追従制御において、描画目標位置を追
従するためのディジタルデータ（追従偏向データ）は、
前記ショットサイクルとは非同期で与えられる。つま
り、追従データを追従アナログ偏向信号に変換するＤＡ
Ｃの出力が所望の値に整定するまでの間もビームは試料
上に到達しており、レジストの感光が進んでいる。従来
のＤＡＣを用いている場合、ディジタルデータの切り替
わりでグリッヂノイズが現われるため、露光パターン位
置が間欠的にずれるという問題が生じてしまう。これ
は、前記理由により露光中に追従偏向データが変化する
ため、露光中は試料に対して相対的に静止しているべき
ビームが、発生するグリッヂノイズによって動かされて
いるために生じる。この露光パターン位置ずれは、描画
精度を著しく低下させる要因の一つである。
従するためのディジタルデータ（追従偏向データ）は、
前記ショットサイクルとは非同期で与えられる。つま
り、追従データを追従アナログ偏向信号に変換するＤＡ
Ｃの出力が所望の値に整定するまでの間もビームは試料
上に到達しており、レジストの感光が進んでいる。従来
のＤＡＣを用いている場合、ディジタルデータの切り替
わりでグリッヂノイズが現われるため、露光パターン位
置が間欠的にずれるという問題が生じてしまう。これ
は、前記理由により露光中に追従偏向データが変化する
ため、露光中は試料に対して相対的に静止しているべき
ビームが、発生するグリッヂノイズによって動かされて
いるために生じる。この露光パターン位置ずれは、描画
精度を著しく低下させる要因の一つである。
【００１４】図５は、電子ビーム描画装置の主要構成図
である。図５において、５０１は荷電粒子ビーム鏡体、
５０２は荷電粒子ビーム、５０３は偏向器、５０４は試
料、５０５は試料ステージ、５０６はレーザ測長計、５
１１は制御計算機、５１２は追従偏向ＤＡＣ（追従ＤＡ
Ｃ）、５１３は偏向座標ＤＡＣ（偏向ＤＡＣ）、５１４
は偏向アンプである。ここでは、図１に示した本発明の
ＤＡ変換装置１００を図５の追従偏向ＤＡＣに適用す
る。これら以外にも荷電粒子ビーム描画装置の構成要素
があるが、本発明とは関係が無いので省略する。データ
制御系により与えられた試料ステージ移動データに基づ
き、試料ステージ５０５は試料ステージ制御系５０７を
介して連続移動制御される。従って、露光すべきパター
ンの位置は、試料ステージ５０５の移動とともに常に移
動している。この位置に対して正確に荷電粒子ビーム５
０２を到達させるために、試料ステージ５０５の位置は
レーザ測長計５０６により常時計測されている。この計
測データは、試料ステージ制御系５０７を介して追従制
御系５０８に送られる。ここで、追従偏向データが演算
される。演算された追従偏向データは、追従ＤＡＣ５１
２により追従アナログ偏向信号に変換される。露光パタ
ーンの座標データは、データ制御系５１０から偏向制御
系５０９に与えられ、偏向ＤＡＣ５１３により偏向アナ
ログ信号に変換される。そして、偏向アンプ５１４によ
り偏向アナログ信号と追従アナログ偏向信号が加算さ
れ、偏向器５０３に与えられる。この結果、荷電粒子ビ
ーム５０２は連続的に移動する試料５０４上の所望の位
置に正確に照射される。
である。図５において、５０１は荷電粒子ビーム鏡体、
５０２は荷電粒子ビーム、５０３は偏向器、５０４は試
料、５０５は試料ステージ、５０６はレーザ測長計、５
１１は制御計算機、５１２は追従偏向ＤＡＣ（追従ＤＡ
Ｃ）、５１３は偏向座標ＤＡＣ（偏向ＤＡＣ）、５１４
は偏向アンプである。ここでは、図１に示した本発明の
ＤＡ変換装置１００を図５の追従偏向ＤＡＣに適用す
る。これら以外にも荷電粒子ビーム描画装置の構成要素
があるが、本発明とは関係が無いので省略する。データ
制御系により与えられた試料ステージ移動データに基づ
き、試料ステージ５０５は試料ステージ制御系５０７を
介して連続移動制御される。従って、露光すべきパター
ンの位置は、試料ステージ５０５の移動とともに常に移
動している。この位置に対して正確に荷電粒子ビーム５
０２を到達させるために、試料ステージ５０５の位置は
レーザ測長計５０６により常時計測されている。この計
測データは、試料ステージ制御系５０７を介して追従制
御系５０８に送られる。ここで、追従偏向データが演算
される。演算された追従偏向データは、追従ＤＡＣ５１
２により追従アナログ偏向信号に変換される。露光パタ
ーンの座標データは、データ制御系５１０から偏向制御
系５０９に与えられ、偏向ＤＡＣ５１３により偏向アナ
ログ信号に変換される。そして、偏向アンプ５１４によ
り偏向アナログ信号と追従アナログ偏向信号が加算さ
れ、偏向器５０３に与えられる。この結果、荷電粒子ビ
ーム５０２は連続的に移動する試料５０４上の所望の位
置に正確に照射される。
【００１５】図６および図７は、従来のＤＡＣおよび本
発明のＤＡ変換装置を用いた場合のそれぞれの信号のタ
イムチャートであり、図８は描画結果の説明図である。
先ず、従来のＤＡＣを用いている場合の偏向アンプ５１
４に入力される偏向アナログ信号と追従アナログ信号の
変化の様子を図５、図６により説明する。６０１はビー
ムブランカ信号、６０２は偏向ＤＡＣ６１３に与えられ
る露光パターンの座標データ、６０３は偏向ＤＡＣ５１
３の出力である偏向アナログ信号、６０４は追従ＤＡＣ
５１２に与えられる追従偏向データ、６０５は追従ＤＡ
Ｃの出力である追従偏向アナログ信号、つまり偏向アン
プ５１４の出力信号である。偏向ＤＡＣ５１３に与えら
れる露光パターンの座標データ６０２が変化する時に、
荷電粒子ビームは、偏向ＤＡＣ５１３および偏向アンプ
５１４が必要とするセトリング時間に等しい時間、ビー
ムブランカ信号６０１による制御で遮断され露光が行わ
れない。しかし、前述の通り、追従偏向データはショッ
トサイクルとは非同期で変化するため、荷電粒子ビーム
が遮断されていないときにも追従偏向アナログ信号６０
５は変化する。この時、追従偏向アナログ信号６０５の
出力には、グリッヂノイズが発生している。このノイズ
により荷電粒子ビームは、不要な偏向を受けるため、図
８（ａ）に示すような露光パターンずれを生じる。図８
は、ステージ上の試料を複数の平行線で分割し、さらに
細分割して、ビーム自身が偏向幅だけ移動するだけでビ
ーム直下で描画できるようにした場合の細分割された拡
大図であって、グリッヂノイズの発生により間欠的に露
光パターンがずれてしまう。
発明のＤＡ変換装置を用いた場合のそれぞれの信号のタ
イムチャートであり、図８は描画結果の説明図である。
先ず、従来のＤＡＣを用いている場合の偏向アンプ５１
４に入力される偏向アナログ信号と追従アナログ信号の
変化の様子を図５、図６により説明する。６０１はビー
ムブランカ信号、６０２は偏向ＤＡＣ６１３に与えられ
る露光パターンの座標データ、６０３は偏向ＤＡＣ５１
３の出力である偏向アナログ信号、６０４は追従ＤＡＣ
５１２に与えられる追従偏向データ、６０５は追従ＤＡ
Ｃの出力である追従偏向アナログ信号、つまり偏向アン
プ５１４の出力信号である。偏向ＤＡＣ５１３に与えら
れる露光パターンの座標データ６０２が変化する時に、
荷電粒子ビームは、偏向ＤＡＣ５１３および偏向アンプ
５１４が必要とするセトリング時間に等しい時間、ビー
ムブランカ信号６０１による制御で遮断され露光が行わ
れない。しかし、前述の通り、追従偏向データはショッ
トサイクルとは非同期で変化するため、荷電粒子ビーム
が遮断されていないときにも追従偏向アナログ信号６０
５は変化する。この時、追従偏向アナログ信号６０５の
出力には、グリッヂノイズが発生している。このノイズ
により荷電粒子ビームは、不要な偏向を受けるため、図
８（ａ）に示すような露光パターンずれを生じる。図８
は、ステージ上の試料を複数の平行線で分割し、さらに
細分割して、ビーム自身が偏向幅だけ移動するだけでビ
ーム直下で描画できるようにした場合の細分割された拡
大図であって、グリッヂノイズの発生により間欠的に露
光パターンがずれてしまう。
【００１６】図７により、追従ＤＡＣに本発明のＤＡ変
換装置を適用した場合の様子を説明する。偏向ＤＡＣ５
１３に与えられる露光パターンの座標データ７０２が変
化する時には、ビームブランカ信号７０１による制御で
遮断され、露光は行われない。また、追従偏向データ
は、ショットサイクルとは非同期で変化するため、荷電
粒子ビームが遮断されていないときにも追従偏向アナロ
グ信号７０５は変化する。しかし、追従ＤＡＣには、本
発明のＤＡ変換装置が適用されているため、追従偏向ア
ナログ信号７０５の出力にはグリッヂノイズが発生しな
い。従って、図８（ｂ）に示すように、露光パターンず
れは発生しない。
換装置を適用した場合の様子を説明する。偏向ＤＡＣ５
１３に与えられる露光パターンの座標データ７０２が変
化する時には、ビームブランカ信号７０１による制御で
遮断され、露光は行われない。また、追従偏向データ
は、ショットサイクルとは非同期で変化するため、荷電
粒子ビームが遮断されていないときにも追従偏向アナロ
グ信号７０５は変化する。しかし、追従ＤＡＣには、本
発明のＤＡ変換装置が適用されているため、追従偏向ア
ナログ信号７０５の出力にはグリッヂノイズが発生しな
い。従って、図８（ｂ）に示すように、露光パターンず
れは発生しない。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
重み付けされたデータビットが動作しないので、グリッ
ヂノイズは発生せず、また精度の保証された電流源を使
用し、各セグメント毎にオフセットとゲインを調整でき
るので、モノリシックでは実現できなかった高分解能で
高い直線性精度を持つＤＡ変換装置を実現することがで
きる。さらに、本発明のＤＡ変換装置を荷電粒子ビーム
装置に適用した場合、荷電粒子ビームの制御の信頼性が
向上するので、荷電粒子ビームによる半導体デバイス製
造の歩留まりを向上できる。
重み付けされたデータビットが動作しないので、グリッ
ヂノイズは発生せず、また精度の保証された電流源を使
用し、各セグメント毎にオフセットとゲインを調整でき
るので、モノリシックでは実現できなかった高分解能で
高い直線性精度を持つＤＡ変換装置を実現することがで
きる。さらに、本発明のＤＡ変換装置を荷電粒子ビーム
装置に適用した場合、荷電粒子ビームの制御の信頼性が
向上するので、荷電粒子ビームによる半導体デバイス製
造の歩留まりを向上できる。
【図１】本発明の一実施例を示すディジタル・アナログ
変換装置のブロック構成図である。
変換装置のブロック構成図である。
【図２】本発明のＤＡ変換装置へ与えるデータの変換方
法を示す図である。
法を示す図である。
【図３】グリッヂノイズの発生の一例を示す図である。
【図４】図１のディジタル・アナログ変換装置の具体例
を示す図である。
を示す図である。
【図５】本発明の他の実施例を示す図で、本発明のＤＡ
変換装置が適用される荷電粒子ビーム装置の構成図であ
る。
変換装置が適用される荷電粒子ビーム装置の構成図であ
る。
【図６】従来のＤＡ変換器を用いた場合の信号のタイム
チャートである。
チャートである。
【図７】本発明のＤＡ変換装置を用いた場合の信号のタ
イムチャートである。
イムチャートである。
【図８】描画結果を示す細分化された試料の説明図であ
る。
る。
【図９】本発明の他の実施例を示すＤＡ変換装置のブロ
ック構成図である。
ック構成図である。
１００…ＤＡ変換装置、１０１…入力データ、１０２〜
１０７…メモリ、１０８〜１１３…ＤＡ変換器、１１５
〜１２０…ゲイン・オフセット調整回路、 １２１…演算増幅器、１２２…抵抗、１２３…ＤＡ変銀
装置出力、２００…入力データ、２０１…データ変換処
理、２０２〜２０７…セグメント化データ、２０８〜２
１３…変換後データ、４０１…入力データ、４０２〜４
０７…メモリ、４０８〜４１３…ＤＡ変換器、 ４１５〜４２０…ゲイン・オフセット調整回路、４２１
…演算増幅器、４２２…抵抗、４２３…ＤＡ変換装置出
力、５０１…荷電粒子ビーム鏡体、５０２…荷電粒子ビ
ーム、５０３…偏向器、５０４…試料、５０５…試料ス
テージ、５０６…レーザ測長計、５０７…試料ステージ
制御系、５０８…追従制御系、５０９…偏向制御系、５
１０…データ制御系、５１１…制御計算機、５１２…追
従偏向ディジタル・アナログ変換器、５１３…偏向座標
ディジタル・アナログ変換器、５１４…偏向アンプ、６
０１…ＢＬＫ信号、６０２…偏向ＤＡＣ入力、６０３…
偏向ＤＡＣ出力、６０４…追従ＤＡＣ入力、６０５…追
従ＤＡＣ出力、６０６…偏向信号、７０１…ＢＬＫ信
号、７０２…偏向ＤＡＣ入力、７０３…偏向ＤＡＣ出
力、７０４…追従ＤＡＣ入力、７０５…追従ＤＡＣ出
力、７０６…偏向信号。
１０７…メモリ、１０８〜１１３…ＤＡ変換器、１１５
〜１２０…ゲイン・オフセット調整回路、 １２１…演算増幅器、１２２…抵抗、１２３…ＤＡ変銀
装置出力、２００…入力データ、２０１…データ変換処
理、２０２〜２０７…セグメント化データ、２０８〜２
１３…変換後データ、４０１…入力データ、４０２〜４
０７…メモリ、４０８〜４１３…ＤＡ変換器、 ４１５〜４２０…ゲイン・オフセット調整回路、４２１
…演算増幅器、４２２…抵抗、４２３…ＤＡ変換装置出
力、５０１…荷電粒子ビーム鏡体、５０２…荷電粒子ビ
ーム、５０３…偏向器、５０４…試料、５０５…試料ス
テージ、５０６…レーザ測長計、５０７…試料ステージ
制御系、５０８…追従制御系、５０９…偏向制御系、５
１０…データ制御系、５１１…制御計算機、５１２…追
従偏向ディジタル・アナログ変換器、５１３…偏向座標
ディジタル・アナログ変換器、５１４…偏向アンプ、６
０１…ＢＬＫ信号、６０２…偏向ＤＡＣ入力、６０３…
偏向ＤＡＣ出力、６０４…追従ＤＡＣ入力、６０５…追
従ＤＡＣ出力、６０６…偏向信号、７０１…ＢＬＫ信
号、７０２…偏向ＤＡＣ入力、７０３…偏向ＤＡＣ出
力、７０４…追従ＤＡＣ入力、７０５…追従ＤＡＣ出
力、７０６…偏向信号。
フロントページの続き (56)参考文献 特開 平６−204879（ＪＰ，Ａ) 特開 昭64−47128（ＪＰ，Ａ) 特開 平８−330966（ＪＰ，Ａ) 特開 平２−17727（ＪＰ，Ａ) 特開 平６−132201（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/74 H01J 37/147 H01J 37/248 H01L 21/027 H03M 1/08
Claims (6)
- 【請求項１】 ２のｍ乗個のスイッチ手段を含む単位電
流源群を有し、Ｎビットのディジタル信号をアナログ信
号に変換するディジタル・アナログ変換器を、前記ディ
ジタル信号のビット数Ｎと前記２のｍ乗個のスイッチ手
段を含む単位電流源群に入力する前記ディジタル信号の
ビット数ｍとの差の数による２の（Ｎ−ｍ）乗個並列に
有し、前記Ｎビットのディジタル信号を２のＮ乗ビット
にデコードする手段と、前記デコードされたデータを２
のｍ乗ビットずつ２の（Ｎ−ｍ）乗個に分割する手段
と、前記分割された２の（Ｎ−ｍ）乗個それぞれを２の
ｍ乗ビットからｍビットにエンコードする手段とを有
し、前記ｍビット構成の２の（Ｎ−ｍ）乗個のエンコー
ド結果を、前記２の（Ｎ−ｍ）乗個のディジタル・アナ
ログ変換器それぞれの前記２のｍ乗個のスイッチ手段を
含む単位電流源群に入力するｍビットに入力し、前記２
の（Ｎ−ｍ）乗個のディジタル・アナログ変換器の出力
を加算することを特徴とするディジタル・アナログ変換
装置。 - 【請求項２】 グリッヂノイズを発生しない２のｍ乗個
のスイッチ手段を含む単位電流源群とグリッヂノイズを
発生する重み付け電流源群とを有し、Ｎビットのディジ
タル信号をアナログ信号に変換するディジタル・アナロ
グ変換器を、前記ディジタル信号のビット数Ｎと前記グ
リッヂノイズを発生しない２のｍ乗個のスイッチ手段を
含む単位電流源群に入力する前記ディジタル信号のビッ
ト数ｍとの差の数による２の（Ｎ−ｍ）乗個並列に設
け、前記Ｎビットのディジタル信号を２のＮ乗ビットに
デコードする手段と、前記デコードされたデータを２の
ｍ乗ビットずつの２の（Ｎ−ｍ）乗個に分割する手段
と、前記分割された２の（Ｎ−ｍ）乗個それぞれを２の
ｍ乗ビットからｍビットにエンコードする手段とを有
し、前記ｍビット構成の２の（Ｎ−ｍ）乗個のエンコー
ド結果を、前記２の（Ｎ−ｍ）乗個のディジタル・アナ
ログ変換器それぞれの前記グリッヂノイズを発生しない
２のｍ乗個のスイッチ手段を含む単位電流源群に入力す
るｍビットに入力し、前記２の（Ｎ−ｍ）乗個のディジ
タル・アナログ変換器の出力を加算することを特徴とす
るディジタル・アナログ変換装置。 - 【請求項３】 請求項２に記載のディジタル・アナログ
変換装置において、前記グリッヂノイズを発生しない２
のｍ乗個のスイッチ手段を含む単位電流源 群に入力する
ｍビット以外の入力に対して、前記２の（Ｎ−ｍ）乗個
のディジタル・アナログ変換器それぞれが有するオフセ
ット量のばらつきを補正する回路を前記ディジタル・ア
ナログ変換器の後段に接続したことを特徴とするディジ
タル・アナログ変換装置。 - 【請求項４】 請求項２に記載のディジタル・アナログ
変換装置において、前記２の（Ｎ−ｍ）乗個のディジタ
ル・アナログ変換器のゲインを調整する手段を備えてい
ることを特徴とするディジタル・アナログ変換装置。 - 【請求項５】 請求項２に記載のディジタル・アナログ
変換装置において、前記２の（Ｎ−ｍ）乗個のディジタ
ル・アナログ変換器それぞれの前記グリッヂノイズを発
生しない２のｍ乗個のスイッチ手段を含む単位電流源群
に入力するｍビットに供給されるデータを、前記Ｎビッ
トのディジタル信号を２のＮ乗ビットにデコードし、前
記デコードされたデータを２のｍ乗ビットずつ２の（Ｎ
−ｍ）乗個に分割し、前記分割された２の（Ｎ−ｍ）乗
個それぞれを２のｍ乗ビットからｍビットにエンコード
し、前記Ｎビットのディジタル信号をアドレス値として
記憶する記憶手段を有することを特徴とするディジタル
・アナログ変換装置。 - 【請求項６】 請求項２から５までのいずれかに記載の
ディジタル・アナログ変換装置を、荷電粒子ビーム照射
位置制御データをアナログ偏向信号に変換する手段と
し、前記ディジタル・アナログ変換装置のアナログ出力
を前記荷電粒子ビームを偏向する偏向器に供給する構成
としたことを特徴とする荷電粒子ビーム装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10032484A JP2970640B2 (ja) | 1998-02-16 | 1998-02-16 | ディジタル・アナログ変換装置およびそれを用いた荷電粒子ビーム装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10032484A JP2970640B2 (ja) | 1998-02-16 | 1998-02-16 | ディジタル・アナログ変換装置およびそれを用いた荷電粒子ビーム装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11234131A JPH11234131A (ja) | 1999-08-27 |
| JP2970640B2 true JP2970640B2 (ja) | 1999-11-02 |
Family
ID=12360268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10032484A Expired - Fee Related JP2970640B2 (ja) | 1998-02-16 | 1998-02-16 | ディジタル・アナログ変換装置およびそれを用いた荷電粒子ビーム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970640B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7705763B2 (en) * | 2008-07-21 | 2010-04-27 | Tokyo Institute Of Technology | A-D convert apparatus |
| JP5461799B2 (ja) * | 2008-07-30 | 2014-04-02 | 株式会社ニューフレアテクノロジー | 荷電粒子ビーム描画装置および荷電粒子ビーム描画装置におけるｄａｃアンプユニットの診断方法 |
-
1998
- 1998-02-16 JP JP10032484A patent/JP2970640B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11234131A (ja) | 1999-08-27 |
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