CN105245232A - 一种逐次逼近模数转换器 - Google Patents
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Abstract
本申请涉及电子技术领域，尤其涉及一种高精度的逐次逼近模数转换器，以解决现有技术中逐次逼近模数转换器在转换速率较高时转换精度降低的问题。该逐次逼近模数转换器包括D/A转换器、SAR逻辑控制电路和比较器，所述D/A转换器，用于获取原始参考信号，并根据SAR逻辑控制电路的数字输出码采样输出至比较器的比较参考信号，所述D/A转换器根据数字输出码确定比较参考信号的采样时间，由此在当前的数字输出码的有效位是前面几位时，延长转换过程中对比较参考信号的采样时间，由此避免比较参考信号在转换时发生抖动所带来的影响。
Description
技术领域
本申请涉及电子技术领域，尤其涉及一种高精度的逐次逼近模数转换器。
背景技术
现有的逐次逼近模数转换器(SARADC)的常规结构如图1所示，包括S/H(SamplINg/Hold，采样保持)电路110、D/A(Digital/Analog，数字/模拟)转换器120、SAR(SuccessiveApproximation，逐次逼近)逻辑控制电路130和比较器140四部分组成。
其工作原理为：在任意一个系统时钟周期，S/H电路对输入信号VIN进行采样，然后将采得的信号送入比较器140的一个输入端，D/A转换器120获取原始参考信号VREF，SAR逻辑控制电路130先将其数字输出码的最高有效位(MSB)置为1，D/A转换器120根据原始参考信号Vref和最高有效位输出比较参考信号VREF(数值大小为1/2Vref)至比较器140的另一输入端。比较器140比较输入信号VIN和1/2Vref的大小，如果VIN大，则数字输出码(DOUT)的最高有效位固定为1，反之则将MSB固定为0。在下一系统时钟周期，SAR逻辑控制电路130将数字输出码的次高有效位置为1，则如果MSB也为1，那么D/A转换器120输出的比较参考信号VREF为3/4Vref，若MSB为0，则D/A转换器120输出的比较参考信号VREF为1/4Vref。比较器140将此时的比较参考信号与输入信号VIN进行比较，如果VIN大，则数字输出码的次高有效位固定为1，反之固定为0。在后续的系统时钟周期，数字输出码的后续有效位均按照这种方式确定，直到数字输出码的最低位(LSB)。
由此可知，现有技术中的方案中，数字输出码的每个有效位(SignificantBit)均在一个时钟周期内完成。但是,当在使用内部的参考电压时，由于要节省成本，内部的参考电压没有外接电容进行稳压。此时，如果SARADC转换速率较高时，比较参考信号转换时会产生较大的抖动，D/A转换器采样到的是这个抖动的信号并将其直接输出至比较器进行比较，那么其比较器的比较结果就会发生错误，由此造成SARADC转换精度的降低。
发明内容
本申请的目的是提供一种逐次逼近模数转换器，以解决现有技术中逐次逼近模数转换器在转换速率较高时转换精度降低的问题。
为实现上述目的，本申请提供了一种逐次逼近模数转换器，该逐次逼近模数转换器包括D/A转换器、SAR逻辑控制电路和比较器，所述D/A转换器，用于获取原始参考信号，并根据SAR逻辑控制电路的数字输出码采样输出至比较器的比较参考信号，其特征在于，所述D/A转换器根据数字输出码确定比较参考信号的采样时间。
与现有技术相比，本申请的技术方案根据数字输出码确定比较参考信号的采样时间，在当前的数字输出码的有效位是前面几位时，延长转换过程中对比较参考信号的采样时间，由此避免比较参考信号在转换时发生抖动所带来的影响。比如可以将采样最高有效位的时间变为M个CLK(系统时钟周期)，等到比较参考信号稳定后再将采样的比较参考信号输出至比较器进行比较，在进行次高位的转换时也可以进行类似的操作，将采样次高有效位的时间变为M或(M-1)个CLK。如此类似的进行下去，直到某个有效位开始比较参考信号的转换不会引起较大抖动时，可以将采样时间重新确定为一个CLK，从而保证后续SARADC的转换速率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为现有技术中SARADC的电路结构示意图；
图2为现有技术中N位SARADC的工作时序图；
图3为现有技术中N位SARADC数字实现的状态机的示意图；
图4为本申请实施例提供的一种N位SARADC数字实现的状态机的示意图；
图5为本申请实施例提供的一种12位SARADC工作在4Mhz系统时钟频率下时的工作时序图；
图6为本申请实施例提供的一种12位SARADC工作在4Mhz系统时钟频率下时数字实现的状态机的示意图；
图7为本申请实施例提供的一种12位SARADC工作在2Mhz系统时钟频率下时的工作时序图；
图8为本申请实施例提供的一种12位SARADC工作在2Mhz系统时钟频率下时数字实现的状态机的示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
下面结合附图对本申请作进一步详细描述。
本申请实施例中提供的一种逐次逼近模数转换器，其电路的实现与技术类似，可参考图1，其D/A转换器120同样用于获取原始参考信号，并根据SAR逻辑控制电路的数字输出码采样输出至比较器的比较参考信号。该逐次逼近模数转换器的特征在于，所述D/A转换器根据数字输出码确定比较参考信号的采样时间。在当前的数字输出码的有效位是前面几位时，延长转换过程中对比较参考信号的采样时间，由此避免比较参考信号在转换时发生抖动所带来的影响。比如,将采样最高有效位的时间变为M个CLK(系统时钟周期)，等到比较参考信号稳定后,再将采样的比较参考信号输出至比较器进行比较，在进行次高位的转换时也可以进行类似的操作，将采样次高有效位的时间变为M或(M-1)个CLK。如此类似的进行下去，直到某个有效位开始比较参考信号的转换不会引起较大抖动时，可以将采样时间重新确定为一个CLK，以从而保证后续SARADC的转换速率。
在一般情况下，现有技术中的N位SARADC的工作时序如图2所示，其中，CLK表示工作时钟，SOC表示起始转换脉冲信号，VREF表示比较参考信号，EOC表示终止转换脉冲信号，DOUT[(N-1):0]表示数字输出码。其对应的数字实现的状态机如图3所示，ST0表示初始状态，ST1表示第一个状态(MSB置为1的状态)，ST2表示第二个状态，依次类推直至STN表示第N个状态。Go_doneb＝＝0即指收到SOC，开始一次转换处理。在处理过程中，直线箭头表示进入下一状态，即每经过一个CLK，数字输出码的有效位转换为下一低位，转换至后续状态(例如由ST1进入至ST2)。
图4示出了本申请实施例提供的一种SARADC数字实现的状态机，与一般的N位SARADC数字实现的状态机区别在于，在转换处理过程中，counter>＝1表示当前系统时钟周期的计数为1，而后续的counter>＝M+1、2M+1、3M+1分别表示当前系统时钟周期的计数为M+1、2M+1、3M+1，其中M可为1、2、3、4等不同的数值，表示等待的CLK。而旋转箭头则代表如未满足此条件时进行等待。由该状态机可知，该SARADC在进行转换中，在其转换最高的3位时，A/D转换器采样参考比较信号的采样时间均为M个CLK。
在实际应用中，若当前转换的数字输出码的有效位越高，其比较参考信号在转换时发生的抖动越大。因此作为一种可行的实施方式，若当前转换的数字输出码的有效位越高，则所述D/A转换器确定比较参考信号的采样时间也需要越长。
此外，为了提高ADC转换的速率，所述D/A转换器还可以进一步根据系统时钟频率确定比较参考信号的采样时间。这样就可以在保证整体的转换速率仍然较高时，ADC的各项性能指标都没有退化，使得ADC可以工作的更快，提高了整个芯片的速度。实际应用中，系统时钟频率增大一倍，采样时间也增大一倍，即系统时钟频率和采样时间成正比变化。
进一步地，所述比较参考信号的采样时间根据所述逐次逼近模数转换器当前转换的数字输出码的位数进行调整，仅在转换数字输出码的较高的N位时，所述D/A转换器根据数字输出码确定比较参考信号的采样时间，其中所述N为正整数。
以一个12位的、系统时钟频率最快为4Mhz的SARADC为例，当工作在4Mhz系统时钟频率下时，按照图5所示，在本例中，仅在转换数字输出码的较高的3位时，所述D/A转换器根据数字输出码确定比较参考信号的采样时间。具体的，将转换最高位时VREF的采样时间设计为3个CLK，将次高位转换时VREF的采样时间设计为2个CLK，将再次高位转换时VREF的采样时间设计为2个CLK，之后所有低9位的转换中采样时间设计为1个CLK。其工作时序和数字实现的状态机分别如图5和6所示。
当其工作在2Mhz系统时钟频率下时，按照图7所示，将转换最高位时VREF的采样时间设计为2个CLK，将次高位转换时VREF的采样时间设计为2个CLK，将再次高位转换时VREF的采样时间设计为2个CLK，之后所有低9位的转换中采样时间设计为1个CLK。其工作时序和数字实现的状态机分别如图7和8所示。当其工作在1Mhz系统时钟频率下时，所有12位的采样时间都设计为1个CLK，其工作时序和数字实现的状态机与现有技术的类似，可参考图2和图3。
当系统工作在不同的系统时钟频率下时，可以动态的选择VREF采样时间的长短，达到既提高ADC速度又能保证转换精度的目的。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其他的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。装置权利要求中陈述的多个单元或装置也可以由一个单元或装置通过软件或者硬件来实现。
Claims (5)
1.一种逐次逼近模数转换器，该逐次逼近模数转换器包括D/A转换器、SAR逻辑控制电路和比较器，所述D/A转换器，用于获取原始参考信号，并根据SAR逻辑控制电路的数字输出码采样输出至比较器的比较参考信号，其特征在于，所述D/A转换器根据数字输出码确定比较参考信号的采样时间。
2.根据权利要求1所述的逐次逼近模数转换器，其特征在于，所述比较参考信号的采样时间根据所述逐次逼近模数转换器当前转换的数字输出码的位数进行调整，仅在转换数字输出码的较高的N位时，所述D/A转换器根据数字输出码确定比较参考信号的采样时间，其中所述N为正整数。
3.根据权利要求1所述的逐次逼近模数转换器，其特征在于，所述数字输出码的有效位越高，则所述D/A转换器确定比较参考信号的采样时间越长。
4.根据权利要求1至3中任一项所述的逐次逼近模数转换器，其特征在于，所述D/A转换器进一步根据系统时钟频率确定比较参考信号的采样时间。
5.根据权利要求3所述的逐次逼近模数转换器，其特征在于，所述系统时钟频率和采样时间成正比变化。
Priority Applications (1)
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| CN201510761158.5A CN105245232A (zh) | 2015-11-10 | 2015-11-10 | 一种逐次逼近模数转换器 |
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Publications (1)
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Country Status (1)
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101841335A (zh) * | 2009-03-18 | 2010-09-22 | 意法半导体股份有限公司 | 具有偏移补偿的比较器 |
| CN102106087A (zh) * | 2008-07-21 | 2011-06-22 | 爱德万测试株式会社 | Ad转换装置 |
| CN103227642A (zh) * | 2012-01-31 | 2013-07-31 | Nxp股份有限公司 | 逐次逼近寄存器模数转换器 |
| CN103518327A (zh) * | 2011-04-13 | 2014-01-15 | 美国亚德诺半导体公司 | 自定时的数模转换器 |
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2015
- 2015-11-10 CN CN201510761158.5A patent/CN105245232A/zh active Pending
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