CN116599531A - 一种单向斜坡adc - Google Patents

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CN116599531A CN202310499659.5A CN202310499659A CN116599531A CN 116599531 A CN116599531 A CN 116599531A CN 202310499659 A CN202310499659 A CN 202310499659A CN 116599531 A CN116599531 A CN 116599531A
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李明
任思伟
吕玉冰
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Abstract

本发明涉及一种单向斜坡ADC，包括比较器、比较器输出预处理电路、时钟相位校准用脉冲生成电路、时钟相位采样解码电路、数据校准电路、低数位计算电路、计数脉冲调制电路和计数器电路。本发明中，通过将对ADC时钟相位的采样这一离散时间过程转换为累加计数多次采样这一连续过程的一部分，在单向斜坡ADC架构中实现了基于多次采样累加计数的相关多次采样技术和基于多组固定相位差ADC时钟的ADC时钟提速技术的结合，提升了单向斜坡ADC的采样精度、速度和噪声性能。

Description

一种单向斜坡ADC
技术领域
本发明属于ADC技术领域，涉及一种单向斜坡ADC。
背景技术
目前高性能图像传感应用对焦平面读出电路的A/D转换速度、精度提出了更高的要求，此外某些应用还希望同时尽可能降低读出电路本身的噪声。相关多次采样技术为普遍使用的读出电路降噪方法，该技术通过采集、混合若干份内含互不相关的随机噪声信息(以热噪声为典型)的信号采样后均分输出，从而降低信号中随机噪声的含量。
单向斜坡ADC(以下简称单斜ADC)由于结构简单、占用片上面积少、转换线性度佳，成为图像传感器列级读出电路的典型AD架构选型之一，但传统单斜ADC无法同时满足当下应用对高速、高精度的要求，更不具备相关多次采样的能力。可通过在一次A/D转换周期中将多组单斜信号对多组采样数据进行转换后的值累加处理，实现信号的A/D转换与数字域的相关多次采样；亦普遍使用通过采样识别多组相位差相互固定的ADC时钟信号的相位(此类信号通常由延迟锁相环(DLL)生成)以变相提升ADC时钟速度的方式提升单斜ADC的速度与精度。
考虑将累加多次采样与多组ADC时钟加速两种技术相结合，实现ADC速度、精度和噪声性能的同步提升，但由于累加多次采样涉及计数器计数，为时间上的连续过程，而多组ADC时钟的相位采样为时间上的离散过程，实现两者的结合需要将连续过程转换为离散过程，或者相反。现有各种基于多组ADC时钟相位采样的单斜ADC由于无法完全实现上述的过程转换，导致其在单次A/D转换周期中只能采一次样，在实现相关多次采样功能上存在较大困难。
发明内容
针对上述现有技术的不足，本发明所要解决的技术问题是：提供一种能够提升采样精度的单向斜坡ADC。
为达到上述目的，本发明提供如下技术方案：
一种单向斜坡ADC，包括
比较器，用于将待转换信号与斜坡信号进行比较，得到并输出翻转脉冲；
比较器输出预处理电路，用于将比较器输出的翻转脉冲的有效翻转沿转变成上升沿，得到并输出第一调制用数据脉冲，以及输出第一计数器用数据脉冲；
时钟相位校准用脉冲生成电路，用于在无需时钟相位校准时直接将第一调制用数据脉冲作为校准用数据脉冲和第二调制用数据脉冲输出；
时钟相位采样解码电路，用于根据外部输入的ADC DLL时钟对校准用数据脉冲进行解码得到m位解码数据信号，以及根据外部输入的第一ADC时钟对第一计数器用数据脉冲进行同步得到第二计数器用数据脉冲；
数据校准电路，用于以第二调制用数据脉冲的高电平和ADC DLL数据校准时钟为校准事件触发要素，根据m位解码数据信号判定第二计数器用数据脉冲的翻转沿中与翻转脉冲的翻转沿对应的翻转沿是否同步正确，并根据判定结果在第二计数器用数据脉冲上追加相应数量的小脉冲，得到并输出数据校准脉冲；
低数位计算电路，用于对m位解码数据信号进行带符号累加得到体现AD转换结果的后m位信息的低数位信号，以及根据累加结果的进、退位值在数据校准脉冲上添加对应数量的小脉冲后得到第三计数器用数据脉冲；
计数脉冲调制电路，用于根据外部输入的第二ADC时钟将第三计数器用数据脉冲转换为多段高频时钟样式的高频脉冲；以及
计数器电路，用于对计数脉冲调制电路得到的高频脉冲进行计数，得到体现AD转换结果第m位及第m位之前的各数位信息的高数位信号。
本发明中，通过将对ADC时钟相位的采样这一离散时间过程转换为累加计数多次采样这一连续过程的一部分，在单斜ADC架构中实现了基于多次采样累加计数的相关多次采样技术和基于多组固定相位差ADC时钟的ADC时钟提速技术的结合，有利于单斜ADC提升采样精度、速度和噪声性能。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本发明单向斜坡ADC的一个优选实施例的结构示意图。
图2为比较器输出预处理电路的电路图。
图3为时钟相位校准用脉冲生成电路的电路图。
图4为时钟相位采样解码电路的电路图。
图5为生成反相控制信号的流程图。
图6为在第二计数器用数据脉冲上追加小脉冲的流程图。
图7a、图7b、图7c分别为三个具体实施中数据校准电路各端口信号的时序图。
图8为低数位计算电路的工作流程图。
图9为一个具体实例中低数位计算电路的各端口信号的时序图。
图10为计数脉冲调制电路的工作流程图。
图11为一次完整AD转换过程的具体实例中，单向斜坡ADC各关键信号的时序图。
附图中各标号的含义为：
比较器-100；待转换信号-121；所述斜坡信号-122；比较器输出预处理电路-200；时钟相位校准用脉冲生成电路-300；时钟相位采样解码电路-400；时钟相位校准电路-500；数据校准电路-600；低数位计算电路-700；计数脉冲调制电路-800；计数器电路-900。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
如图1所示，本发明单向斜坡ADC的一个优选实施例包括比较器100、比较器输出预处理电路200、时钟相位校准用脉冲生成电路300、时钟相位采样解码电路400、数据校准电路600、低数位计算电路700、计数脉冲调制电路800和计数器电路900。当然，为了在ADC时钟的相位不匹配时对时钟相位进行校准，单向斜坡ADC还可以包括时钟相位校准电路500。
所述比较器100用于将待转换信号与斜坡信号进行比较，得到并输出翻转脉冲。所述比较器100的正极输入端连接斜坡信号122，负极输入端连接待转换信号121；所述斜坡信号122与待转换信号121的每一低电平和每一高电平均有交点，所述斜坡信号122与待转换信号121的每一低电平和每一高电平的交点可以是一个，也可以是两个或两个以上。本实施例中，以斜坡信号122与待转换信号121的每一低电平和每一高电平均有四个交点为例进行说明，当然，斜坡信号122与待转换信号121的每一低电平和每一高电平还可以有更多的交点，从而可以可对同一组输入信号执行更多次采样。所述斜坡信号最小电平小于待转换信号的低电平的最小值，所述斜坡信号在待转换信号的低电平期间的最大值大于待转换信号的低电平的最大值，所述斜坡信号在待转换信号的高电平期间的最大值大于待转换信号的高电平的最大值。
所述比较器输出预处理电路200设置有信号输入端in、out_cnt输出端、out_mod输出端、计数器用数据脉冲正相输出控制信号adc_sub_p(以下简称控制信号adc_sub_p)输入端、计数器用数据脉冲反相输出控制信号adc_sub_n(以下简称控制信号adc_sub_n)输入端、调制用数据脉冲正相输出控制信号adc_sub_p_mod(以下简称控制信号adc_sub_p_mod)输入端、调制用数据脉冲反相输出控制信号adc_sub_n_mod(以下简称控制信号adc_sub_n_mod)输入端，其中控制信号adc_sub_p、adc_sub_n、adc_sub_p_mod和adc_sub_n_mod的均由ADC外部输入。所述比较器输出预处理电路200用于将从其信号输入端in输入的翻转脉冲的有效翻转沿转变成上升沿，得到第一调制用数据脉冲mod(以下简称为脉冲mod)并从其输出端out_mod输出，以及在其输出端out_cnt输出第一计数器用数据脉冲cnt(以下简称为脉冲cnt)。
如图2所示，所述比较器输出预处理电路200包括与门U201、与门U202、与门U203、与门U204、反相器205、或门206和或门207。所述与门U201和与门U203的第二输入端以及反相器205的输入端均与比较器的输出端电连接，所述与门U202和与门U204的第二输入端均与反相器205的输出端电连接。所述与门U201的第一输入端用于输入控制信号adc_sub_p，所述与门U202的第一输入端作为输入端用于输入控制信号adc_sub_n。所述与门U201和与门U202的输出端分别与或门206的两个输入端电连接，所述或门206的输出端用于输出脉冲cnt。所述与门U203的第一输入端用于输入控制信号adc_sub_p_mod，所述与门U204的第一输入端用于输入控制信号adc_sub_n_mod。所述与门U203和与门U204的输出端分别与或门207的两个输入端电连接，所述或门207的输出端用于输出脉冲mod。
采用上述电路结构，通过对控制信号adc_sub_p、adc_sub_n、adc_sub_p_mod和adc_sub_n_mod时序的设计，可以对输入端in输入的信号进行筛选，使输出端out_cnt输出最终可供计数器电路使用的计数器用数据脉冲，且使输出端out_mod输出的调制用数据脉冲将in端输入信号的每个有效翻转沿均变成上升沿输出，供后续电路使用。
其中，通过控制信号adc_sub_p和adc_sub_n的时序对输出的脉冲cnt进行控制的原理如下：当控制信号adc_sub_p和adc_sub_n的时序均为低电平时，输出的脉冲cnt始终输出低电平。当控制信号adc_sub_p的时序为高电平、控制信号adc_sub_n的时序为低电平时，输出的脉冲cnt与输入端in输入的信号一致。当控制信号adc_sub_p的时序为低电平、控制信号adc_sub_n的时序为高电平时，输出的脉冲cnt为输入端in输入信号的反相。通过控制信号adc_sub_p_mod和adc_sub_n_mod的时序对输出的脉冲mod进行控制的原理与上述原理相同。可以理解的是，本领域技术人员完全能够根据上述工作原理和实际需求对控制信号adc_sub_p、adc_sub_n、adc_sub_p_mod和adc_sub_n_mod的时序进行设计，在此不作赘述。
所述时钟相位校准用脉冲生成电路300设置有in_mod输入端、out_mod'输出端、out_mod_calib_pulse输出端、第一时钟相位校准脉冲clk_phase_calib_pulse_1(以下简称脉冲clk_phase_calib_pulse_1)输入端和时钟相位校准脉冲输入开关控制信号sw_clk_phase_calib_pulse(以下简称控制信号sw_clk_phase_calib_pulse)输入端，其中脉冲clk_phase_calib_pulse_1和控制信号sw_clk_phase_calib_pulse均由ADC外部输入。所述时钟相位校准用脉冲生成电路300用于在不需要时钟相位校准时直接将in_mod输入端输入的脉冲mod作为校准用数据脉冲mod_calib_pulse(以下简称为脉冲mod_calib_pulse)从out_mod_calib_pulse输出端输出，以及作为第二调制用数据脉冲mod'(以下简称为脉冲mod')从out_mod'输出端输出。当设置有时钟相位校准电路500时，所述时钟相位校准用脉冲生成电路还用于在需要时钟相位校准时输出含时钟相位校准脉冲的数据脉冲作为脉冲mod_calib_pulse从out_mod_calib_pulse输出端输出。
如图3所示，所述时钟相位校准用脉冲生成电路300包括受控双端开关K301、受控双端开关K302、受控双端开关K303和反相器304。本实施例中以高电平作为时钟反相控制信号的有效值，因此，所述受控双端开关K301、受控双端开关K302、受控双端开关K303均为控制输入端接收高电平时闭合、接收低电平时断开。
所述受控双端开关K301的第一端用于输入比较器输出预处理电路200输出的脉冲mod，所述受控双端开关K301的第二端与受控双端开关K302的第一端电连接，所述受控双端开关K302的第二端用于输出脉冲mod'。所述受控双端开关K303的第一端用于连接脉冲clk_phase_calib_pulse_1，所述受控双端开关K303的第二端与受控双端开关K301的第二端电连接，所述受控双端开关K303的第二端用于输出脉冲mod_calib_pulse。所述反相器304的输入端和受控双端开关K303的控制端均连接控制信号sw_clk_phase_calib_pulse，所述受控双端开关K301的和受控双端开关K302的控制端均与反相器304的输出端电连接。
所述时钟相位校准用脉冲生成电路300的工作原理为：当不需时钟相位校准时，控制信号sw_clk_phase_calib_pulse的时序为低电平，使开关301和开关302闭合，并使开关303开路，从而使从输入端in_mod输入的脉冲mod从out_mod'输出端和out_mod_calib_pulse输出端原样输出，交由后级电路处理。当需要时钟相位校准时，则首先使控制信号sw_clk_phase_calib_pulse的时序高电平，使开关301和开关302开路，开关303闭合，再输入脉冲clk_phase_calib_pulse_1，该脉冲将由out_mod_calib_pulse输出端输出至后级电路处理，脉冲clk_phase_calib_pulse_1生成完毕后，仍需使控制信号sw_clk_phase_calib_pulse的时序恢复为低电平，使out_mod'输出端和out_mod_calib_pulse输出端输出从in_mod输入端输入的信号，保持电路正常运行。
在整体电路系统中，第一时钟相位校准脉冲与其他驱动本ADC的数字时序信号可以均由一种区别于第一ADC时钟和ADC DLL时钟的系统主时钟驱动数字时序生成电路生成。此时，要求第一时钟相位校准脉冲的上升沿时刻与系统主时钟的任一上升沿保持一致，或与其他驱动本ADC的数字时序信号的上升或下降沿保持整数倍于系统主时钟周期的时间差。
所述时钟相位采样解码电路400设置有in_cnt输入端、in_mod_calib_pulse输入端、out_cnt_sync输出端、out_decode<(m-1):0>输出端、clk_adc_1(即第一ADC时钟)输入端、clk_adcdll<0:(2^m/2-1)>(即ADC DLL时钟)输入端和采样复位信号rst_phase_sp(以下简称复位信号rst_phase_sp)输入端，其中，第一ADC时钟、ADC DLL时钟和复位信号rst_phase_sp均由ADC外部输入，ADC DLL时钟通过总线输入，所述总线包括2m-1条线网(一根导线对应一个线网)；m为不小于1的整数；例如，当取m＝3时，则ADC DLL时钟包括4条线网。所述时钟相位采样解码电路400用于根据clk_adcdll<0:(2^m/2-1)>输入端输入的ADC DLL时钟对in_mod_calib_pulse输入端了输入的脉冲mod_calib_pulse进行解码得到m位解码数据信号decode<(m-1):0>(以下简称数据信号decode)并从其out_decode<(m-1):0>输出端输出；以及根据clk_adc_1输入端输入的第一ADC时钟对in_cnt输入端输入的脉冲cnt进行同步得到第二计数器用数据脉冲cnt_sync(以下简称脉冲cnt_sync)并从其out_cnt_sync输出端输出。
如图4所示，所述时钟相位采样解码电路400包括D触发器U403、D触发器U404和相位采样解码器U405，其中，所述D触发器U404与ADC DLL时钟总线的线网一一对应，即时钟相位采样解码电路400包括2m-1个D触发器U404。所述D触发器U403的时钟输入端连接第一ADC时钟，所述D触发器U403的数据输入端连接脉冲cnt，所述D触发器U403的数据输出端用于输出经同步后的脉冲cnt_sync。各个所述D触发器U404的时钟输入端均连接脉冲mod_calib_pulse，各个所述D触发器U404的数据输入端分别与外部输入的ADCDLL时钟总线的一个线网电连接，各个所述D触发器U404的复位输入端均连接输入的第二复位信号。各个所述D触发器U404的数据输出端分别与相位采样解码器U405的一输入端电连接，所述相位采样解码器U405用于对输入的2m-1位数据进行解码，得到m位数据信号decode并通过其输出端输出。
当设置有时钟相位校准电路500时，所述时钟相位采样解码电路400还设置有时钟输入相位反相器U401、2m-1个时钟输入相位反相器U402以及adcclk_phase_sel输入端。所述D触发器U403的时钟输入端通过时钟输入相位反相器U401连接第一ADC时钟，各个所述D触发器U404的数据输入端分别通过一时钟输入相位反相器U402连接输入的ADC DLL时钟总线的一条线网，所述时钟输入相位反相器U401和各个时钟输入相位反相器U402的控制端与adcclk_phase_sel输入端电连接，用于连接时钟反相控制信号adcclk_phase_sel(以下简称控制信号adcclk_phase_sel)。当控制信号adcclk_phase_sel为低电平时，时钟输入相位反相器U401和时钟输入相位反相器U402直接输出其输入端输入的信号；当控制信号adcclk_phase_sel为高电平时，时钟输入相位反相器U401和时钟输入相位反相器U402将其输入端输入的信号反相后再输出。
所述时钟相位采样解码电路400主要有以下两种功能：
一是在D触发器U403中根据第一ADC时钟(控制信号adcclk_phase_sel为高电平时即为反相后的第一ADC时钟)对输入端in_cnt输入的脉冲cnt进行同步，得到脉冲cnt_sync。
二是在D触发器U404中根据ADC DLL时钟总线各线网的相位采样数据对脉冲mod_calib_pulse进行解码得到m位解码数据信号decode<(m-1):0>(以下简称数据信号decode)。若脉冲mod_calib_pulse为上升沿，则D触发器U404在上升沿时刻对ADC DLL时钟总线各线网信号的电平值采样并储存，随即输出至解码器U405解码，输出D触发器U404采样时ADC DLL时钟的相位信息，由此可对比较器数据、校准脉冲上升沿进行采样解码。另可通过复位信号rst_phase_sp将采样数据清零。
第一ADC时钟和ADC DLL时钟的频率相同，占空比均为50％，且clk_adcdll<0>的上升沿比clk_adc的上升沿延迟个时钟周期，clk_adcdll<1>比clk_adcdll<0>的上升沿延迟/>个时钟周期，以此类推，直至clk_adcdll<(2m-1-1)>的上升沿比clk_adcdll<(2m-1-2)>的上升沿延迟/>个时钟周期。其中，clk_adcdll<0>表示ADC DLL时钟总线的第1条线网上的时钟信号，clk_adcdll<1>表示ADC DLL时钟总线的第2条线网上的时钟信号，以此类推，直到clk_adcdll<(2m-1-1)表示ADC DLL时钟总线的第2m-1条线网上的时钟信号。
相位采样解码器U405的输入端in<0:(2^m/2-1)>和输出端out<(m-1):0>的其中一种可行的真值表如表1所示。
表1
所述时钟相位校准电路500设置有in_decode<(m-1):0>输入端、out_adcclk_phase_sel输出端、第二时钟相位校准脉冲clk_phase_calib_pulse_2(以下简称脉冲clk_phase_calib_pulse_2)输入端和第一复位信号rst_1(以下简称复位信号rst_1)输入端。其中，脉冲clk_phase_calib_pulse_2和复位信号rst_1从ADC外部输入，脉冲clk_phase_calib_pulse_2和时钟相位校准用脉冲生成电路300中的clk_phase_calib_pulse_1可以为同一种信号。复位信号rst_1用于将时钟相位校准电路500存储的数据清零。
所述时钟相位校准电路500用于在时钟相位校准时根据in_decode<(m-1):0>输入端输入的数据信号decode判定ADC时钟的相位与低频时序信号、低频时钟的相位是否匹配，并根据判定结果从其out_adcclk_phase_sel输出端输出反相控制信号dcclk_phase_sel给时钟相位采样解码电路400、数据校准电路600和计数脉冲调制电路800。所述ADC时钟包括第一ADC时钟、第二ADC时钟、ADC DLL时钟和ADC DLL数据校准时钟，所述低频时序信号指外部输入的所有控制信号，所述低频时钟指除了ADC时钟以外，外部输出的其他时钟信号；ADC时钟频率为低频时钟频率的整数倍。在实际应用中低频时序信号一般由特定的数字时序电路生成，而这个时序电路需要低频时钟作驱动，因此我们一般认为低频时钟与低频时序信号具有固定的时间延迟；设计时序电路时一般会尽量使低频时序信号的上升沿和下降沿与低频时钟的上升沿重合，使得时钟相位校准脉冲与其他低频信号之间具备较稳定的时间延迟(即相位差)，这在后续校准过程中具备参考意义。例如，比较器输出预处理电路200输出的脉冲cnt的部分上升沿和下降沿与数据采样没有关系，而与从外部输入比较器输出预处理电路200的控制信号的时序有关系，在脉冲cnt被送到时钟相位采样解码电路400做同步时，可能会出现脉冲cnt中那些与数据采样没有关系的上升沿和下降沿与第一ADC时钟的上升沿重叠的情况。按d触发器原理，这种情况会导致同步结果无法预测，此时可能影响AD转换的准确性，因此判断这些上升沿和下降沿与ADC时钟的相位关系不匹配，此时将ADC时钟反相，使其ADC时钟的下降沿与脉冲cnt中与采样数据无关的上升沿和下降沿对齐即可解决上述问题。基于时钟相位校准脉冲与其他低频时序信号的关系，时钟相位校准功能通过判定校准脉冲上升沿与ADCDLL时钟的相位关系以间接判定低频时序信号上升下降沿与ADCDLL时钟的相位关系，校准完毕后，低频时序信号上升下降沿将不再与第一ADC时钟的上升沿对齐，从而消除脉冲cnt相关上升下降沿进行同步时结果的不确定性。
本实施例中以高电平作为控制信号dcclk_phase_sel的有效值，当ADC时钟的相位符合时钟同步要求要求时，控制信号dcclk_phase_sel无效(即控制信号dcclk_phase_sel输出低电平)；否则，反相控制信号为有效值(即控制信号dcclk_phase_sel输出高电平)，所述时钟相位采样解码电路400使输入的第一ADC时钟和ADC DLL时钟反相，所述数据校准电路600使输入的ADC DLL数据校准时钟反相，所述计数脉冲调制电路800使输入的第二ADC时钟反相。
如图5所示，时钟相位校准电路500生成控制信号dcclk_phase_sel的方法为：
在输入的脉冲clk_phase_calib_pulse_2的下降沿时刻对时钟相位采样解码电路400输出的数据信号decode进行采样；若采样数值在第三区间外，则输出的控制信号dcclk_phase_sel为有效值，本实施例中为高电平有效，即此时输出的控制信号dcclk_phase_sel为高电平。否则，输出的控制信号dcclk_phase_sel无效(即控制信号dcclk_phase_sel为低电平)。所述第三区间为[2m-2,(3*2m-2-1)]。
所述数据校准电路600设置有in_cnt_sync输入端、in_mod'输入端、in_decode<(m-1):0>输入端、out_cnt_cal输出端、adcclk_phase_sel输入端、clk_adcdll_cal(即ADCDLL数据校准时钟)输入端、第一校准用调制脉冲cal_mod_pulse_1(以下简称脉冲cal_mod_pulse_1)输入端、第二校准用调制脉冲cal_mod_pulse_2(以下简称脉冲cal_mod_pulse_2)输入端、第一数据符号控制信号data_pos_min_sig_1(以下简称控制信号data_pos_min_sig_1)输入端和第二复位信号rst_2(以下简称复位信号rst_2)输入端。其中，ADC DLL数据校准时钟、脉冲cal_mod_pulse_1、脉冲cal_mod_pulse_2、控制信号data_pos_min_sig_1和复位信号rst_2均由ADC外部输入。adcclk_phase_sel输入端用于输入控制信号adcclk_phase_sel，并在控制信号adcclk_phase_sel为高电平时使ADC DLL数据校准时钟反相，以实现时钟相位校准功能。复位信号rst_2用于将数据校准电路600存储的数据清零。
ADC DLL数据校准时钟与第一ADC时钟的频率一致，但需与第一ADC时钟存在相位差，即需要在第一ADC时钟的基础上有延迟，可以采用ADCDLL时钟总线的任一线网的时钟信号为ADC DLL数据校准时钟，当然，也可以单独生成符合上述条件的ADC DLL数据校准时钟。脉冲cal_mod_pulse_1根据脉冲cnt和翻转信号决定，用于以给出需校准的数据携带的正号或负号。脉冲cal_mod_pulse_1在待转换信号的翻转沿一侧的低电平期间每相邻两个采样点之间进行一次翻转，并在该翻转沿另一侧的高电平期间的每相邻两个采样点之间也进行一次翻转(在临近该翻转的低电平采样点和高电平采样点之间不翻转)。从而通过给采样值赋予正号或负号的方式，按照加減间隔的方式依次对低电平期间的各个采样值进行累加以及对高电平期间的各个采样值进行累加。
所述数据校准电路600用于以in_mod'输入端输入的脉冲mod'的高电平和clk_adcdll_cal输入端输入的ADC DLL数据校准时钟为校准事件触发要素，根据in_decode<(m-1):0>输入端输入的数据信号decode判定in_cnt_sync输入端输入的脉冲cnt_sync的特定翻转沿是否同步正确，并根据判定结果在脉冲cnt_sync上追加小脉冲，得到数据校准脉冲cnt_cal(以下简称脉冲cnt_cal)并从其out_cnt_cal输出端输出。其中，脉冲cnt_sync的特定翻转指脉冲cnt_sync中与翻转脉冲的翻转沿相对应的翻转沿。
如图6所示，在脉冲cnt_sync上追加小脉冲得到数据校准脉冲cnt_cal的方法如下：
向数据校准电路输入脉冲cnt_sync、m位数据信号decode、脉冲mod'、ADC DLL数据校准时钟和控制信号data_pos_min_sig_1，当控制信号data_pos_min_sig_1为高电平时，执行以下步骤：
在脉冲mod'处于上升沿后的高电平期间，在ADC DLL数据校准时钟的第一个下降沿时对时钟相位采样解码电路输出的脉冲cnt_sync进行采样，并对时钟相位采样解码电路400输出的数据信号decode的值进行检测。
当时钟相位采样解码电路400输出的数据信号decode的值落在第一区间时，如果脉冲cnt_sync的采样值是高电平，则在脉冲cnt_sync上不追加小脉冲；如果脉冲cnt_sync的采样值是低电平，则在脉冲cnt_sync上追加一个小脉冲；所述第一区间为[3*2m-2,(2m-1)]。
当时钟相位采样解码电路400输出的数据信号decode的值落在第二区间时，如果脉冲cnt_sync的采样值是高电平，则在脉冲cnt_sync上追加一个小脉冲；如果脉冲cnt_sync的采样值是低电平，则在脉冲cnt_sync上追加两个小脉冲；所述第二区间为[0,(2m-2-1)]。
当时钟相位采样解码电路400输出的数据信号decode的值未落在第一区间和第二区间时，则在脉冲cnt_sync上追加一个小脉冲。
当控制信号data_pos_min_sig_1为低电平时，执行以下步骤：
在脉冲mod'处于上升沿后的高电平期间，在ADC DLL数据校准时钟的第一个下降沿时对时钟相位采样解码电路400输出的脉冲cnt_sync进行采样，并对时钟相位采样解码电路400输出的数据信号decode的值进行检测。
当时钟相位采样解码电路400输出的数据信号decode的值落在第一区间时，如果脉冲cnt_sync的采样值是高电平，则在脉冲cnt_sync上追加一个小脉冲；如果脉冲cnt_sync的采样值是低电平，则在脉冲cnt_sync上追加两个小脉冲。
当时钟相位采样解码电路400输出的数据信号decode的值落在第二区间时，如果脉冲cnt_sync的采样值是高电平，则在脉冲cnt_sync上不追加小脉冲；如果脉冲cnt_sync的采样值是低电平，则在脉冲cnt_sync上追加一个小脉冲。
当时钟相位采样解码电路400输出的数据信号decode的值未落在第一区间和第二区间时，则在脉冲cnt_sync上追加一个小脉冲。
当在脉冲cnt_sync上追加小脉冲时，如果追加一个小脉冲，则小脉冲由脉冲cal_mod_pulse_1提供，如果追加两个小脉冲，则第一个小脉冲由脉冲cal_mod_pulse_1提供，第二个小脉冲由脉冲cal_mod_pulse_2提供，脉冲cal_mod_pulse_1和脉冲cal_mod_pulse_2在时间上互不重叠，且高电平持续时间均为一个ADC时钟周期(ADC时钟包括第一ADC时钟、第二ADC时钟、ADC DLL时钟和ADC DLL数据校准时钟，上述时钟的周期均相同)。
如图7a所示，为在脉冲cnt_sync上追加一个小脉冲的一个具体实例中，数据校准电路600各端口信号的时序图。图7a的in_decode<(m-1):0>端口信号(即数据信号decode)的时序中，数字(“7”)表示脉冲的个数，字母“X”表示信号的不定态，此时不关注信号的波形，只关注脉冲的个数，因此波形直接以不定态表示。控制信号data_pos_min_sig_1为低电平，标记数据带负号。数据校准电路600在in_mod输入端和in_cnt_sync输入端分别接收脉冲mod'和与其对应的、经时钟同步后的脉冲cnt_sync，脉冲mod'的上升沿a和脉冲cnt_sync的上升沿b的关系与上升沿a对应的ADC DLL时钟相位解码结果(解码结果为“7”，上升沿a所在时刻早于邻近ADC时钟上升沿)表明时钟同步正常，未影响数据的正确性。且通过在ADCDLL数据校准时钟(clk_adcdll_cal端口信号)的下降沿c所在时刻识别到脉冲cnt_sync为高电平后判定同步数据正确。根据电路逻辑，将向out_cnt_cal端口的输出信号上追加一个高电平小脉冲(上升下降沿d对应的高电平脉冲)，高电平小脉冲由cal_mod_pulse_1端口输入的脉冲提供。
如图7b所示，为在脉冲cnt_sync上追加两个小脉冲的一个具体实例中，数据校准电路600各端口信号的时序图。图7b中，控制信号data_pos_min_sig_1为低电平，标记数据带负号。此时观察脉冲mod'的上升沿a和脉冲cnt_sync的上升沿b的关系以及解码结果(“7”)，可知脉冲cnt_sync在时钟同步过程中发生延迟导致数据有误(缺少一段高电平)。且在ADC DLL数据校准时钟的下降沿c识别到脉冲cnt_sync为低电平后判定同步数据有误。根据电路逻辑，将向out_cnt_cal端口的输出信号上追加两个高电平小脉冲(两个小脉冲的上升下降沿分别为d、e)，两个高电平小脉冲分别由cal_mod_pulse_1端口、cal_mod_pulse_2端口输入的脉冲提供。
如图7c所示，为在脉冲cnt_sync上不追加小脉冲的一个具体实例中，数据校准电路600各端口信号的时序图。图7c中，控制信号data_pos_min_sig_1为高电平，标记数据带正号。此时观察脉冲mod'的上升沿a和脉冲cnt_sync的上升沿b波形的关系(上升沿a对下降沿b)以及解码结果(“7”)，可知脉冲cnt_sync在时钟同步过程中发生延迟导致数据有误(多出一段高电平)。且在ADC DLL数据校准时钟的下降沿c识别到脉冲cnt_sync为高电平后判定同步数据有误。根据电路逻辑，不向out_cnt_cal端口的输出信号上追加高电平小脉冲。
所述低数位计算电路700设置有in_cnt_cal输入端、in_decode<(m-1):0>输入端、out_cnt_lsb_calc输出端、out_lsb<(m-1):0>输出端、第一低数位计算用调制脉冲lsb_calc_mod_pulse_1(以下简称脉冲lsb_calc_mod_pulse_1)输入端、第二低数位计算用调制脉冲lsb_calc_mod_pulse_2(以下简称脉冲lsb_calc_mod_pulse_2)输入端、采样脉冲lsb_calc_mod_sp(以下简称脉冲lsb_calc_mod_sp)输入端、第二数据符号控制信号data_pos_min_sig_2(以下简称控制信号data_pos_min_sig_2)输入端和第三复位信号rst_3(以下简称复位信号rst_3)输入端。其中，脉冲lsb_calc_mod_pulse_1、脉冲lsb_calc_mod_pulse_2、脉冲lsb_calc_mod_sp、控制信号data_pos_min_sig_2和复位信号rst_3均由ADC外部输入。控制信号data_pos_min_sig_2的要求与控制信号data_pos_min_sig_1相同，因此控制信号data_pos_min_sig_2和控制信号data_pos_min_sig_1为可以同一信号。脉冲lsb_calc_mod_sp对翻转脉冲的翻转沿的时刻进行延时得到脉冲lsb_calc_mod_sp的采样时刻；复位信号rst_3用于将低数位计算电路700存储的数据清零。
所述低数位计算电路700用于对in_decode<(m-1):0>输入端输入的数据信号decode进行带符号累加得到体现AD转换结果的后m位信息的低数位信号lsb并从其out_lsb<(m-1):0>输出端输出。以及根据累加结果的进、退位值在其in_cnt_cal输入端输入的脉冲cnt_cal上添加小脉冲得到第三计数器用数据脉冲cnt_lsb_calc(以下简称脉冲cnt_lsb_calc)并从其out_cnt_lsb_calc输出端输出。
如图8所示，所述低数位计算电路700的工作流程如下：
确定累加周期，所述累加周期包括待转换信号的一个翻转沿一侧的低电平的所有采样点和该翻转沿另一侧的高电平的所有采样点，在累加周期开始时，通过复位信号rst_3将累加值清零。
向低数位计算电路输入数据信号decode、数据校准脉冲cnt_cal、脉冲l sb_calc_mod_sp和控制信号data_pos_min_sig_2。
当控制信号data_pos_min_sig_2为高电平时，通过脉冲lsb_calc_mod_sp对数据信号decode进行采样，并将累加值与采样值之和作为新的累加值。如果累加值大于(2m-1)，则将累加值减去2m后的值作为新的累加值，并在脉冲cnt_cal上追加两个小脉冲。如果累加值小于或等于(2m-1)，则累加值不变，并在脉冲cnt_cal上追加一个小脉冲。
当控制信号data_pos_min_sig_2为低电平时，通过脉冲lsb_calc_mod_sp对数据信号decode进行采样，并将累加值减去采样值作为新的累加值。如果累加值小于0，则将累加值加上2m后的值作为新的累加值，在脉冲cnt_cal上不追加小脉冲。如果累加值大于或等于0，则累加值不变，并在脉冲cnt_cal上追加一个小脉冲。
当累加周期结束后，输出累加值作为低数位信号lsb。
当在脉冲cnt_cal上追加小脉冲时，如果追加一个小脉冲，则小脉冲由脉冲lsb_calc_mod_pulse_2提供，如果追加两个小脉冲，则第一个小脉冲由脉冲lsb_calc_mod_pulse_2提供，第二个小脉冲由脉冲lsb_calc_mod_pulse_1提供，脉冲lsb_calc_mod_pulse_1和脉冲lsb_calc_mod_pulse_2在时间上互不重叠，且高电平持续时间均为一个第ADC时钟周期。
如图9所示，为一个具体实例中低数位计算电路700的各端口信号的时序图。图9的in_decode<(m-1):0>端口信号(即数据信号decode)和out_lsb<2:0>端口信号(即低数位信号lsb)的时序中，数字(例如：“0”、“2”、“3”、“5”、“6”)表示脉冲的个数，字母“X”表示信号的不定态。为简便起见，设输入至低数位计算电路700的脉冲cnt_cal未在数据校准电路600中发生校准事件，即每份输入至in_cnt_cal端口的数据脉冲仅额外携带一个高电平小脉冲，且均在其上升沿进行ADC DLL时钟的解码操作。
首先通过复位信号rst_3对低数位计算电路700进行复位，此时累加值(即out_lsb<2:0>端口的数据)清零。在该实施例中将依次进行减法、加法、加法共三次计算，将控制信号data_pos_min_sig_2置低电平进行第一次的减法计算，待脉冲cnt_cal和其上升沿解码结果由in_decode<2:0>端口输入完毕后，脉冲lsb_calc_mod_sp输入高电平对数据信号decode采样，同时执行out_lsb<2:0>端(即累加值)与从in_decode<2:0>采得数据(即采样值)的减法计算，即0-6＝-6。由于结果为负，按本电路逻辑需额外加8(本实施例中m＝3，2m＝23＝8)，则最终计算结果为-6+8＝2，不向out_cnt_lsb_calc端口追加额外的高电平小脉冲。即lsb_calc_mod_pulse_1端口和lsb_calc_mod_pulse_2端口输入的脉冲不会向out_cnt_lsb_calc端口输出，此时，in_cnt_cal端口输入的信号将由out_cnt_lsb_calc端口原样输出，即直接输出脉冲cnt_cal作为脉冲cnt_lsb_calc。
之后进行第二次的加法计算，将控制信号data_pos_min_sig_2置高电平，重复上述过程和电路逻辑，完成计算2+3＝5，out_cnt_lsb_calc端口除输出in_cnt_cal端口接收的信号外，还向out_cnt_lsb_calc端口额外追加一个高电平小脉冲，在该实例中，此时的高电平小脉冲由lsb_calc_mod_pulse_2端口输入的信号提供。之后进行第三次的加法计算，保持控制信号data_pos_min_sig_2为高电平，重复上述过程和电路逻辑，完成计算5+5＝10，由于结果大于等于8，需额外减8，则最终计算结果为10-8＝2。向out_cnt_lsb_calc端口额外追加两个高电平小脉冲，在该实例中，第二个高电平小脉冲由lsb_calc_mod_pulse_1端口输入的信号提供。
由此在该实施例中利用低数位计算电路完成了一次3位LSB的加减法计算，即-6+3+5＝2，且通过向相关信号额外添加小高电平脉冲实现了对高数位部分的进退位功能。
所述计数脉冲调制电路800设置有in_cnt_lsb_calc输入端、out_cnt_pulse输出端和clk_adc_2(第二ADC时钟)输入端，其中，第二ADC时钟与时钟相位采样解码电路400中的第一ADC时钟可以为同一信号。所述计数脉冲调制电路800用于根据clk_adc_2输入端输入的第二ADC时钟将in_cnt_lsb_calc输入端输入的第三计数器用数据脉冲cnt_lsb_calc(以下简称脉冲cnt_lsb_calc)转换为多段高频时钟样式的高频脉冲cnt_pulse。
如图10所示，所述计数脉冲调制电路800包括D触发器U801、反相器U802和与门U803；所述D触发器U801的数据输入端连接第三计数器用数据脉冲cnt_lsb_calc，所述D触发器U801的时钟输入端和反相器U802的输入端均连接第二ADC时钟；所述D触发器U801的输出端和反相器U802的输出端分别与与门U803的两个输入端电连接，所述与门U803的输出端用于输出多段高频时钟样式的高频脉冲。
当设置有时钟相位校准电路500时，所述计数脉冲调制电路800还设置有时钟输入相位反相器U804以及adcclk_phase_sel输入端。所述D触发器U801的时钟输入端和反相器U802的输入端均通过时钟输入相位反相器U804连接第二ADC时钟，所述时钟输入相位反相器U804的控制端与adcclk_phase_sel输入端电连接，用于连接控制信号adcclk_phase_sel。当控制信号adcclk_phase_sel为低电平时，时钟输入相位反相器U804直接输出其输入端输入的信号；当控制信号adcclk_phase_sel为高电平时，时钟输入相位反相器U804将其输入端输入的信号反相后再输出，以实现时钟相位校准功能。
该电路工作原理为：由in_cnt_lsb_calc输入端输入的脉冲cnt_lsb_calc在D触发器U801时钟同步后，在次级的与门U803接受第二ADC时钟的进一步调制；由此产生的高频脉冲cnt_pulse输入后级的计数器电路900。
所述计数器电路900设置有in_cnt_pulse输入端和out_msb<(n-1):m>输出端。所述计数器电路900用于对in_cnt_pulse输入端输入的高频脉冲cnt_pulse进行计数，得到体现AD转换结果第m位至第n位的各数位信息的高数位信号msb并从其out_msb<(n-1):m>输出端输出。n为AD转换后的总数位，高频脉冲cnt_pulse的一个高电平脉冲代表一个计数，完成一个周期内全部脉冲的计数即可最终完成一轮高(n-m)位数的AD转换过程。将高数位信号msb和低数位信号lsb结合即可得到完整的AD转换结果。
如图11所示，为一次完整AD转换过程的具体实例中，单向斜坡ADC各关键信号的时序图。图中，out_cnt_pulse”端口的波形的黑色区域表示非常密集的脉冲。在该实例中将进行一轮四次采样的相关多次采样。相关多次采样中，AD转换的大致原理如下：
该ADC在一个AD转换周期内接收从前级电路输入的复位电平(即低电平，设为Vrst)和有效信号电平(即高电平，设为Vsig)，求得(Vsig-Vrst)的值(即信号的净值)，转换后输出其数字值。设输入的斜坡的直流基础电平为Vbase，用于比较Vrst的小斜坡的电压峰值为Vrst_pk，为求得四次采样情况下的(Vsig-Vrst)，有：
[(Vrst_pk-Vrst1)+(Vrst_pk-Vrst2)+(Vrst_pk-Vrst3)+(Vrst_pk-Vrst4)]
+[(Vsig1-Vbase)+(Vsig2-Vbase)+(Vsig3-Vbase)+(Vsig4-Vbase)]
＝(Vsig1+Vsig2+Vsig3+Vsig4)-(Vrst1+Vrst2+Vrst3+Vrst4)+4*(Vrst_pk-Vbase)
其中，Vrst1、Vrst2、Vrst3、Vrst4表示对Vrst进行四次采样时分别得到的值；Vsig1、Vsig2、Vsig3、Vsig4表示对Vsig进行四次采样时分别得到的值；比较器100在输入斜坡信号和待转换信号电平交叠时刻输出翻转即可视为一次采样事件的发生。上式中出现的[(Vsig1+Vsig2+Vsig3+Vsig4)-(Vrst1+Vrst2+Vrst3+Vrst4)]即为相关多采样后的信号净值，由于4*(Vrst_pk-Vbase)为一固定值，可在后续处理中去除。因此可在转换过程中生成脉冲时长与(Vrst_pk-Vrst1)、(Vsig1-Vbase)等的值对应的高电平脉冲(如图11中“out_cnt”端口对应的波形)，将其转换成计数器可利用的高速脉冲形式(如图11中“out_cnt_pulse”端口对应的波形)，依次输入计数器电路900中实现加法计算，从而达到上式的效果。
由于ADC在等效计算诸如(Vrst_pk-Vrst1)、(Vsig1-Vbase)等对应的高电平脉冲的时长，而脉冲下降沿所在时刻减去脉冲上升沿所在时刻即可获得脉冲的持续时间，故将“out_cnt”端口对应的脉冲波形的上升沿标记负号、下降沿标记正号，作为基于ADC DLL时钟的电路在设计计算低3bit所需的data_pos_min_sig_1等控制信号时序时的参考。
在图11中，“out_msb<15:3>”端口的波形显示高数位转换结果为6560(二进制为11001 1010 0000)，“out_lsb<2:0>”端口的波形显示低三位转换结果为4(二进制为100)，将两者结合起来，即可在得到最终的四次采样二进制结果为1100 1101 0000 0100，即十进制的52484，如图11中的out<15:0>对应的波形。若需得到14bit结果，后期去除二进制结果的最低两位即可，十进制为13121。
本实施例中，将n位输出的ADC的AD转换分为两部分：一部分由对比较器产生、再经次级电路处理后得到的计数脉冲计数，得到第(n-1)至m位的AD转换结果，另一部分由在比较器某些输出翻转的时刻对2m-1组相位差相互固定的ADC时钟信号的相位采样，再经次级电路处理后，带符号累加多组相位采样结果，在得到第(m-1)至0位的AD转换结果的同时，将累加得到的进退位数反映在计数脉冲中，对输出的两组转换结果作数位拼接，即可得到第(n-1)至0位的n位数字输出。通过将对ADC时钟相位的采样这一离散时间过程转换为累加计数多次采样这一连续过程的一部分，在单斜ADC架构中实现了基于多次采样累加计数的相关多次采样技术和基于多组固定相位差ADC时钟的ADC时钟提速技术的结合，有利于单斜ADC提升采样精度、速度和噪声性能。另外，本实施例通过采用数据校准和时钟相位校准，可缓解ADC时钟对数据采样的误差导致的转换错误，进一步提升AD转换的准确性。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (10)

1.一种单向斜坡ADC，其特征在于：包括
比较器，用于将待转换信号与斜坡信号进行比较，得到并输出翻转脉冲；
比较器输出预处理电路，用于将比较器输出的翻转脉冲的有效翻转沿转变成上升沿，得到并输出第一调制用数据脉冲，以及输出第一计数器用数据脉冲；
时钟相位校准用脉冲生成电路，用于在无需时钟相位校准时直接将第一调制用数据脉冲作为校准用数据脉冲和第二调制用数据脉冲输出；
时钟相位采样解码电路，用于根据外部输入的ADC DLL时钟对校准用数据脉冲进行解码得到m位解码数据信号，以及根据外部输入的第一ADC时钟对第一计数器用数据脉冲进行同步得到第二计数器用数据脉冲；
数据校准电路，用于以第二调制用数据脉冲的高电平和ADC DLL数据校准时钟为校准事件触发要素，根据m位解码数据信号判定第二计数器用数据脉冲的翻转沿中与翻转脉冲的翻转沿对应的翻转沿是否同步正确，并根据判定结果在第二计数器用数据脉冲上追加相应数量的小脉冲，得到并输出数据校准脉冲；
低数位计算电路，用于对m位解码数据信号进行带符号累加得到体现AD转换结果的后m位信息的低数位信号，以及根据累加结果的进、退位值在数据校准脉冲上添加对应数量的小脉冲后得到第三计数器用数据脉冲；
计数脉冲调制电路，用于根据外部输入的第二ADC时钟将第三计数器用数据脉冲转换为多段高频时钟样式的高频脉冲；以及
计数器电路，用于对计数脉冲调制电路得到的高频脉冲进行计数，得到体现AD转换结果第m位及第m位之前的各数位信息的高数位信号。
2.根据权利要求1所述的一种单向斜坡ADC，其特征在于：所述比较器的正极输入端连接斜坡信号，负极输入端连接待转换信号；所述斜坡信号与待转换信号的每一低电平和每一高电平均有至少一个交点，且所述斜坡信号最小电平小于待转换信号的低电平的最小值，所述斜坡信号在待转换信号的低电平期间的最大值大于待转换信号的低电平的最大值，所述斜坡信号在待转换信号的高电平期间的最大值大于待转换信号的高电平的最大值。
3.根据权利要求1所述的一种单向斜坡ADC，其特征在于：所述比较器输出预处理电路包括与门U201、与门U202、与门U203、与门U204、反相器205、或门206和或门207；所述与门U201和与门U203的第二输入端以及反相器205的输入端均与比较器的输出端电连接，所述与门U202和与门U204的第二输入端均与反相器205的输出端电连接；
所述与门U201的第一输入端连接外部输入的计数器用数据脉冲正相输出控制信号，所述与门U202的第一输入端连接外部输入的计数器用数据脉冲反相输出控制信号；所述与门U201和与门U202的输出端分别与或门206的两个输入端电连接，所述或门206的输出端用于输出第一计数器用数据脉冲；
所述与门U203的第一输入端连接外部输入的调制用数据脉冲正相输出控制信号，所述与门U204的第一输入端连接外部输入的调制用数据脉冲反相输出控制信号；所述与门U203和与门U204的输出端分别与或门207的两个输入端电连接，所述或门207的输出端用于输出第一调制用数据脉冲。
4.根据权利要求1所述的一种单向斜坡ADC，其特征在于：所述时钟相位采样解码电路包括D触发器U403、2m-1个D触发器U404和相位采样解码器U405，所述D触发器U403的时钟输入端连接外部输入的第一ADC时钟，所述D触发器U403的数据输入端连接第一计数器用数据脉冲，所述D触发器U403的数据输出端用于输出经同步后的第二计数器用数据脉冲；
各个所述D触发器U404的时钟输入端均连接时钟相位校准用脉冲生成电路输出的校准用数据脉冲，各个所述D触发器U404的数据输入端分别连接外部输入的ADC DLL时钟总线的一条线网，所述ADC DLL时钟总线包括2m-1条线网，m为大于或等于1的整数；各个所述D触发器U404的复位输入端均连接输入的第二复位信号，各个所述D触发器U404的数据输出端分别与相位采样解码器U405的一输入端电连接，所述相位采样解码器U405的输出端用于输出解码得到的m位解码数据信号。
5.根据权利要求1所述的一种单向斜坡ADC，其特征在于：在第二计数器用数据脉冲上追加小脉冲得到数据校准脉冲的方法如下：
在数据校准电路的输入端输入第二计数器用数据脉冲、m位解码数据信号和第二调制用数据脉冲，并从外部向数据校准电路的控制端输入ADC DLL数据校准时钟和第一数据符号控制信号，当第一数据符号控制信号为高电平时，执行以下步骤：
在第二调制用数据脉冲处于上升沿后的高电平期间，在ADC DLL数据校准时钟的第一个下降沿时对时钟相位采样解码电路输出的第二计数器用数据脉冲进行采样，并对时钟相位采样解码电路输出的m位解码数据信号的值进行检测；
当时钟相位采样解码电路输出的m位解码数据信号的值落在第一区间时，如果第二计数器用数据脉冲的采样值是高电平，则在第二计数器用数据脉冲上不追加小脉冲；如果第二计数器用数据脉冲的采样值是低电平，则在第二计数器用数据脉冲上追加一个小脉冲；所述第一区间为[3*2m-2，(2m-1)]；
当时钟相位采样解码电路输出的m位解码数据信号的值落在第二区间时，如果第二计数器用数据脉冲的采样值是高电平，则在第二计数器用数据脉冲上追加一个小脉冲；如果第二计数器用数据脉冲的采样值是低电平，则在第二计数器用数据脉冲上追加两个小脉冲；所述第二区间为[0，(2m-2-1)]；
当时钟相位采样解码电路输出的m位解码数据信号的值未落在第一区间和第二区间时，则在第二计数器用数据脉冲上追加一个小脉冲；
当第一数据符号控制信号为低电平时，执行以下步骤：
在第二调制用数据脉冲处于上升沿后的高电平期间，在ADC DLL数据校准时钟的第一个下降沿时对时钟相位采样解码电路输出的第二计数器用数据脉冲进行采样，并对时钟相位采样解码电路输出的m位解码数据信号的值进行检测；
当时钟相位采样解码电路输出的m位解码数据信号的值落在第一区间时，如果第二计数器用数据脉冲的采样值是高电平，则在第二计数器用数据脉冲上追加一个小脉冲；如果第二计数器用数据脉冲的采样值是低电平，则在第二计数器用数据脉冲上追加两个小脉冲；
当时钟相位采样解码电路输出的m位解码数据信号的值落在第二区间时，如果第二计数器用数据脉冲的采样值是高电平，则在第二计数器用数据脉冲上不追加小脉冲；如果第二计数器用数据脉冲的采样值是低电平，则在第二计数器用数据脉冲上追加一个小脉冲；
当时钟相位采样解码电路输出的m位解码数据信号的值未落在第一区间和第二区间时，则在第二计数器用数据脉冲上追加一个小脉冲。
6.根据权利要求1所述的一种单向斜坡ADC，其特征在于：所述低数位计算电路的工作过程包括以下步骤：
确定累加周期，所述累加周期包括待转换信号的一个翻转沿一侧的低电平的全部采样点和该翻转沿另一侧的高电平的全部采样点，在累加周期开始时，将累加值清零；
在低数位计算电路的输入端输入m位解码数据信号和数据校准脉冲，并从外部向低数位计算电路的控制端输入采样脉冲和第二数据符号控制信号；
当第二数据符号控制信号为高电平时，通过采样脉冲对m位解码数据信号进行采样，并将累加值与采样值之和作为新的累加值；如果累加值大于(2m-1)，则将累加值减去2m后的值作为新的累加值，并在数据校准脉冲上追加两个小脉冲；如果累加值小于或等于(2m-1)，则累加值不变，并在数据校准脉冲上追加一个小脉冲；
当第二数据符号控制信号为低电平时，通过采样脉冲对m位解码数据信号进行采样，并将累加值减去采样值作为新的累加值；如果累加值小于0，则将累加值加上2m后的值作为新的累加值，在数据校准脉冲上不追加小脉冲；如果累加值大于或等于0，则累加值不变，并在数据校准脉冲上追加一个小脉冲；
当累加周期结束后，输出累加值作为低数位信号。
7.根据权利要求1所述的一种单向斜坡ADC，其特征在于：所述计数脉冲调制电路包括D触发器U801、反相器U802和与门U803；所述D触发器U801的数据输入端连接第三计数器用数据脉冲，所述D触发器U801的时钟输入端和反相器U802的输入端均连接外部输入的第二ADC时钟；所述D触发器U801的输出端和反相器U802的输出端分别与与门U803的两个输入端电连接，所述与门U803的输出端用于输出多段高频时钟样式的高频脉冲。
8.根据权利要求1～7任一项所述的一种单向斜坡ADC，其特征在于：所述时钟相位校准用脉冲生成电路还用于在需要时钟相位校准时输出含时钟相位校准脉冲的数据脉冲作为校准用数据脉冲；
所述单向斜坡ADC还包括时钟相位校准电路，所述时钟相位校准电路用于在时钟相位校准时根据m位解码数据信号判定ADC时钟的相位与低频时序信号、低频时钟的相位是否匹配，并根据判定结果输出反相控制信号；如果匹配则时钟反相控制信号无效；否则，反相控制信号为有效值时，使ADC时钟反相；所述ADC时钟包括第一ADC时钟、第二ADC时钟、ADC DLL时钟和ADC DLL数据校准时钟。
9.根据权利要求8所述的一种单向斜坡ADC，其特征在于：所述时钟相位校准用脉冲生成电路包括受控双端开关K301、受控双端开关K302、受控双端开关K303和反相器304，所述受控双端开关K301的第一端连接比较器输出预处理电路输出的第一调制用数据脉冲，所述受控双端开关K301的第二端与受控双端开关K302的第一端电连接，所述受控双端开关K302的第二端用于输出第二调制用数据脉冲；
所述受控双端开关K303的第一端用于连接输入的第一时钟相位校准脉冲，所述受控双端开关K303的第二端与受控双端开关K301的第二端电连接，所述受控双端开关K303的第二端用于输出校准用数据脉冲；
所述反相器304的输入端和受控双端开关K303的控制端均连接输入的时钟相位校准脉冲输入开关控制信号，所述受控双端开关K301的和受控双端开关K302的控制端均与反相器304的输出端电连接。
10.根据权利要求8所述的一种单向斜坡ADC，其特征在于，所述时钟相位校准电路生成时钟反相控制信号的方法为：
在输入的第二时钟相位校准脉冲的下降沿时刻对时钟相位采样解码电路输出的m位解码数据信号进行采样；若采样数值在第三区间外，则输出的时钟反相控制信号为有效值，所述第三区间为[2m-2，(3*2m-2-1)]。
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