KR20080075737A - 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환방법 및 장치 - Google Patents

Abstract

본 발명은 아날로그 디지털 변환(ADC)에 관한 것으로서 특히 입력 전류를 양자화(Quantize)하기 위한 스위치드 커패시터(Switched Capacitors)를 사용하는 아날로그 디지털 변환 방법 및 장치에 관한 것으로, 본 발명에 따른 아날로그 디지털 변환 장치는, 전류 신호를 입력받아서 순차적으로 충전하는 충전부들과, 상기 충전부들은 상기 전류가 미리 정해진 임계 값 이상 충전되면, 하이 레벨의 신호를 다음 연결된 충전부로 출력하고, 상기 각 충전부들로부터의 출력 신호를 수신하여 디지털 신호를 만들어 출력하는 래치 레지스터를 포함한다.

ADC(Analog to Digital Converter), Switched Capacitor, CMOS Process, CDC(Current to Digital Converter)

Description

스위치드 커패시터 회로를 이용한 아날로그 디지털 변환 방법 및 장치{METHOD AND APPARATUS FOR ANALOG TO DIGITAL CONVERTING USING SWITCHED CAPACITORS}

도 1은 본 발명의 제1 실시 예에 따른 아날로그 - 디지털 변환 장치(ADC)의 블록 구성도,

도 2는 본 발명의 제2 실시 예에 따른 아날로그 - 디지털 변환 회로의 블록 구성도,

도 3은 본 발명의 실시 예에 따른 아날로그 - 디지털 변환 동작의 타이밍 도를 도시한 도면,

도 4는 본 발명의 실시 예에 따른 병렬 스위치들과 연결된 커패시터 열들을 디지털 CMOS 공정으로 구현한 예를 도시한 도면.

본 발명은 아날로그 디지털 변환(Analog to Digital Conversion : 이하 "ADC"라 한다.)에 관한 것으로서 특히 입력 전류를 양자화(Quantize)하기 위한 스 위치드 커패시터(Switched Capacitors)를 사용하는 아날로그 디지털 변환 방법 및 장치에 관한 것이다.

변환(Conversion) 방법과 구조는 직렬(Serial) 또는 병렬(Parallel) 스위치들을 통해 연결된 커패시터들의 열(on the line of capacitors)에 기반한 ADC의 변환 방법 및 구조가 기술될 것이다.

본 발명에서는 가능한 CMOS(complementary metal-oxide semiconductor) 공정(Process)을 위한 전기 회로 구현(implement)이 제안될 것이다.

디지털 신호 처리(Digital Signal Processing)는 점점 널리 사용되어지고 있으며, 다양한 응용 분야에서 사용되고 있다. 디지털 신호 처리는 보통 아날로그 신호로부터 얻어진 디지털 신호 상에서 동작한다. 아날로그 신호를 디지털 신호로 변환하는 것은 종종 아날로그 디지털 변환기(Analog Digital Converter)에 의해 수행된다.

많은 기술들이 ADC를 구현하기 위해 사용되어 왔다. 예를 들어, ADC 중 하나는 소위 병렬 비교기 형(Parallel comparator type)이라고 불리는데, 이 장치에서 아날로그 입력 전압은 다수의 비교기들(Comparators)에 입력되고, 이때 비교기의 수는 2ⁿ-1이다. 여기서 n은 발생되는 디지털 비트의 수이다. 상기 비교기 각각은, 기대할 수 있는 가장 높은 전압 가까이에서부터 기대할 수 있는 가장 낮은 전압까지의 범위에 있는 서로 다른 참조 전압(reference voltage)를 수신한다.

각 비교기의 출력은 논리적으로 합성되어 n개의 디지털 비트를 생성한다.

즉 ADC는 연속적인 값을 표현하는 아날로그 형태로 구성된 신호를 입력받아서 이산적인 양의 값을 표현하는 디지털 형태의 신호로 변환하여 주는 장치를 말하며, ADC의 종류는 플래쉬 ADC(Flash ADC), 파이프라인 ADC(Pipelined ADC), 알고리즘 ADC(Algorithmic ADC), 축차 비교형(Successive Approximation) ADC 등이 있다.

아날로그-디지털 변환은 필수 성분(essential content)의 변환 없이 연속적으로 가변하는(아날로그) 신호가 멀티 레벨 이산 변환(Multi Level Discretely varying) 디지털 신호로 변환하는 전자 프로세스이다.

ADC의 입력은 아날로그 입력 신호들로 구성된다. 상기 ADC 변환은 이러한 입력들을 이산 적인 레벨이나 상태를 갖는 디지털 출력으로 변환한다.

이러한 상태들은 하나 또는 그 이상의 이전 디짓트(Digit)(비트)들의 조합으로서 대표된다. 상기 상태들의 개수는 항상 power of two 즉, 2, 4, 8, 16 등과 같다. 가장 간단한 디지털 신호는 이진 신호(binary signal)라 불리우는 오직 두 개의 상태("0" 또는 "1")를 갖는다.

디지털 신호들은 아래의 두 가지 요소(factors)들에 기인하여 대부분의 통신 어플리케이션(application)들에 대해 아날로그 신호들보다 여러 가지 면에서 신호를 처리하기에 적합하다.

첫째, 디지털 신호들은 아날로그 신호들에 비해 하이 에러 마진(high error margin)을 갖는다. 디지털 신호들은 잘 정의되고 규칙적인(orderly)디지털 임펄스들의 형태들이다. 게다가 전자 회로(electronics circuits)는 잡음으로부터 디지털 신호들을 쉽게 구별한다.

두 번째로, 에러 검출과 정정 방법(scheme)의 상당수가 디지털 신호들로 발전해 온 반면 그러한 방법(scheme)들은 실질적으로 아날로그 신호들을 위해선 존재하지 않는다. 게다가, 통신 어플리케이션들의 최신 기술의 대부분은 전송을 위해 아날로그 데이터를 디지털 데이터로 변환한다.

더욱이, 요즘 모든 컴퓨터들은 이진 디지털 신호의 형식으로 프로세싱을 처리한다. 이러한 컴퓨터들은 아날로그 인터페이스들과 상호 작용(interaction)을 필요로 하는 다수의 어플리케이션들을 사용한다.

그러한 어플리케이션들에 대해 몇 가지 예를 들면, 음성 처리(voice processing), 디지털 신호 처리(digital signal processing), 모뎀(Modem)과 instrumentation application들이다.

이러한 어플리케이션들의 처리를 위해 컴퓨터는 아날로그 신호를 디지털 신호로 변환한다. 이러한 어플리케이션들을 처리하기 위한 컴퓨터의 사용은 아날로그 디지털 변환의 필요성을 등장시켰다.

일반적으로 만일 입력 신호가 아날로그라면, 모든 디지털 신호 처리 시스템에서 ADC는 요구된다. ADC를 기반으로 하는 어플리케이션들의 몇 가지 예들은 전화기 모뎀, xDSL 모뎀과 셀룰러 폰(cellular phone)들을 들 수 있다. 전형적인 전화기 모뎀은 트위스트 페어 라인(twisted pair line)으로부터 입력되는 오디오를 컴퓨터에 의해 처리될 수 있는 형태로 변환하기 위해 ADC를 사용한다.

요즘은 많은 ADC 구조들은 잘 알려져 있다. 다른 ADC 구조들은 변환 속도(conversion speed), 변환 레졸루션(conversion resolution), 구현비 용(implementation cost)(또는 복잡도), 파워 소모(power consumption) 등의 형식으로 다른 이득들을 제공한다.

본 발명은 낮은 전력 소모를 갖으며 CMOS 공정에서 구현이 쉬운 아날로그 디지털 변환 방법 및 장치를 제공한다.

본 발명에 따른 아날로그 디지털 변환 장치는, 전류 신호를 입력받아서 순차적으로 충전하는 충전부들과, 상기 충전부들은 상기 전류가 미리 정해진 임계 값 이상 충전되면, 하이 레벨의 신호를 다음 연결된 충전부로 출력하고, 상기 각 충전부들로부터의 출력 신호를 수신하여 디지털 신호를 만들어 출력하는 래치 레지스터를 포함한다.

본 발명에 따른 아날로그 디지털 변환 방법은, 전류 신호를 복수의 충전부들에 순차적으로 충전하는 과정과, 상기 각 충전부에 충전된 전류가 미리 정해진 임계 값만큼 충전되면 하이 레벨의 신호로 출력하는 과정과, 상기 복수의 충전부들로부터의 출력 신호들을 수신하여 디지털 신호로 생성하여 출력하는 과정을 포함한다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

먼저, 본 발명을 설명하기전에 ADC의 종류에 대해 알아보기로 한다.

플래쉬 ADC라 불리우는 전형적인 ADC 구조는 입력 신호를 기준 전압(reference voltage)과 비교하고, 상기 결과를 디지털 신호로 디코딩한다. 플래쉬 ADC는 상이한 임계 전압을 갖는 일련의 비교기들을 사용하여 아날로그 신호를 디지털 신호로 변환한다. 현재 사용되고 있는 구조들 중 변환 속도가 가장 빠르고, 2-1개의 비교기가 필요하다. 또한 2개의 저항을 필요로 한다. 그러나 칩 면적과 전력 소모가 커진다는 단점이 있다.

상기 플래쉬 ADC 구조는 상술한 바와 같이 가장 빠른 아날로그 디지털 변환 기술을 사용한다. 그러나, 플래쉬 ADC를 구현하기 위해서는 2.sup.N 비교기를 필요로 한다. 여기서 N은 레졸루션의 비트 개수이다. ADC의 레졸루션은 아날로그 신호에 대응하는 디지털 신호의 각각의 샘플을 대표하는 비트의 개수로서 정의될 수 있다. N 비트 레졸류션에 대한 2.sup.N 비교기들을 사용하는 결과로서, 비교기들의 개수는 레졸루션의 증가에 따라 지수적(exponentially)으로 증가한다. 그러므로 전력 소비는 레졸루션의 증가에 따라 지수적으로 증가한다. 게다가, 플래쉬 ADC들은 높은 전력 소비와 비용이 많이 드는 회로 구현(Circuit implementation)의 결점이 있다. 비록 플래쉬 ADC를 위한 개선된 구조들이 많이 제안되었지만, 실제 적정 성능을 수행하기 위한 실제 솔루션이 8비트 레졸루션에 제한된다. 아날로그 디지털 변환에 대한 다른 구조는 파이프라인(Pipelined) ADC로서 알려진다.

파이프라인 ADC들은 캐스케이드된(Cascaded) 멀티플 스테이지(multiple stage)를 사용하여 함께 수행된다. 각각의 스테이지는 2 스텝 플래쉬 ADC를 사용하여 수행된다. 파이프라인 ADC들은 플래쉬 ADC보다 싼 가격으로 구현(Implement)된다. 게다가 파이프라인 ADC들은 플래쉬 ADC들보다 더 적은 복잡도를 가지며, ADC 플래쉬와 유사한 레졸루션을 제공한다. 또한, 파이프라인 ADC들의 파워 드레인(power drain)은 플래쉬 ADC들의 파워 드레인보다 더 작다. 그러나, 파이프라인 ADC들은 아날로그 신호의 아날로그 샘플과 상기 샘플의 디지털 대표 값 사이의 유한 레이턴시(finite latency)로 introduce된다. 상기 레이턴시의 구간은 상기 파이프라인의 스테이지 개수에 의존한다. 파이프라인 ADC들의 다른 결점은 변환 해졸루션이 증가할 때, ADC의 변환 속도가 감소한다는 점이다.

입력 신호의 좀더 정확한 처리를 위해 입력 스테이지들(input stages)로 인해 변환 속도가 느려지게 되었고, 느려진 변환 속도는 앰플리파이어(amplifier)의 세틀링 시간으로 인해 초래되었다. 이러한 결점을 다루기 위해 멀티플 파이프라인 ADC들의 시간 인터리빙이 설명되었다.

그러나, 상기 시간 인터리빙 기술은 다른 스테이지들에 관련된 샘플링 간격, 상대적인 이득과 오프셋(offset) 매치, 샘플링 클럭들의 타이밍 지터(jitter)의 정확도에 의해 제한된다.

ADC들의 다른 클래스는 축차 비교형(Successive Approximation) ADC들이다. 축차 비교형 ADC는 또한 높은 레졸루션(resolution)을 고려한다. 그러나, 축차 비교형 ADC는 보통 N 비트의 레졸루션을 위한 아날로그 디지털 변환을 수행하기 위한 N 사이클을 요구하기 때문에 느리다. 아날로그-디지털 변환을 위한 고속(High-speed) 구조가 폴딩(Folding)-ADC에서 사용된다.

ADC의 하이 스피드 기술을 위하여 폴딩 ADC 기술이 사용된다. 여기서, 폴딩 ADC란, 신호를 "폴디드(folded)" 하는 것으로, 이는 다수의 폴딩 앰플리파이어(folding amplifier)를 사용하여 입력 신호를 복제하는 것이다.

디지털 출력 신호는 폴딩 앰플리파이어들의 제로 크로싱을 검출함으로써 생산된다. 비록 폴딩 ADC들은 축차 비교형 ADC들보다 빠르지만, 폴딩 기술은 높은 레졸루션을 위해 많은 폴딩 앰플리파이어들을 필요로 한다. 이러한 결과는 상대적으로 높은 전력 소모를 야기 시켰다. 또한, 폴딩 ADC의 주요 불이익은 폴딩 레이트(Folding rate)에 의해 고려된 입력 신호 주파수의 내부 곱셈(internal multiplication)에 의해 감소된 대역폭이다.

폴딩 앰플리파이어들의 개수는 인터폴레이션(interpolation)을 사용함으로써 감소될 수 있다. 그러나 폴딩으로 사용되는 인터폴레이션은 컨버터의 동적 범위 결과를 한정한다.

다른 유명한 ADC의 클래스는 시그마 델타 ADC이다. 상기 시그마 델타 ADC는 더 높은 레졸루션(10 to 24비트)을 허용한다. 그러나, 이러한 ADC는 입력 신호와 잡음 형상(Shaping)의 오버샘플링(oversampling)에 의해 필수(requisite) 레벨 레졸루션이 수행되기 때문에 상대적으로 느리다.

게다가, 시그마 델타 ADC의 성능은 ADC에 의해 사용된 오버샘플링 율에 영향을 직접적으로 받는다. 향상된 광대역(advanced wideband) 어플리케이션을 위해 사 용되는 시그마 델타 ADC는 주로 두 가지 종류가 있다.

그중 하나는 멀티-비트(multi-bit) 시그마 델타 ADC이고 다른 하나는 연속적인 시간(Continuous time) ADC이다.

멀티-비트 시그마 델타 ADC는 고 샘플링 율을 요구하지 않지만, 매우 높은 전력 손실(dissipation)(W-CDMA에서 대략 40 ~ 50 mW)을 갖는다. 반면 연속적 시간 시그마 델타 ADC는 낮은 아날로그 전력 손실(5mW미만)을 갖지만, 높은 샘플링 주파수(300MHz)를 갖는다. 이것이 전력 손실 증가를 야기한다. 게다가 변환의 높은 레졸루션을 제공하고 높은 오버샘플링 율을 요구하지 않는 ADC가 필요하다. 또한, 낮은 전력 손실을 갖는 ADC가 필요하다.

더군다나, 구현(implementation)을 위한 하드웨어 복잡도 또는 비용이 필요하지 않는 ADC가 필요하다. 파워 소비와 구현 비용이 요즘 ADC 어플리케이션에게 매우 중요한 문제다. 상술한 바와 같이 통신 시스템에서 신호를 처리함에 있어서 ADC 기술은 필수적이며 매우 중요한 기술이다.

따라서 이하에서 설명할 본 발명은 아날로그 - 디지털 변환의 새로운 방법을 제안한다. 제안된 ADC의 주요한 특징은 간단한 구조를 갖으며, CMOS 공정에서 쉽고 효율적으로 구현되고 매우 낮은 전력 소모를 갖는다. 변환 율은 ADC 레졸루션에 반비례할 것이다. 이러한 ADC는 낮은 전력 소모와, 적당한 레졸루션(moderate resolution)과 샘플링 율(sampling rate)을 필요로 하는 모든 어플리케이션에서 사용될 것이다. 상술한 어플리케이션들에 대해 예를 들면 다음과 같다.

- 이동 통신 시스템에서 RF 송수신기

- Software-defined radio receiver

- 디지털 비디오 및 이미지 프로세싱 시스템

그럼 이하에서 본 발명을 첨부된 도면들을 참조하여 설명하기로 한다.

도 1은 본 발명의 제1 실시 예에 따른 아날로그 - 디지털 변환 장치(ADC)(100)의 블록 구성도이다.

본 발명의 제1 실시 예에 따른 ADC(100)는 아날로그 입력 신호 단자(102)를 포함하고, 시작 신호(Start)(110) 단자, 도시되지 않은 그 전단의 아날로그 신호(102)를 입력받아 샘플링하여 홀딩하는 샘플 및 홀드 회로(Sample-and-hold circuit)(106), 전압을 전류로 변환하는 전압-전류 변환기(108), 상기 전압-전류 변환기(108)에 의해 출력된 전류(Isample)의 크기만큼 전하를 충전하는 다수의 커패시터들(C1~Cn)(138,...,144), 커패시터들(C1~Cn)이 동시에 충전되는 것을 방지하기 위한 다수의 스위치들(SW1...SWn)(122,...,128), 커패시터들(C1~Cn)에 충전된 전압을 방전시키기 위한 리셋 스위치(Reset Switch)들(R_SW1...R_SWn)(146,..., 152), 다수의 비교기(comparator)(Cmp1...Cmpn)(130,...,136)들과 입력된 시작 신호(110)를 변환 시간(Conversion Time : Tcnv)동안 지연시켜 출력하는 지연 소자(delay element), 인버터(120), n 비트 래치 레지스터(n-bit Latch register)(114)와 n 비트 래치 레지스터에 저장된 비트들을 출력하는 다수의 출력 단자 Q1,...Qn. 들을 포함한다.

시작 신호(110)의 라이징 엣지(rising edge)에 의해 아날로그 입력 신호(102)의 샘플을 얻는데 상기 입력 신호 단자와 연결된 샘플 및 홀드 회로(106)가 사용된다. 전압-전류 변환기(108)는 샘플 및 홀드(Sample and hold) 회로(106)에 의해 계속 유지되는 전압에 비례하여 일정한 전류를 공급한다.

샘플 및 홀드(Sample and Hold) 회로(106) 및 전압-전류 변환기(108)의 구현은 이미 잘 알려져 있으므로 본 명세서에서 상세한 설명은 생략하기로 한다. 단순하게 전압-전류 변환기 및 샘플 및 홀드 회로로 인한 어떠한 지연도 무시해도 좋다고 가정할 것이다. Tcnv 지연 소자(112)는 변환 시간인 Tcnv(Time of Conversion)동안 지연된 시작 신호의 복사 신호인 내부 클럭(Clock) 신호를 생성하기 위해 사용된다. 즉, 시작 신호를 Tcnv 동안 지연시켜 n-비트 래치(114)가 다수의 비교기(130,...,136)들의 출력 값들 D1~Dn을 저장하기 위한 클럭 신호를 발생한다. 상기 Tcnv 지연부(112)에서 발생한 클럭 신호의 라이징 엣지(Rising edge)에 의해 비교기들(130,...,136)로부터 출력된 논리적인 신호들 D1...Dn은 n 비트 래치 레지스터(114)에 래치(latched)된다.

인버터(120)는 입력된 시작 신호(110)로부터 커패시터들(138,...,144)들을 리셋하기 위한 내부 리셋 신호(internal reset signal)를 생산하기 위해 사용된다. 즉, 새로운 시작 신호가 입력되기 이전에 충전되었던 커패시터들을 모두 방전시키기 위한 리셋 스위치들(146,...152)을 동작시키기 위한 리셋 신호를 발생시킨다. 상기 시작 신호가 로우"Low"일 때 인버터(120)에 의해 리셋 신호가 액티브(하이 논리 레벨)가 되면, 모든 커패시터들(138,...,144)은 리셋 스위치들(R_SW1,...,R_SWn)이 턴 온되게 되고, 턴 온 된 리셋 스위치(R_SW1,...,R_SWn)들을 통해 방전한다.

본 발명의 실시 예에서는 Tcnv 지연부(112)로부터 발생되는 내부 클럭과 리셋 신호들이 시작 신호로부터 발생되는 것으로 설명하였지만 다른 소자 또는 외부의 신호로 인해 발생될 수도 있을 것이다.

Tcnv 지연 소자(112)와 인버터(120)는 후술할 도 3의 타이밍 차트를 통해 좀더 상세히 설명하기로 한다.

본 발명의 실시 예에 따른 아날로그-디지털 변환의 원리는 일정 전류에 의해 동일한 커패시턴스 값(equal capacitance value)을 갖는 커패시터들 C1...Cn 이 순차적으로 충전되는 것(Sequential charging series)을 기반으로 한다. 스위치들 (SW1,...,SWn)은 커패시터(C1, C2, ...,Cn-1, Cn)들이 동시에 충전되는 것을 방지한다. 이전의 커패시터들의 충전 전압이 비교기(Cmp1,...,Cmpn)의 임계 전압 Vth보다 작은 동안에는 커패시터의 충전 프로세스는 시작되지 않는다. 만일 이전 커패시터가 충전을 완료하는 동안에 다음 커패시터가 충전을 시작하는 것은 본원 발명에서 중요한 문제는 아니다.

각각의 커패시터가 최대 전압 Vcap으로 축전되었을 때 qcap 만큼의 전하를 저장할 수 있다고 하면, 변환 시간인 Tcnv 동안 전압-전류 변환기(108)로부터 출력된 전류원(Current source)인 Isource 로부터 축전한 전하의 총량인 Qtotal은 아래의 <수학식 1>과 같이 계산할 수 있다.

Qtotal = Isource * Tcnv

그리고 변환 시간인 Tcnv 동안 만충된(fully charged) 커패시터의 개수가 N 이라면, Qtotal은 다음의 <수학식 2>와 같이 계산할 수 있다.

Qtotal = qcap * N

그리고 상기 <수학식 1>과 <수학식 2>로부터 Tcnv 동안 만충된 커패시터의 개수인 N은 아래의 <수학식 3>과 같이 계산할 수 있다.

N=Isource*Tcnv/qcap

게다가 만충된 커패시터들의 개수는 전류원인 Isource 에 직접적으로 비례한다. 이 개수는 출력 래치에 변환의 결과를 나타내는 리니어 형태(linear form)로 저장된다.

도 2는 본 발명의 제2 실시 예에 따른 아날로그 디지털 변환기(200)의 블록 구성도이다. 도 2에서 도 1과 동일한 구성은 동일한 참조번호를 사용하였으며, 그에 따라 설명은 생략하기로 한다. 도 2와 도 1의 차이점은 커패시터들(C1,...,Cn)들이 동시에 충전되는 것을 방지하기 위한 스위치들(SW1,...,SWn)이 전류원에 직렬로 연결되었는지, 병렬로 연결되었는지의 차이다. 즉, 도 1은 스위치들이 전류원에 병렬로 연결되어 있고, 도 2는 스위치들이 전류원에 직렬로 연결되어 있음을 볼 수 있다. 도 1과 도 2를 통해 본 발명이 이루고자 하는 기술적 과제를 모두 달성할 수 있으나 도 1과 같이 스위치들이 전류원에 병렬로 연결되는 것이 도 2에 비해 좀더 정확한 결과를 얻을 수 있다.

본 발명의 제1 실시 예에 따른 도 1과 제2 실시 예에 따른 도 2는 회로 토폴로지(Circuit topology)상에서 다르다. 제1 실시 예에서 스위치들(SW1,...,SWn)은 병렬로 연결되어 있다. 그것은 모든 스위치들이 하나의 공통 접합점(Common connection point)(모든 스위치들(SW1,...,SWn)이 어느 한 점에 의해 전압 - 전류 변환기(108)와 연결되어 있음)을 갖고 있다는 의미이다. 그러나 제2 실시 예에서 스위치들(SW1,...,SWn)은 직렬로 연결되어 있다. 그것은 상기 스위치들이 하나의 공통 접합점(하나의 스위치의 끝이 다음번 스위치의 시작에 연결되어 있음)을 갖고 있지 않다는 의미이다.

제1 실시 예에서 전압 - 전류 변환기(108)로부터의 전류는 커패시터가 충전될 때 단지 하나의 스위치만을 통과하면 되지만, 제2 실시 예에서의 전류는 N번째 커패시터에 도달될 때까지 N개의 스위치들을 통과해야 한다.

만약 저항이 "0"옴(Ohm)인 이상적인 구성의 스위치들을 가정한다면, 본 발명의 제1 실시 예와 제2 실시 예는 기능적으로 차이가 없을 것이다. 그러나 스위치들이 CMOS 공정으로 만들어진 실제 트랜지스터들이라면, 작은 저항 값을 갖고 있을 것이다. 전류 "I"가 저항 "R"을 통과할 때, "V = I * R"에 의한 전압 강하가 발생되게 된다. 그래서, 제1 실시 예에서 전압 강하는 모든 커패시터들에게 동일하게 발생되지만, 제2 실시 예에서의 전압 강하는 각각의 커패시터마다 다르게 발생된 다. 그것은 제2 실시 예에서 커패시터들이 각각 다른 전압 레벨로 충전되고 다른 전하값들을 충전함을 의미한다. 그러나 변환의 주요 원리는 모든 커패시터들이 동일한 전하를 충전하는 것을 필요로 한다. 따라서 트랜지스터들을 사용하여 본 발명을 구현할 때는 제2 실시 예보다 제1 실시 예가 더 이점이 많게 된다.

상기 도 1에서 전류원인 Isource에 의해 커패시터들(C1, ...., Cn)이 충전되고, n-비트 래치(114)에 충전된 커패시터들의 개수가 저장되는 과정을 좀더 상세히 살펴보기로 한다.

먼저, 시작 신호(100)가 입력되기 전에 인버터(120)는 하이레벨이므로 리셋 스위치들(R_SW1,...R_SWn)들을 모두 턴-온시켜 커패시터를 모두 방전시킨다. 그리고, 시작 신호(100)가 입력되고, 샘플 및 홀드 회로(102)는 입력된 아날로그 신호를 전압-전류 변환기(108)로 출력하고, 전압-전류 변환기(108)는 변환된 전류 Isource를 출력한다. 또한 상기 시작 신호(100)는 스위치1(SW1)로 인가되어 스위치1을 턴-온 시키고, Tcnv 지연 유닛(112)은 상기 시작 신호를 변환 시간(Tcnv)동안 지연시킨 후 n-비트 래치(114)로 동작을 위한 클럭을 발생시킨다. 그리고 시작 신호(100)가 입력되면 인버터(120)는 로우(low)레벨을 출력하므로 리셋 스위치들을 모두 턴-오프시킨다. 상기 스위치1(SW1)(122)이 턴-온 된 후 커패시터1(C1)이 완충(Fully charge)되면, 비교기1(Cmp1)(130)은 미리 정해진 임계 값(Vth)보다 상기 커패시터1(C1)(138)의 충전 전압이 큰지를 비교한다. 만일 상기 커패시터1(C1)(138)에 충전된 전압이 Vth보다 크다면 하이 레벨("1")을 출력하고, D1으로 "1"이 출력되게 되며 그와 동시에 스위치2(SW2)를 턴-온 시켜 커패시터2(C2)도 충 전시킨다. 상기 비교기1(Cmp1)(130)의 출력이 "1"일 경우, 스위치2(SW2)(124)가 턴-온 되고, 그로 인하여 Isource에 의해 커패시터2(C2)(140)가 충전되게 된다. C2(140)가 충전되면, 비교기2(Cmp2)(132)는 C2(140)에 충전된 전압과 Vth를 비교하고, C2에 충전된 전압이 Vth보다 크다면, 하이 레벨"1"을 출력할 것이고, 작다면, "0"을 출력할 것이다. 만일 C2에 충전된 전압이 Vth보다 크다면 앞서 설명한 바와 같이 동일한 과정을 반복할 것이고, Vth 보다 작다면, Cmp2(132)는 "0"을 출력한다. Cmp2(132)가 "0"을 출력한다면, 도시되지 않은 SW3를 턴-온 시키지 않을 것이고, 그 뒤의 커패시터들도 충전이 되지 않고 따라서 그 이후의 비교기들은 모두 출력 값(D)으로"0"을 출력할 것이다. 상술한 동작을 SWn, Cmpn까지 반복하여 수행할 것이다.

상술한 과정을 통해 Cmp n(136)까지의 동작이 완료된 후 n-비트 래치 레지스터(114)가 출력 값(D1 내지 Dn)을 저장하는데, n-비트 래치 레지스터(114)가 출력값들인 D1, ...., Dn을 저장하는 시점은 Tcnv 지연부(112)가 발생하는 클럭(Clock)의 라이징 엣지(Rising Edge)가 된다.

상술한 Tcnv 지연부(112)는 시작 신호(110)로부터 클럭 신호를 생성하며, 클럭 신호는 상기 출력 값들인 D1,...,Dn들을 저장하기 위해 필요하며, 상기 시작 신호를 지연하여 클럭 신호를 발생시키기 위한 지연 시간은 ADC 변환 시간으로 인해 결정될 수 있다.

아울러 본 발명의 실시 예에서 Tcnv 는 ADC 회로의 설계자에 따라 달리 설정될 수 있을 것이다. 예컨대 ADC 회로가 처리할 수 있는 최대 전류를 미리 정의하 고, 충전과 전류의 관계, 각 커패시터의 고유의 커패시턴스 크기를 알 수 있다면, 상기 최대 전류를 완충(Fully charged)할 수 있는 커패시터의 개수를 알 수 있으므로 n-비트 래치 레지스터(114)가 비교기들의 출력 값인 D1~Dn을 읽을 시점을 알 수 있게 된다.

도 2는 본 발명의 제2 실시 예에 따른 ADC 회로의 블록 구성도로서, 상술한 바와 같이 도 1에 비해 스위치들(SW1,...,SWn)들이 전류 원(Isource)에 직렬로 접속되어 있다는 점이 다르다. 즉, 도 2에서 시작 신호(110)가 입력되기 전 인버터(120)에 의해 모든 커패시터들(C1,...,Cn)이 방전된 후 시작 신호가 인가되면, SW1(202)가 턴-온되고, 전압-전류 변환기(108)로부터 출력된 전류원(Isource)(118)이 C1(210)을 충전시킨다. C1(210)이 충전된 후 비교기1(Cmp1)(218)가 미리 정해진 Vth와 상기 C1(210)에 충전된 전압의 크기를 비교한다. 상기 비교결과 C1(210)에 충전된 전압이 Vth보다 크다면, 하이 레벨의 논리 값 "1"을 출력하고, 하이 레벨이 출력되면, SW2(204)를 턴-온 시키고, n-비트 래치 레지스터(114)로 저장되는 출력 값 D1은 "1"이 된다.

마찬가지로 SW2(204)가 턴-온 된 이후에 C2(212)가 충전되고, Cmp2(220)는 C2(212)에 충전된 전압과 Vth를 비교한다. 비교결과 상기 C2(212)에 충전된 전압이 Vth 보다 크다면, Cmp2(220)는 하이 레벨의 논리 값 "1"을 출력하고, 작다면, 로우 레벨의 논리 값 "0"을 출력한다. 그리고 상기 Cmp2(220)의 출력 값인 D2의 값이 n-비트 래치(114)에 저장된다.

상기와 같은 과정이 SW3(206),...,SWn(208), Cn-1(214),...,Cn(216), Cmp n- 1(222),...Cmp n(224) 및 R_SWn-1(230), R_SWn(232)의 회로를 거치는 동안 동일한 동작을 수행함으로 더 이상의 설명은 생략하기로 한다.

상술한 과정을 통해 출력 값들 D1 ~ Dn을 저장한 n-비트 래치 레지스터(114)는 리니어 코드(Linear Code) Q1 ~ Qn 를 출력하고, 리니어 - 바이너리 인코더(116)에 의해 이진 수(Binary number)로 변환된다.

여기서 상기 n-비트 래치 레지스터가 출력한 리니어 코드가 바이너리 코드로 변환되는 예를 아래의 <표 1>을 통해 살펴보기로 한다.

Linear code	Binary code
000000	000000
000001	000001
000011	000010
000111	000011

상기 도 2에서 각 커패시터들을 충전하기 위해 공급되는 전류는 각 단의 스위치들을 경유하게 됨으로 인해 변환 시에 도 1에 비해 정확도가 떨어질 수 있는 문제가 존재한다.

도 3은 본 발명의 실시 예에 따른 아날로그 - 디지털 변환 동작의 타이밍 도를 도시한 도면이다.

도 3에서 타이밍 다이어그램은 아날로그 - 디지털 변환기(ADC)에서의 동작 시퀀스를 보여준다. 도 3은 도 1과 도 2에 모두 적용될 수 있다.

도 3에서는 두 개의 변환 주기(Conversion Cycle)가 보여 진다. 제1 변환 주기(304)와 제2 변환 주기(306)가 그것이다. 모든 변환 주기는 Treset 시간동안 시작 신호가 로우(Low)상태일 때 시작된다. 도 3에서 Treset 구간(308)은 아날로그 - 디지털 변환 동작을 하기전에 ADC 회로(100, 200)의 커패시터들을 모두 방전하기 위한 리셋 스위치들(R_SW1,..., R_SWn)이 턴-온 되는 구간이다. Tcnv(310)는 시작 신호가 Tcnv 지연 유닛(112)로 입력되더라도 지연되는 시간이며, 이는 앞서 상술한 바와 같이 ADC 설계자에 의해 미리 정해지는 시간이다.

즉, 상술한 Treset(308)으로 인해 ADC 회로(100, 200)에 존재하는 모든 커패시터들(C1, ...Cn)이 완전 방전(Fully discharge)되고, 모든 비교기들(Cmp1,...Cmp n)의 출력들인 D1, ...Dn을 로우 레벨로 변환하기 위해서이다. 시작 신호의 하이 레벨은 먼저, 스위치 SW1(122, 202)을 턴-온 시키고, 전압-전류 변환기(108)로부터의 전류 Isource는 커패시터 C1(138, 210)을 충전시키기 시작한다. 그리고 비교기1(130, 218)는 커패시터 C1(138, 210)의 전압 VC1이 미리 정해진 전압(Vth)를 초과한다면, 비교기1(Cmp 1)(130, 218)는 출력 D1을 하이 레벨의 값으로 출력한다. 상기 출력 신호 D1이 액티브 하이 레벨이 되면, SW2(124, 204)가 턴-온(turn-on)된다. 상기와 같이 입력 전류는 다음번 커패시터를 충전시키고, 이러한 동작은 클럭 신호의 라이징 엣지(Rising Edge)때까지 반복되고, 저장된 모든 비교기의 출력은 n-비트 래치(Latch) 레지스터(114)에 저장된다. n-비트 래치 레지스터(114)의 출력(Q1~Qn) 개수는 아날로그 디지털 변환의 결과를 나타낸다.

도 3에서 제1 변환 주기(304) 때 입력되는 Isource 와 제2 변환 주기(306)때 입력되는 Isource는 서로 다른 값이며, 제2 변환 주기(306)때 입력된 전류 값인 Isource가 더 큰 값임을 알 수 있다. 왜냐하면, 제1 변환 주기(304)와 제2 변환 주기(306)때 각각 클럭(320) 신호의 라이징 엣지(320a, 320b)때의 출력 값인 D1 ~ D6 들을 비교해보면, 참조번호 300과 302와 같이 나타내기 때문이다. 즉, 제1 변환 주기(304) 때의 리니어 코드 값은 "1110000 ~ 00"인데 반해 제2 변환 주기(306)때의 리니어 코드 값은 "111111 ~ 00"로서 제2 변환 주기(306)때의 출력 값이 더 크기 때문이다.

도 4는 본 발명의 실시 예에 따른 병렬 스위치들과 연결된 커패시터 열들을 디지털 CMOS 공정으로 구현한 예를 도시한 것이다.

CMOS 인버터들의 체인에서 매 짝수(even) 인버터들(452, 456, 460, 464)은 전압원(410)과 연결되어 있고, 매 홀수(odd) 번째 인버터들(450, 454, 458, 462)은 전류원(412)에 연결되어 있다.

매 홀수(odd)번째 인버터들(450, 454, 458, 462)은 스위치의 역할을 하며, 그와 동시에 짝수(even)번째 인버터들(452, 456, 460, 464)은 커패시터와 비교기의 역할을 한다. 이를 좀더 자세히 설명하면, 다음과 같다.

첫 번째 CMOS 인버터(450)에서 참조번호 450은 SW1(122, 202)에 해당하며, 참조번호 404는 R_SW1(146, 226)에 해당한다. 두 번째 CMOS 인버터(452)에서 참조번호 406과 408은 커패시터와 비교기에 해당한다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해서 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함을 당해 분야에서 통상의 지식을 가진 자에게 있어서 자명하다 할 것이다.

상술한 바와 같이 본 발명에서 제안한 ADC 회로는 CMOS 공정에서 간단하게 구현할 수 있으며, 낮은 전력 소모를 갖는다.

Claims (7)

1. 아날로그 디지털 변환 장치에 있어서,

   전류 신호를 입력받아서 순차적으로 충전하는 충전부들과,

   상기 충전부들은 상기 전류가 미리 정해진 임계 값 이상 충전되면, 하이 레벨의 신호를 다음 연결된 충전부로 출력하고,

   상기 각 충전부들로부터의 출력 신호를 수신하여 디지털 신호를 만들어 출력하는 래치 레지스터를 포함하는 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환 장치.
2. 제1 항에 있어서,

   상기 각 충전부는,

   미리 정해진 커패시턴스 값만큼 충전하는 커패시터와,

   시작 신호가 입력되기전에 상기 커패시터를 방전시키기 위한 리셋 스위치와,

   상기 시작 신호가 입력되면, 상기 변환된 전류 신호를 입력받아 상기 커패시터에 충전시키는 스위치와,

   상기 커패시터에 충전된 전압과 미리 정해진 임계 값을 비교하여 상기 충전된 전압이 상기 임계 값보다 크다면 하이 레벨의 신호를 상기 래치 및 다음 연결된 충전부로 출력하는 비교기를 포함하는 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환 장치.
3. 제1 항에 있어서,

   상기 래치 레지스터가 출력한 디지털 신호를 바이너리 코드로 변환하는 리니어 - 바이너리 인코더를 더 포함하는 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환 장치.
4. 제1 항에 있어서,

   상기 충전부들에 전류가 충분히 충전될 때 상기 래치 레지스터가 상기 출력 값들을 출력하도록 상기 시작 신호를 지연시켜서 클럭을 제공하는 지연부를 더 포함하는 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환 장치.
5. 아날로그 디지털 변환 방법에 있어서,

   전류 신호를 복수의 충전부들에 순차적으로 충전하는 과정과,

   상기 각 충전부에 충전된 전류가 미리 정해진 임계 값만큼 충전되면 하이 레벨의 신호로 출력하는 과정과,

   상기 복수의 충전부들로부터의 출력 신호들을 수신하여 디지털 신호로 생성 하여 출력하는 과정을 포함하는 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환 방법.
6. 제5 항에 있어서,

   상기 충전하는 과정은,

   미리 정해진 커패시턴스 값만큼 커패시터를 충전하는 과정과,

   시작 신호가 입력되기 이전에 상기 커패시터를 방전하는 과정과,

   상기 시작 신호가 입력되면, 상기 변환된 전류 신호를 입력받아 상기 커패시터에 충전시키는 과정과,

   상기 커패시터에 충전된 전압과 미리 정해진 임계 값을 비교하여 상기 충전된 전압이 상기 임계 값보다 크다면 하이 레벨의 신호를 출력하는 과정을 포함하는 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환 방법.
7. 제5 항에 있어서,

   상기 출력한 디지털 신호를 바이너리 코드로 변환하는 과정을 더 포함하는 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환 방법.

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