TWI572143B

TWI572143B - 連續逼近式類比數位轉換電路及其方法

Info

Publication number: TWI572143B
Application number: TW104135941A
Authority: TW
Inventors: 劉凱尹; 張哲維; 林聖雄; 黃詩雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2015-10-30
Filing date: 2015-10-30
Publication date: 2017-02-21
Also published as: TW201715849A; US9685973B2; US20170126243A1

Description

連續逼近式類比數位轉換電路及其方法

本發明是關於一種類比數位轉換技術，特別是關於一種連續逼近式類比數位轉換電路及其方法。

類比數位轉換器（analog-to-digital converter，ADC）有多種架構且各有各的優點。其中，連續逼近式（Successive Approximation Register，SAR）ADC具有低功耗、較小面積及較低成本等特性，近年來已普遍應用於電子設備上。

隨著架構和製程的改良，SAR ADC亦開始朝向發展高速的應用，尤其是分時平行式（timing-interleaved，TI）SAR ADC更是經常被採用。由於SAR ADC是採用二元搜索演算法（binary search algorithm）來得到與類比輸入訊號相匹配的數位輸出訊號。因此，SAR ADC需要一個比取樣頻率更高的位元循環時脈（Bit cycling clock）來達成。一般而言，SAR ADC的轉換速率是由外部提供的轉換時脈（conversion clock）所控制。轉換時脈的每個轉換週期分為取樣相位與位元循環相位。在取樣相位，SAR ADC必須取樣類比輸入訊號，並接續進入位元循環相位。在位元循環相位，SAR ADC從最高有效位元（the most significant bit，MSB）到最低有效位元（the least significant bit，LSB）逐位地產生相對應的數位輸出碼，即生成數位輸出訊號。

在每次進行下一轉換週期之前，SAR ADC會有一段閒置（idle）時間（即，SAR ADC不進行任何動作），而此閒置時間的長短會因應製程-電壓-溫度（PVT）變異與雜訊（noise）等因素而決定。為了提升SAR ADC的效能，發展出透過延長取樣相位的設計，其是將取樣相位的起始時間提前至最後一個位元循環時脈的轉態時點。然而，在TI SAR ADC的架構下，此設計會造成不同ADC之間發生取樣相位重疊，以致SAR ADC的取樣電路所取樣到的訊號受到干擾，進而降低取樣品質。

在一實施例中，一種連續逼近式類比數位轉換方法，其包括：利用一連續逼近式類比數位轉換器依據一轉換時脈執行一取樣操作以及一比較操作以將一類比輸入訊號轉換成一數位輸出訊號，以及於比較操作中的一連續逼近動作完成時，重置連續逼近式類比數位轉換器的一取樣及數位類比轉換電路。

在一實施例中，一種連續逼近式類比數位轉換電路，其包括：一連續逼近式類比數位轉換器以及一重置決策單元。連續逼近式類比數位轉換器依據一轉換時脈執行一取樣操作以及一比較操作以將一類比輸入訊號轉換成一數位輸出訊號。其中，連續逼近式類比數位轉換器包括一取樣及數位類比轉換電路、一比較電路以及一連續逼近式控制電路。比較電路耦接取樣及數位類比轉換電路，並且連續逼近式控制電路耦接取樣及數位類比轉換電路與比較電路。重置決策單元耦接連續逼近式控制電路以及取樣及數位類比轉換電路。重置決策單元偵測比較操作中的一連續逼近動作，並且於連續逼近動作完成時重置取樣及數位類比轉換電路。

綜上，根據本發明之連續逼近式類比數位轉換電路及其方法適用於連續逼近式類比數位轉換電路，以於偵測到連續逼近動作結束（最後的循環時脈訊號拉起）時進入取樣及數位類比轉換電路的重置狀態。如此一來，傳統SAR ADC的閒置（idle）時間可以拿來讓取樣及數位類比轉換電路跟參考緩衝器提早動作，因而能降低取樣及數位類比轉換電路重置（reset）時的頻寬要求以及降低參考緩衝器推動時的頻寬要求。並且，因為取樣及數位類比轉換電路的下板提早進入重置狀態，所以取樣及數位類比轉換電路的上板將回復到此次的取樣值，因此在進入下一取樣相位時，連續逼近式類比數位轉換器的共模準位已回復至輸入緩衝器的共模準位，藉以避免需要額外的回復時間。因此，根據本發明之連續逼近式類比數位轉換電路及其方法得以降低推動連續逼近式類比數位轉換器的輸入緩衝器與推動取樣及數位類比轉換電路的參考緩衝器的設計成本。

第1圖為根據本發明一實施例之連續逼近式（Successive Approximation Register，SAR）類比數位轉換電路的概要示意圖。第2圖為根據本發明一實施例之SAR類比數位轉換方法的流程圖。

參照第1圖，SAR類比數位轉換電路包括一SAR類比數位轉換器（analog-to-digital converter，ADC）10以及一重置決策單元20。SAR ADC 10耦接重置決策單元20。SAR ADC 10依據轉換時脈CKs將類比輸入訊號Vin轉換成相匹配的數位輸出訊號B[1:N]。轉換時脈CKs具有複數週期，並且每一週期分為一取樣相位（sampling phase）以及一位元循環相位（bit-cycling phase）。參照第2圖，於取樣相位，SAR ADC 10對類比輸入訊號Vin進行一取樣操作以產生一取樣訊號（步驟S31）。於位元循環相位，SAR ADC 10對取樣訊號進行一比較操作以產生相匹配的數位輸出訊號B[1:N] （步驟S33）。換言之，SAR ADC 10基於取樣相位進行取樣操作，並且基於位元循環相位進行比較操作。在比較操作的期間，SAR ADC 10進行N次比較（執行連續逼近動作）以依序決定數位輸出訊號B[1:N]的N個數位碼。重置決策單元20於最後一次比較完成時重置SAR ADC 10的取樣及數位類比轉換電路（步驟S35）。其中，N為正整數。

在一些實施例中，SAR ADC 10包括一取樣及數位類比轉換電路110、一比較電路130以及一連續逼近式控制電路150。連續逼近式控制電路150包括一循環時脈產生器151、一連續逼近暫存器153以及一輸出邏輯單元155。取樣及數位類比轉換電路110耦接比較電路130的二輸入端，並且比較電路130的輸出端耦接循環時脈產生器151。循環時脈產生器151耦接連續逼近暫存器153、輸出邏輯單元155以及重置決策單元20。連續逼近暫存器153耦接輸出邏輯單元155以及取樣及數位類比轉換電路110。

SAR ADC 10的運作始於取樣操作。在取樣操作的期間，連續逼近式控制電路150以數位控制訊號Sc控制取樣及數位類比轉換電路110，以致使取樣及數位類比轉換電路110對類比輸入訊號Vin進行取樣操作以形成一取樣訊號。

接著，SAR ADC 10進入比較操作。位元循環相位包括依序接連之N個位元決定期間（即，N次比較）。於此，取樣及數位類比轉換電路110在同一位元決定期間只轉換一個位元，並且由最大有效位元（most significant bit，MSB）開始轉換至最小有效位元（least significant bit，LSB）。

在每個位元決定期間，連續逼近式控制電路150以數位控制訊號Sc控制取樣及數位類比轉換電路110，以致使取樣及數位類比轉換電路110會切換一位元開關並根據取樣訊號形成一第一電位V1以及一第二電位V2。比較電路130進行取樣及數位類比轉換電路110上的第一電位V1與取樣及數位類比轉換電路110上的第二電位V2的比較以得到比較結果OUTp、OUTn。循環時脈產生器151根據比較電路130的運作狀態（有效訊號Valid）產生有序的複數循環時脈訊號CK1~CKN。連續逼近暫存器153根據循環時脈訊號CK1~CKN以及比較結果OUTp產生N個數位碼以作為下一位元決定期間的控制訊號Sc。在每個位元決定期間，輸出邏輯單元155暫存控制訊號Sc。

並且，輸出邏輯單元155依據轉換時脈CKs、比較結果OUTp以及最後一循環時脈訊號CKN將暫存的控制訊號Sc輸出以作為數位輸出訊號B[1:N]。

第3圖為第1圖中之連續逼近式控制電路150的一實施例的示意圖。

在一些實施例中，參照第3圖，循環時脈產生器151能由依序串接的N個正反器DFF1所實現。在一些實施例中，比較電路130可包括比較器以及反及閘（NAND gate）。比較器比較第一電位V1（正端輸入）以及第二電位V2（負端輸入），並且比較器輸出比較結果OUTp（正端輸出）以及比較結果OUTn（負端輸出）。反及閘根據比較結果OUTp、OUTn判斷比較器的輸出是否有效。換言之，比較結果OUTp、OUTn經由反及閘的邏輯運算而產生有效訊號Valid。第一級的正反器DFF1根據有效訊號Valid及供應電壓VDD產生循環時脈訊號CK1。後續之正反器DFF1則根據有效訊號Valid及前一級的正反器DFF1輸出的循環時脈訊號產生對應的循環時脈訊號（CK2~CKN）。

在一些實施例中，參照第3圖，連續逼近暫存器153能由依序串接的N個正反器DFF2所實現。N個正反器DFF2分別接收循環時脈訊號CK1~CKN。各正反器DFF2依據接收到的循環時脈訊號以及正端的比較結果OUTp輸出一個數位碼。N個正反器DFF2所輸出的數位碼B1~BN做為數位控制訊號Sc並輸入至取樣及數位類比轉換電路110的控制端。

在一些實施例中，參照第3圖，輸出邏輯單元155包括一邏輯元件1551以及一輸出單元1553。輸出單元1553耦接連續逼近暫存器 153的N個正反器DFF2以及邏輯元件1551的輸出。邏輯元件1551接收轉換時脈CKs、有效訊號Valid及最後一循環時脈訊號CKN，並且據以輸出一控制時脈CKc。輸出單元1553根據控制時脈CKc記錄數位碼B1~BN並根據控制時脈CKc將記錄的數位碼B1~BN輸出為一輸出訊號B[1:N]。在一些實施例中，邏輯元件1551能以或閘（OR gate）實現。在一些實施例中，輸出單元1553能以位移暫存器（shift register）實現。

第4圖為第1圖中之重置決策單元20的一實施例的示意圖。

在一些實施例中，參照第4圖，重置決策單元20依據轉換時脈CKs與最後一循環時脈訊號CKN產生重置訊號DR，並且以此重置訊號DR重置連續逼近暫存器153的N個正反器DFF2，以致重置N個正反器DFF2所輸出的數位碼B1~BN。於此，重置後的數位碼B1~BN作為數位控制訊號Sc輸入至取樣及數位類比轉換電路110的控制端，以重置取樣及數位類比轉換電路110。

在一些實施例中，重置決策單元20可為一邏輯元件，且此邏輯元件為或閘。換言之，重置決策單元20接收轉換時脈CKs與最後一循環時脈訊號CKN，並進行轉換時脈CKs與循環時脈訊號CKN的邏輯運算以輸出重置訊號DR。

第5圖為第1圖中之取樣及數位類比轉換電路110的一實施例的示意圖。第6圖為第1圖中之取樣及數位類比轉換電路110的另一實施例的示意圖。

在一些實施例中，參照第5及6圖，取樣及數位類比轉換電路110包括至少一開關電容陣列111、113。每一開關電容陣列111、113包括複數組串聯之開關元件與電容元件，並且各開關元件依據數位控制訊號Sc中對應的數位碼（B1~BN中之一）將耦接的電容元件耦接（電性連接）至參考準位Vref或接地。於N次比較中的最後一次比較完成（即，循環時脈訊號CKN拉起時）時，重置決策單元20依據轉換時脈CKs與最後一循環時脈訊號CKN拉起重置訊號DR，以輸出高準位的重置訊號DR。連續逼近暫存器153的N個正反器DFF2的重置（reset）端接收到高準位的重置訊號DR因而重置。重置後的N個正反器DFF2輸出重置後的數位控制訊號Sc（數位碼B1~BN）至開關電容陣列111、113中的開關元件，以控制開關電容陣列111、113中的開關元件將耦接的電容元件電性連接至參考準位Vref。在一些實施例中，類比輸入訊號Vin可為單端訊號。在一些實施例中，類比輸入訊號Vin可包括正端訊號Vinp與負端訊號Vinn。

舉例來說，以5位元為例，於最後的循環時脈訊號CK5拉起時，取樣及數位類比轉換電路110因重置訊號DR拉起而進入重置狀態，即，其開關電容陣列111、113耦接至參考準位Vref，但輸入開關仍維持關閉狀態（OFF），如第7圖所示。其中，各訊號的時序如第8圖所示。

綜上，根據本發明之連續逼近式類比數位轉換電路及其方法適用於連續逼近式類比數位轉換電路，以於偵測到連續逼近動作結束（最後的循環時脈訊號CKN拉起）時進入取樣及數位類比轉換電路110的重置狀態。如此一來，傳統SAR ADC的閒置（idle）時間可以拿來讓取樣及數位類比轉換電路110跟參考緩衝器提早動作，因而能降低取樣及數位類比轉換電路110重置（reset）時的頻寬要求以及降低參考緩衝器推動時的頻寬要求。並且，因為取樣及數位類比轉換電路110的下板提早進入重置狀態，所以取樣及數位類比轉換電路110的上板將回復到此次的取樣值，因此在進入下一取樣相位時，連續逼近式類比數位轉換器10的共模準位已回復至輸入緩衝器的共模準位，藉以避免需要額外的回復時間。因此，根據本發明之連續逼近式類比數位轉換電路及其方法得以降低推動連續逼近式類比數位轉換器10的輸入緩衝器與推動取樣及數位類比轉換電路110的參考緩衝器的設計成本。

10‧‧‧連續逼近式（SAR）類比數位轉換器（ADC）
110‧‧‧取樣及數位類比轉換電路
111、113‧‧‧開關電容陣列
130‧‧‧比較電路
150‧‧‧連續逼近式控制電路
151‧‧‧循環時脈產生器
153‧‧‧連續逼近暫存器
155‧‧‧輸出邏輯單元
1551‧‧‧邏輯元件
1553‧‧‧輸出單元
20‧‧‧重置決策單元
Vin‧‧‧類比輸入訊號
Vinp‧‧‧正端訊號
Vinn‧‧‧負端訊號
CKs‧‧‧轉換時脈
B[1:N]‧‧‧數位輸出訊號
B1~BN‧‧‧數位碼
OUTp‧‧‧比較結果
OUTn‧‧‧比較結果
Valid‧‧‧有效訊號
V1‧‧‧第一電位
V2‧‧‧第二電位
CK1~CKN‧‧‧循環時脈訊號
Sc‧‧‧控制訊號
DFF1‧‧‧正反器
DFF2‧‧‧正反器
CKc‧‧‧控制時脈
DR‧‧‧重置訊號
Vref‧‧‧參考準位
S31‧‧‧利用連續逼近式類比數位轉換器於轉換時脈的每一週期的取樣相位對類比輸入訊號進行一取樣操作以形成一取樣訊號
S33‧‧‧利用連續逼近式類比數位轉換器於轉換時脈的每一週期的位元循環相位對取樣訊號進行一比較操作以產生數位輸出訊號
S35‧‧‧於比較操作中的最後一次比較完成時，重置連續逼近式類比數位轉換器的一取樣及數位類比轉換電路

[第1圖]為根據本發明一實施例之連續逼近式類比數位轉換電路的概要示意圖。 [第2圖]為根據本發明一實施例之SAR類比數位轉換方法的流程圖。 [第3圖]為第1圖中之連續逼近式控制電路的一實施例的示意圖。 [第4圖]為第1圖中之重置決策單元的一實施例的示意圖。 [第5圖]為第1圖中之取樣及數位類比轉換電路的一實施例的示意圖。 [第6圖]為第1圖中之取樣及數位類比轉換電路的另一實施例的示意圖。 [第7圖]為第6圖中之取樣及數位類比轉換電路的重置狀態的一範例的示意圖。 [第8圖]為第1圖之SAR類比數位轉換電路在N=5的範例下，各訊號的時序圖。

S31‧‧‧利用連續逼近式類比數位轉換器於轉換時脈的每一週期的取樣相位對類比輸入訊號進行一取樣操作以形成一取樣訊號

S33‧‧‧利用連續逼近式類比數位轉換器於轉換時脈的每一週期的位元循環相位對取樣訊號進行一比較操作以產生數位輸出訊號

S35‧‧‧於比較操作中的最後一次比較完成時，重置連續逼近式類比數位轉換器的一取樣及數位類比轉換電路

Claims

一種連續逼近式類比數位轉換方法，包括：利用一連續逼近式類比數位轉換器依據一轉換時脈執行一取樣操作以及一比較操作以將一類比輸入訊號轉換成一數位輸出訊號，其中該轉換時脈包括複數週期、每一該週期包括一取樣相位以及一位元循環相位，並且該轉換步驟包括：利用該連續逼近式類比數位轉換器於各該取樣相位對該類比輸入訊號進行一取樣操作以形成一取樣訊號；以及利用該連續逼近式類比數位轉換器於各該位元循環相位對該取樣訊號進行一比較操作以產生該數位輸出訊號；以及於該比較操作中的一連續逼近動作完成時，重置該連續逼近式類比數位轉換器的一取樣及數位類比轉換電路；其中，該連續逼近動作為執行用以決定該數位輸出訊號的N個數位碼的N次比較，N為正整數，並且每一該比較包括：在一控制訊號的控制下，利用該取樣及數位類比轉換電路根據該取樣訊號產生一第一電位以及一第二電位；比較該第一電位以及該第二電位以產生一比較結果；依據該比較結果產生有序的複數循環時脈訊號；根據該複數循環時脈訊號以及該比較結果產生該N個數位碼；以該N個數位碼作為下一該比較的該控制訊號；以及依據該轉換時脈、該比較結果以及最後一該循環時脈訊號控制該N個數位碼的輸出；以及其中，該重置步驟包括：依據該轉換時脈以及最後一該循環時脈訊號產生一重置訊號；以及根據該重置訊號重置該N個數位碼。
如請求項1所述之連續逼近式類比數位轉換方法，其中該重置訊號的產生步驟包括：進行該轉換時脈與最後一該循環時脈訊號的邏輯運算以輸出該重置訊號。
一種連續逼近式類比數位轉換電路，包括：一連續逼近式類比數位轉換器，依據一轉換時脈執行一取樣操作以及一比較操作以將一類比輸入訊號轉換成一數位輸出訊號，該連續逼近式類比數位轉換器包括：一取樣及數位類比轉換電路；一比較電路，耦接該取樣及數位類比轉換電路；以及一連續逼近式控制電路，耦接該取樣及數位類比轉換電路與該比較電路，其中該連續逼近式控制電路包括：一循環時脈產生器，依據該比較電路的比較結果產生有序的複數循環時脈訊號；一連續逼近暫存器，根據該複數循環時脈訊號以及該比較結果產生該數位輸出訊號的N個數位碼，其中N為正整數；以及一輸出邏輯單元，依據該轉換時脈、該比較結果以及最後一該循環時脈訊號控制該N個數位碼的輸出為該數位輸出訊號；以及一重置決策單元，耦接該連續逼近式控制電路以及該取樣及數位類比轉換電路，偵測該比較操作中的一連續逼近動作，並且於該連續逼近動作完成時重置該取樣及數位類比轉換電路，其中該重置決策單元依據該轉換時脈以及最後一該循環時脈訊號產生一重置訊號，以致該重置訊號經由重置該連續逼近暫存器而重置該取樣及數位類比轉換電路。
如請求項3所述之連續逼近式類比數位轉換電路，其中該重置決策單元為一邏輯元件，該邏輯元件進行該轉換時脈與最後一該循環時脈訊號的邏輯運算以輸出一重置訊號，以致該重置訊號經由重置該連續逼近暫存器而重置該取樣及數位類比轉換電路。
如請求項4所述之連續逼近式類比數位轉換電路，其中該取樣及數位類比轉換電路包括至少一開關電容陣列，該重置決策單元於該連續逼近動作完成時產生一重置訊號，並且該至少一開關電容陣列根據該重置訊號耦接至一參考準位。