TWI477082B - 透過比較器輸出來直接切換電容陣列之逐漸逼近類比至數位轉換器及其方法 - Google Patents

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Description

透過比較器輸出來直接切換電容陣列之逐漸逼近 類比至數位轉換器及其方法
本發明係有關一種逐漸逼近類比至數位轉換器，特別是關於一種藉由透過比較器輸出來對電容陣列直接切換以提高轉換速率之逐漸逼近類比至數位轉換器及其方法。
請參考第一圖，係為習知十位元逐漸逼近式類比至數位轉換器(successive approximation register ADC,SAR ADC)之示意圖。如第一圖所示，逐漸逼近式類比至數位轉換器1包含兩組對稱的數位至類比轉換器(digital to analog converter,DAC)11、13，分別由電容陣列(C9-C0)所構成。於操作時，首先，比較器15取樣並比較差動輸入訊號Vip、Vin，且逐漸逼近式控制邏輯電路(SAR)17根據比較器15的比較結果來切換開關SP9、SN9以控制電容C9的接點電位。由 於接點電位的改變，兩組數位至類比轉換器11、13會產生新的電位，比較器15之後便依序比較數位至類比轉換器11、13的輸出，由逐漸逼近式控制邏輯電路17根據比較器15的比較結果來解析出相對應的數位位元B1-B10。
具體來說，逐漸逼近式控制邏輯電路(SAR)17通常包含一邏輯電路171，用來接收比較器15的比較結果outp、outn並對其運算來判斷開關SPi、SNi在每次比較階段下的電壓準位。請參考第二圖，係為習知用來控制開關的邏輯電路之示意圖。如第二圖所示，每次比較階段產生的比較結果outp、outn須至少經過一反及閘(NAND gate)1711、兩個D-FF 1712、1713以及一及閘(AND gate)1714的運算，才能獲得控制開關SPi、SNi的訊號。上述數位邏輯閘的自有延遲花費了許多時間，且在每解析出一數位位元後，都須經過邏輯電路171來判斷如何切換下一個開關SPi、SNi。當ADC的位元數量愈多，所產生的延遲愈大，如此將大大拉長整個SAR ADC系統的轉換時間。
因此，對於積體電路設計來說，亟需提出一種電路，期能縮短數位位元的轉換時間，進而提高設計電路的轉換速率及效能。
鑑於上述，本發明實施例的目的之一在於提出一種逐漸逼近式類比至數位轉換器，其使用多工器來控制開關，以提高設計電路的轉換速率及效能。
本發明係揭示一種提高轉換速率之逐漸逼近類比至數位轉換器(SAR ADC)，包含一第一數位至類比轉換器(DAC)、一逐漸逼近式控制邏輯電路(SAR)、一比較器以及一第一多工器。第一數位至類比轉換器包含一第一電容陣列以及複數個第一開關，其中第一電容陣列的電容係與第一開關一一對應。逐漸逼近式控制邏輯電路用來控制依序進入一連串的比較階段。比較器係耦接至第一數位至類比轉換器，用來根據一第二比較電壓以及第一數位至類比轉換器的一第一比較電壓輸出一第一比較結果。第一多工器係耦接於比較器及逐漸逼近式控制邏輯電路之間，用來根據逐漸逼近式控制邏輯電路目前進入的比較階段來選擇第一開關之一開關直接根據第一比較結果來進行切換。
本發明又揭示一種用於一逐漸逼近類比至數位轉換器之方法，逐漸逼近類比至數位轉換器包含至少一電容陣列以及複數個開關，其中電容陣列的電容係與開關一一對應。所述之方法包含以下步驟：首先，配置至少一多工器；接著，根據電容陣列的接點電位來輸出一第一比較電壓，並根據第一比較電壓以及一第二比較電壓輸出一比較結果；之後，根據比較結果來控制一連串之比較，並進入一連串的比較階段；最後，由多工器根據比較階段來依序選擇開關直接根據比較結果來進行切換。
習知
1‧‧‧逐漸逼近式類比至數位轉換器
C9-C0‧‧‧電容陣列
Vip、Vin‧‧‧差動輸入訊號
SP9-SP1‧‧‧開關
SN9-SN1‧‧‧開關
11、13‧‧‧數位至類比轉換器
17‧‧‧逐漸逼近式控制邏輯電路
171‧‧‧邏輯電路
1711‧‧‧反及閘
1712、1713‧‧‧D-FF
1714‧‧‧及閘
outp、outn‧‧‧比較結果
B1-B10‧‧‧數位位元
本發明
3‧‧‧逐漸逼近類比至數位轉換器
31‧‧‧第一數位至類比轉換器
33‧‧‧第二數位至類比轉換器
C9-C0‧‧‧電容陣列
Vrefp‧‧‧第一參考電壓
Vrefn‧‧‧第二參考電壓
35‧‧‧比較器
36P‧‧‧第一多工器
36N‧‧‧第二多工器
361‧‧‧閂鎖電路
3611、3613‧‧‧反相器
S Φ s‧‧‧取樣開關
S Φ1-S Φ9‧‧‧閂鎖開關
37‧‧‧逐漸逼近式控制邏輯電路
B1-B10‧‧‧數位位元
outp‧‧‧第一比較結果
outn‧‧‧第二比較結果
SP9-SP1‧‧‧第一開關
SN9-SN1‧‧‧第二開關
S601-S613‧‧‧步驟
第一圖係為習知十位元逐漸逼近式類比至數位轉換器(SAR ADC)之示意圖。
第二圖係為習知用來控制開關的邏輯電路之示意圖。
第三圖係為本發明一實施例之提高轉換速率之逐漸逼近類比至數位轉換器之電路圖。
第四圖係為本發明一實施例之第一多工器之電路圖。
第五圖係為本發明一實施例之轉換時間的模擬結果。
第六圖顯示本發明實施例之提高轉換速率方法之流程圖。
首先，請參考第三圖，係為本發明一實施例之提高轉換速率之逐漸逼近類比至數位轉換器(SAR ADC)3之電路圖。如第三圖所示，SAR ADC 3包含一第一數位至類比轉換器(DAC)31、一第二數位至類比轉換器33、一比較器35、一第一多工器36P、一第二多工器36N以及一逐漸逼近式控制邏輯電路(SAR)37。第一數位至類比轉換器31包含一第一電容陣列C9-C0以及複數個第一開關SP9-SP1，其中第一電容陣列的電容C9-C1係與第一開關SP9-SP1一一對應；同樣地，第二數位至類比轉換器33包含一第二電容陣列C9-C0以及複數個第二開關SN9-SN1，其中第二電容陣列的電容C9-C1係與第二開關SN9-SN1一一對應。理想情況下，第一電容陣列C9-C0和第二電容陣列C9-C0的電容值係具二進制權重(weight)。
比較器35具有一非反相(正)輸入端與一反相輸入端，分別接收並比較第一數位至類比轉換器31以及第二數位至類比轉換器33的輸出。逐漸逼近式控制邏輯電路37係用來產生一連串的時脈訊 號(Φ1-Φ9)，以控制依序進入一連串的比較階段。在每次比較階段時，比較器35根據第一數位至類比轉換器31輸出的第一比較電壓以及第二數位至類比轉換器33輸出的第二比較電壓輸出第一比較結果outp以及第二比較結果outn。
第一多工器36P和第二多工器36N係耦接於比較器35及逐漸逼近式控制邏輯電路37之間，用來根據逐漸逼近式控制邏輯電路37目前進入的比較階段來選擇一開關直接根據比較結果來進行切換，以控制電容陣列的電容耦接於第一參考電壓Vrefp或第二參考電壓Vrefn。
請參考第四圖，為了方便說明，以第一多工器36P為例。如第四圖所示，第一多工器36P包括複數個閂鎖電路(latch circuit)361，其與第一開關SPi一一對應。每個閂鎖電路361包括一閂鎖開關S Φi以及兩個通過閂鎖開關S Φi來反向耦接的反相器3611、3613，其中閂鎖開關S Φi係耦接於比較器35輸出第一比較結果outp之輸出端以及反向器3611、3613之間。
在每一比較階段時，第一多工器36P控制所選擇之第一開關SPi直接切換成比較器35輸出的第一比較結果outp。具體來說，第一多工器36P根據一連串的比較階段來依序導通閂鎖電路361，以依序輸出在所有比較階段產生的第一比較結果來切換所對應之第一開關SPi。例如，在逐漸逼近式控制邏輯電路37產生時脈訊號Φ1而進入第一次比較階段時，第一多工器36P便導通閂鎖開關S Φ1，以輸出在第一次比較階段產生的第一比較結果outp來將所對應之第一開關SP9切換 到第一參考電壓Vrefp或第二參考電壓Vrefn。第一電容陣列的電容C9接點電位便根據所切換的第一開關SP9來控制，以據以產生下一比較階段的第一比較電壓。
同樣地，在逐漸逼近式控制邏輯電路37產生時脈訊號Φ2而進入第二次比較階段時，第一多工器36P便導通閂鎖開關S Φ2，以輸出在第二次比較階段產生的第一比較結果outp來切換所對應之第一開關SP8。以此類推，第一多工器36P便根據目前進入的比較階段來依序導通閂鎖開關S Φ1-S Φ9，以依序輸出所產生的第一比較結果outp來切換所對應之第一開關SP9-SP1。其中，在每次比較階段時，第一多工器36P只會選擇切換其中一個第一開關SPi。由於第一開關SPi是直接根據第一比較結果outp來控制，因此當逐漸逼近式控制邏輯電路37根據在一連串比較階段產生的第一比較結果outp來輸出一連串相對應的數位位元B1-B10時，便可提高轉換速率及減少轉換時間。與傳統經由數位邏輯判斷來控制開關相比，本發明利用多工器選擇來切換開關可降低20%的轉換時間，如第五圖所示。
一具體實施例中，有複數個取樣開關S Φs設置在第一數位至類比轉換器31以及第一多工器36P中。在第一多工器36P中的每個取樣開關S Φs耦接於一電壓端VDD及相對應的每個閂鎖電路361之間(如第四圖所示)，用來在一取樣階段(sample phase)時，將第一電容陣列C9-C1之一端切換到第一參考電壓Vrefp或第二參考電壓Vrefn。隨後(在取樣階段期間)，第一數位至類比轉換器31經由內部的一個取樣開關S Φs來對差動輸入訊號Vip進行取樣(如第三圖所示)。值得注意 的是，逐漸逼近式控制邏輯電路37可產生一時脈訊號Φs來切換取樣開關S Φs以進入取樣階段。在取樣階段和連續的比較階段中，第二數位至類比轉換器33都會與第一數位至類比轉換器31對稱地運作。
最後，請參考第六圖，係為本發明實施例之提高轉換速率之方法之流程圖。值得注意的是，為了精簡說明，第六圖僅顯示第一數位至類比轉換器31的操作流程，而第二數位至類比轉換器33會如同上述來與第一數位至類比轉換器31對稱地運作。本方法是用於第三圖的逐漸逼近類比至數位轉換器3，其配置了第一多工器36P及一第二多工器36N。
首先，步驟S601中，逐漸逼近式控制邏輯電路37控制以進入取樣階段來取樣差動輸入訊號Vip、Vin。接著，步驟S603中，逐漸逼近式控制邏輯電路37控制進入一連串比較階段，並於步驟S605中，根據所決定的接點電位來輸出比較電壓。之後，步驟S607中，比較器35比較兩數位至類比轉換器31、33產生的第一比較電壓以及來第二比較電壓來輸出比較結果outp。
步驟S609中，當第一多工器36P收到比較結果outp時，便根據目前進入的比較階段來選擇相對應之第一開關SPi直接根據比較結果來進行切換。其中，在每次比較階段時，第一多工器36P只會選擇切換其中一個第一開關SPi。例如，在第一次比較階段時，第一多工器36P便導通閂鎖開關S Φ1，以輸出在第一次比較階段產生的比較結果outp來切換所對應之第一開關SP9。藉此，電容C9的接點電位便可根據已切換的第一開關SP9來決定。
最後，步驟S611中，判斷是否已完成所有比較階段。若否，則回到步驟S605繼續進行比較。若已完成一連串的比較階段，逐漸逼近式控制邏輯電路37便根據每次的比較結果來輸出相對應的數位位元B1-B10(步驟S613)。
根據上述實施例，本發明所提出的提高轉換速率之逐漸逼近類比至數位轉換器及其方法，係藉由多工器選擇與目前比較階段對應之開關，並輸出比較結果來直接控制所選擇的開關，如此能縮短數位位元的轉換時間，進而提高設計電路的轉換速率及效能。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
3‧‧‧逐漸逼近類比至數位轉換器
31‧‧‧第一數位至類比轉換器
33‧‧‧第二數位至類比轉換器
C9-C0‧‧‧電容陣列
Vrefp‧‧‧第一參考電壓
Vrefn‧‧‧第二參考電壓
35‧‧‧比較器
36P‧‧‧第一多工器
36N‧‧‧第二多工器
37‧‧‧逐漸逼近式控制邏輯電路
B1-B10‧‧‧數位位元
outp‧‧‧第一比較結果
outn‧‧‧第二比較結果
SP9-SP1‧‧‧第一開關
SN9-SN1‧‧‧第二開關

Claims (11)

  1. 一種逐漸逼近類比至數位轉換器(SAR ADC)，包含：一第一數位至類比轉換器(DAC)，包含一第一電容陣列以及複數個第一開關，其中該第一電容陣列的電容係與該些第一開關一一對應；一逐漸逼近式控制邏輯電路(SAR)，用來控制依序進入一連串的比較階段；一比較器，耦接至該第一數位至類比轉換器，該比較器根據一第二比較電壓以及該第一數位至類比轉換器的一第一比較電壓輸出一第一比較結果；及一第一多工器，耦接於該比較器及該逐漸逼近式控制邏輯電路之間，用來根據該逐漸逼近式控制邏輯電路目前進入的該比較階段來選擇該些第一開關之一開關直接根據該第一比較結果來進行切換；該第一多工器包含複數個閂鎖電路(latch circuit)，其與該些第一開關一一對應。
  2. 如申請專利範圍第1項所述之逐漸逼近類比至數位轉換器，其中該第一電容陣列的接點電位係根據所切換的該些第一開關來控制，以據以產生該第一數位至類比轉換器的該第一比較電壓。
  3. 如申請專利範圍第2項所述之逐漸逼近類比至數位轉換器，其中在每一該些比較階段時，該第一多工器控制所選擇之該第一開關直接切換成該比較器輸出的該第一比較結果。
  4. 如申請專利範圍第3項所述之逐漸逼近類比至數位轉換器，其中該第一多工器根據該一連串的比較階段來依序導通該些閂鎖電 路，以依序輸出在該些比較階段產生的該些第一比較結果來切換所對應之該些第一開關。
  5. 如申請專利範圍第4項所述之逐漸逼近類比至數位轉換器，其中每一之該些閂鎖電路包含兩個反向耦接的反相器以及一閂鎖開關，該閂鎖開關係耦接於該比較器輸出該第一比較結果之輸出端以及該些反向器之間。
  6. 如申請專利範圍第5項所述之逐漸逼近類比至數位轉換器，該第一多工器根據該一連串的比較階段來依序導通該些閂鎖開關，以依序輸出在該些比較階段產生的該些第一比較結果來切換所對應之該些第一開關。
  7. 如申請專利範圍第6項所述之逐漸逼近類比至數位轉換器，其中該第一多工器更包含：一取樣開關，耦接於一電壓端及該些閂鎖電路之間，用來在一取樣階段(sample phase)時，控制該第一電容陣列進行取樣。
  8. 如申請專利範圍第3項所述之提逐漸逼近類比至數位轉換器，更包含：一第二數位至類比轉換器(DAC)，包含一第二電容陣列以及複數個第二開關，其中該第二電容陣列的電容係與該些第二開關一一對應；及一第二多工器，耦接於該比較器及該逐漸逼近式控制邏輯電路之間，用來根據該逐漸逼近式控制邏輯電路目前進入的該比較階段來直接選擇該些第二開關之一開關進行切換；其中，該第二電容陣列的接點電位係根據所切換的該些第二開關來控 制，以據以產生該第二數位至類比轉換器的該第二比較電壓，且在該一連串比較階段時，該第二數位至類比轉換器係與該第一數位至類比轉換器對稱地運作。
  9. 一種用於一逐漸逼近類比至數位轉換器之方法，該逐漸逼近類比至數位轉換器包含至少一電容陣列以及複數個開關，其中該電容陣列的電容係與該些開關一一對應，該方法包含：配置至少一多工器；根據該電容陣列的接點電位來輸出一第一比較電壓；根據該第一比較電壓以及一第二比較電壓輸出一比較結果；根據該比較結果來控制一連串之比較，並進入一連串的比較階段；及由該多工器根據該些比較階段來依序選擇該些開關直接根據該比較結果來進行切換；其中該多工器包含複數個閂鎖電路(latch circuit)，其與該些開關一一對應，且該多工器根據該一連串的比較階段來依序導通該些閂鎖電路，以依序輸出在該些比較階段產生的該些比較結果來切換所對應之該些開關。
  10. 如申請專利範圍第9項所述之方法，其中於輸出該第一比較電壓之步驟中包含：根據所切換的該些開關來控制該電容陣列的接點電位，以據以產生該第一比較電壓；其中，在每一該些比較階段會產生相對應之該第一比較電壓。
  11. 如申請專利範圍第10項所述之方法，其中於選擇該些開關直接根據該比較結果來進行切換之步驟中包含：控制該多工器所選擇之該開關直接切換成該比較結果；其中，在每一該些比較階段時，該多工器只會選擇切換該些開關之一開關。
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