JP2016019091A

JP2016019091A - Ｄａ変換器のテスト回路及びａｄ変換器のテスト回路

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Publication number: JP2016019091A
Application number: JP2014139747A
Authority: JP
Inventors: 村上　秀明; Hideaki Murakami; 秀明村上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2014-07-07
Filing date: 2014-07-07
Publication date: 2016-02-01

Abstract

【課題】従来技術に比較して、回路規模が増大することなく、テスト時間を短縮することができるＤＡ変換器のテスト回路を提供する。【解決手段】ＤＡ変換器のテストを行うテスト回路であって、入力されるアナログ入力電圧を上記ＤＡ変換器からのアナログ出力電圧と比較して比較結果信号を出力するチョッパー型コンパレータと、上記ＤＡ変換器に入力される、上記アナログ出力電圧に対応するディジタルデータのコードを選択的に切り替えながら設定して、上記コンパレータからの比較結果信号を検出することにより上記ＤＡ変換器のテストを行うテスト制御回路とを備える。【選択図】図１１

Description

本発明は、ＤＡ変換器のテスト回路及びＡＤ変換器のテスト回路に関する。

従来技術においては、テスト時にＡＤ変換器内部のＤＡ変換器からの出力をＡＤ変換器のアナログ入力として用い、通常のＡＤ変換動作を行わせてその結果を内部の判定回路で判定することにより、外部テスタを用いて、外部装置からアナログ信号をＡＤ変換器に入力してＡＤ変換を行わせて結果を外部テスタの判定回路で判定させるよりも高速にテストすることが可能になっている（例えば、特許文献１参照）。

しかし、従来技術では内部のＤＡ変換器のアナログ出力電圧をＡＤ変換器のアナログ入力電圧として用いているものの、そのＡＤ変換器でＡＤ変換動作を行い、また内部に設けた判定回路を使い判定している。従って、ＡＤ変換器のビット数分のテストを行うことを考えるとテスト時間は長く、また判定回路も期待される出力コードとの比較となるために回路規模も増大するという欠点があった。また、従来技術はＤＡ変換器単体回路においても同様に、ＤＡ変換器の出力電圧を外部テスタ装置を用いて判定するという点で、テスト時間が長くかかるという同様の課題があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して、回路規模が増大することなく、テスト時間を短縮することができるＤＡ変換器のテスト回路を提供することにある。

本発明に係るＤＡ変換器のテスト回路は、ＤＡ変換器のテストを行うテスト回路であって、
入力されるアナログ入力電圧を上記ＤＡ変換器からのアナログ出力電圧と比較して比較結果信号を出力するチョッパー型コンパレータと、
上記ＤＡ変換器に入力される、上記アナログ出力電圧に対応するディジタルデータのコードを選択的に切り替えながら設定して、上記コンパレータからの比較結果信号を検出することにより上記ＤＡ変換器のテストを行うテスト制御回路と、
を備えたことを特徴とする。

本発明に係るＤＡ変換器のテスト回路によれば、ＤＡ変換器にコンパレータを追加することにより外部のテスト装置を用いることなく高速にテストを行うことができる。

本発明の一実施形態に係るＡＤ変換回路１の構成を示すブロック図である。図１の抵抗ストリング型ＤＡ変換器２の構成を示す回路図である。図１のチョッパー型コンパレータ３の構成を示す回路図である。図３のチョッパー型コンパレータ３の比較動作を示すタイミングチャートである。図１のＡＤ変換回路１のＡＤ変換動作を示すタイミングチャートである。図１のＡＤ変換回路１においてＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを１ビットずつ増加させた場合のＡＤ変換回路１のテスト動作を示すタイミングチャートである。図１のＡＤ変換回路１において、図６のテスト方法の場合であって、ＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを１ビットずつ増加させた場合のＡＤ変換回路１のテスト動作及びアナログ出力電圧ＶＤＡＣを示すタイミングチャートである。図１のＡＤ変換回路１においてＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを１ビットずつ増加させた後折り返して１ビットずつ減少させた場合のＡＤ変換回路１のテスト動作及びアナログ出力電圧ＶＤＡＣを示すタイミングチャートである。図１のＡＤ変換回路１においてＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを２ビットずつ増加させた後折り返して２ビットずつ減少させた場合のＡＤ変換回路１のテスト動作及びアナログ出力電圧ＶＤＡＣを示すタイミングチャートである。従来例におけるコンパレータへの入力電圧の変化を示すタイミングチャートである。実施形態におけるコンパレータへの入力電圧の変化を示すタイミングチャートである。変形例に係るＤＡ変換器２のテスト回路の構成を示すブロック図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係る１０ビットの逐次比較型ＡＤ変換回路１の構成を示すブロック図である。図１において、実施形態に係るＡＤ変換回路１は、従来例のＡＤ変換回路において、逐次比較型レジスタ回路４においてテスト制御回路４Ａを設け、ＤＡ変換器２へのコードを順次選択的に切り替えて比較動作を行うことでＡＤ変換回路１のテストを行うことを特徴とする。ここで、ＤＡ変換器２へのコードは、入力するディジタルデータＤＤＡに対応するアナログ出力電圧ＶＤＡＣに対応し、ディジタルデータＤＤＡを順次切り替えることで対応するアナログ出力電圧ＶＤＡＣ（コードに対応する）が変化する。

図１において、逐次比較型ＡＤ変換回路１は、抵抗ストリング型ＤＡ変換器２と、チョッパー型コンパレータ３と、テスト制御回路４Ａ（詳細後述）を有する逐次比較型レジスタ回路４と、ラッチ回路５と、コントロールロジック回路１０とを備えて構成される。

端子Ｔ１に入力されるアナログ入力電圧ＡＩＮはコンパレータ３の反転入力端子に入力され、コンパレータ３の各出力端子からの比較結果信号は逐次比較型レジスタ回路４に入力される。逐次比較型レジスタ回路４は逐次比較のＡＤ変換動作を行って１０ビットのＡＤ変換値データ（ディジタルデータ）ＤＤＡを抵抗ストリング型ＤＡ変換器２に出力するとともに、ラッチ回路５を介して端子Ｔ２に出力する。ラッチ回路５は逐次比較型レジスタ回路４からの１０ビットのＡＤ変換値データであるディジタルデータＤＤＡ（Ｄ９（ＭＳＢ）〜Ｄ０（ＬＳＢ））を一時的にラッチした後端子Ｔ２に出力する。なお、本明細書において、最上位ビット（Most Significant Bit）をＭＳＢという。また、最下位ビット（Least Significant Bit）をＬＳＢという。

抵抗ストリング型ＤＡ変換器２には、最大基準電圧ＶＲＴ及び最小基準電圧ＶＲＢが入力されてディジタルデータＤＤＡがＤＡ変換され、ＤＡ変換値のアナログ電圧ＶＤＡＣがコンパレータ３の非反転入力端子に入力される。コントロールロジック回路１０は、外部回路からの下記の制御信号に基づいて抵抗ストリング型ＤＡ変換器２、コンパレータ３及び逐次比較型レジスタ回路４の動作を制御し、ＡＤ変換動作の終了時に変換終了信号ＥＯＣを出力する。
（１）ＡＤ変換動作の開始を指示する変換開始信号ＡＤＳＴ；
（２）ＡＤ変換動作の動作クロックであるクロック信号ＣＬＫ；
（３）ＡＤ変換動作の動作をリセットするためのリセット信号ＲＥＳ；及び
（４）平常動作モードからスリープモードに遷移させて消費電力を低減するためのスリープモード信号ＳＬＰ。

テスト制御回路４Ａは、例えば所定のアナログ入力電圧ＡＩＮを入力しているときに、外部装置からのテスト命令信号を受信することに応答して動作する。ここで、テスト制御回路４Ａは、逐次比較型レジスタ回路４にテスト用のＤＡ変換出力設定を行うことにより、テスト用のディジタルデータＤＤＡを抵抗ストリング型ＤＡ変換器２に出力し、このとき、コンパレータ３からの比較結果信号を判定することでＡＤ変換回路１のテストを行う。

図２は図１の抵抗ストリング型ＤＡ変換器２の構成を示す回路図である。図２において、最大基準電圧ＶＲＴと最小基準電圧ＶＲＢとの間において、両端にそれぞれ抵抗値３Ｒ／２の抵抗及び抵抗値Ｒ／２の抵抗を配置したうえで、その途中にそれぞれ抵抗値Ｒを有する３２行３２列の複数の分圧抵抗を挿入するように接続している。また、各分圧抵抗の一端又は両端に電圧取り出し用スイッチＳＷ１−１〜ＳＷ３２−３２を接続する。さらに各行の第１の電圧取り出し用スイッチＳＷ１−１〜ＳＷ１−３２，ＳＷ２〜ＳＷ２−３２，…，ＳＷ３２−１〜ＳＷ３２−３２の各他端を第２の電圧取り出し用スイッチＳＷ３３−１〜ＳＷ３３−３２に接続する。またさらに各第２の電圧取り出し用スイッチＳＷ３３−１〜ＳＷ３３−３２の他端をともに接続してかつ出力電圧ＶＤＡＣ用端子Ｔ１０に接続する。抵抗ストリング型ＤＡ変換器２はさらに、入力される１０ビットのディジタルデータＤＤＡに基づいて、所定のアナログ出力電圧ＶＤＡＣを得るためのスイッチ制御信号ＳＣＳＷを発生するスイッチコントローラ１１を備える。

以上のように構成された抵抗ストリング型ＤＡ変換器２において、スイッチコントローラ１１からのスイッチ制御信号ＳＣＳＷに基づいて、以下のように複数のスイッチを制御する。第１の電圧取り出し用スイッチＳＷ１−１〜ＳＷ１−３２，ＳＷ２〜ＳＷ２−３２，…，ＳＷ３２−１〜ＳＷ３２−３２のうちの１つをオンとし、そのオンされたスイッチに対応する第２の電圧取り出し用スイッチＳＷ３３−１〜ＳＷ３３−３２のうちの１つをオンとする。これにより、端子Ｔ１０から所定の出力電圧ＶＤＡＣが出力される。なお、図２の例では、１０ビットのディジタルデータＤＤＡを上位５ビットと下位５ビットとに分けてこれらのスイッチを選択するように構成されている。

図３は図１のチョッパー型コンパレータ３の構成を示す回路図である。図３において、アナログ入力電圧ＡＩＮは端子Ｔ１１及びスイッチＳＷ４１を介して接続ポートＰ１に入力される。また、ＤＡ変換器２からの出力電圧ＶＤＡＣは端子Ｔ１２及びスイッチＳＷ４２を介して接続ポートＰ１に入力される。接続ポートＰ１はキャパシタＣ１、インバータＩＮＶ１、キャパシタＣ２、インバータＩＮＶ２、キャパシタＣ３及びインバータＩＮＶ３を介して比較結果信号ＳＣＯＭＰ用出力端子Ｔ１３に接続される。ここで、インバータＩＮＶ１〜ＩＮＶ３にはそれぞれ並列にスイッチＳＷ４３〜ＳＷ４５が接続される。タイミング信号発生回路２１は、クロック信号ＣＬＫに基づいて、図４を参照して説明するように、タイミング信号φ０，φ１とタイミング信号φ２とが反転関係となるこれらのタイミング信号φ０〜φ２を発生してスイッチＳＷ４１〜ＳＷ４４をオン／オフ制御する。これにより、コンパレータ３は比較動作を行う。

図４は図３のチョッパー型コンパレータ３の比較動作を示すタイミングチャートである。図４において、まずタイミング信号φ０とタイミング信号φ１がオンでタイミング信号φ２がオフのとき、コンパレータ３にはアナログ入力電圧ＡＩＮが入力され、同時にインバータＩＮＶ１〜ＩＮＶ３はその入出力がショートされている（トラック）。次に、タイミング信号φ０とタイミング信号φ１がオフするとインバータＩＮＶ１〜ＩＮＶ３は直前のレベルを保持しており、タイミング信号φ２がオンしてＤＡ変換器２からのアナログ出力電圧ＶＤＡＣが入力される。すると、アナログ入力電圧ＡＩＮとアナログ出力電圧ＶＤＡＣとの差電圧だけ、インバータＩＮＶ１〜ＩＮＶ３の入力電圧が変化するため、出力電圧には差電圧を比較した比較結果信号ＳＣＯＭＰが出力されて比較動作が行われる。

図５は図１のＡＤ変換回路１のＡＤ変換動作を示すタイミングチャートである。以下、図５を参照してＡＤ変換回路１のＡＤ変換動作について説明する。

図５にＡＤ変換の流れが示されており、ＡＩＮは被変換入力電圧であって、比較用電圧はＤＡ変換器２のアナログ出力電圧ＶＯＵＴ＝ＶＲＥＦを示す。ＦＳはフルスケール電圧を表わし、ＤＡ変換器２の最大基準電圧ＶＲＴになる。また、図５の縦軸（電圧値）の最小値の０は０レベルの基準電圧であり、通常はＤＡ変換器２の最小基準電圧ＶＲＢになる。

図５において、まず、コンパレータ３の反転入力端子にアナログ入力電圧ＡＩＮが入力されると、図４のコンパレータ３の比較動作により、図５に示すようにアナログ入力電圧ＡＩＮを保持する。次に、比較用電圧（１／２ＦＳ）がコンパレータ３の非反転入力端子に入力されると、アナログ入力電圧ＡＩＮを比較用電圧（１／２ＦＳ）と比較して差電圧が０以上であるか否かが判断される。この例ではアナログ入力電圧ＡＩＮが高いと判断されて、ハイレベル（１）の比較結果信号ＳＣＯＭＰがコンパレータ３から出力される。

次いで、ＤＡ変換器２から比較用電圧（３／４ＦＳ）がコンパレータ３に入力される。コンパレータ３は、アナログ入力電圧ＡＩＮを比較用電圧（３／４ＦＳ）と比較して、後者の電圧が高いと判断して、ローレベル（０）の比較結果信号ＳＣＯＭＰが出力される。次いで、ＤＡ変換器２から比較用電圧（５／８ＦＳ）がコンパレータ３に入力される。コンパレータ３は、アナログ入力電圧ＡＩＮを比較用電圧（５／８ＦＳ）と比較して、後者が高いと判断して、ローレベル（０）の比較結果信号ＳＣＯＭＰが出力される。以下同様にこの動作を繰り返して実行し、ビット数分の比較結果信号ＳＣＯＭＰが得られてＡＤ変換が終了する。この例では、比較結果信号ＳＣＯＭＰのデータは「１００１０１０１１０」となる。

ここまでが、逐次比較型ＡＤ変換回路１の基本構成と変換動作の説明であり、本実施形態では当該ＡＤ変換回路１に対するテストを効率的に行う方法を包含しており、その方法について詳述する。

本実施形態では、逐次比較型レジスタ回路４において、外部装置からのテスト命令を受けて、テスト用のディジタルデータＤＤＡをＤＡ変換器２に送ることでＤＡ変換器２に対し出力設定を行う。同時にコンパレータ３の出力信号である比較結果信号ＳＣＯＭＰを判定することでＡＤ変換回路１のテストを行うテスト制御回路４Ａをさらに備えたことを特徴としている。以下、図６を参照してテスト制御回路４Ａを用いたＡＤ変換回路１のテスト方法について以下に説明する。

図６は図１のＡＤ変換回路１においてＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを１ビットずつ増加させた場合のＡＤ変換回路１のテスト動作を示すタイミングチャートである。図６のテスト方法は、ＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを１ビットずつ増加させることで、テスト用既知のアナログ入力電圧ＡＩＮを増加させながら判定する方法である。このテストでは、図３のコンパレータ３のタイミング信号φ０はオフしたままで、タイミング信号φ２はオンしたままとなる。そして、タイミング信号φ１のみをオンからオフに変化させてコンパレータ３の判定動作を行う。

判定動作は、次のように行う。時刻ｔ１でタイミング信号φ０をオフとし、タイミング信号φ２をオンとし、タイミング信号φ１がオンしているときにＤＡ変換器２はコードＡ（最低電圧に対応する）に対応するアナログ出力電圧ＶＤＡＣを出力する。

次いで、時刻ｔ２で、タイミング信号φ１をオフとし、この電位をコンパレータ３は保持し、次にＤＡ変換器２へのコードのＬＳＢを１ビットだけ増加して、ＤＡ変換器２はコードＡ＋１に対応するアナログ出力電圧ＶＤＡＣを出力する。コンパレータ３は、テスト用既知のアナログ入力電圧ＡＩＮをアナログ出力電圧ＶＤＡＣと比較して、差電圧が０以上であるか否かを判断し、比較結果信号ＳＣＯＭＰを逐次比較型レジスタ回路４に出力する。このとき、テスト制御回路４Ａは、ＤＡ変換器２からのアナログ出力電圧ＶＤＡＣについて正しいか否かを判定する。もしも判定結果が正しくなければテスト制御回路４Ａはエラー信号を出力してテストを終了する。

一方、判定結果が正しい場合は、時刻ｔ３で、ＤＡ変換器２へのコードを変えずにタイミング信号φ１をオンしてこの電圧を保持する（トラック）。次いで、時刻ｔ４で再度タイミング信号φ１をオフしてテスト制御回路４Ａは上記と同様に判定を行う。判定結果が正しければ、時刻ｔ５でまたタイミング信号φ１をオンしてこの電圧を保持する（トラック）。この一連の動作をフルスケール電圧ＦＳまでコードを上げて判定動作を行い、ＡＤ変換回路１のテストを終了する。以上がＬＳＢを１ビットずつ上げる場合のテスト方法である。

図７は図１のＡＤ変換回路１において、図６のテスト方法の場合であって、ＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを１ビットずつ増加させた場合のＡＤ変換回路１のテスト動作及びアナログ出力電圧ＶＤＡＣを示すタイミングチャートである。図７から明らかなように、ＡＤ変換回路１のテストの流れをＤＡ変換器２からのアナログ出力電圧ＶＤＡＣと時間の関係と合わせてコンパレータ３の動作を示している。

次いで、ＬＳＢを１ビットずつ変化させる比較判定で、ＤＡ変換器２からのアナログ出力電圧ＶＤＡＣをフルスケール電圧ＦＳで折り返す場合のテスト方法について説明する。

図８は図１のＡＤ変換回路１においてＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを１ビットずつ増加させた後折り返して１ビットずつ減少させた場合のＡＤ変換回路１のテスト動作及びアナログ出力電圧ＶＤＡＣを示すタイミングチャートである。図８の下側はコンパレータ３の動作を示しており、（ａ）は時刻ｔ１１から時刻ｔ１２までの動作であり、（ｂ）は時刻ｔ１２から時刻ｔ１３までの動作を示す。図８から明らかなように、コードＡ（最低電圧のコード）から始まって、ディジタルデータＤＤＡのＬＳＢを１ビットずつ増加させながらコードの値を上げて判定を行い、フルスケール電圧ＦＳに達したところで、今度はＬＳＢを１ビットずつ減少させることでコードを下げて判定を行う。この方法ではコンパレータ３がオフセット等の誤差を持つ場合に有効で、誤差が１方向にかたよっている場合にエラーが見過ごされた時にも折り返してテストを行うことでエラーを見つけることが可能となる。

図９は図１のＡＤ変換回路１においてＤＡ変換器２へのディジタルデータＤＤＡのＬＳＢを２ビットずつ増加させた後折り返して２ビットずつ減少させた場合のＡＤ変換回路１のテスト動作及び出アナログ出力電圧ＶＤＡＣを示すタイミングチャートである。図９の下側はコンパレータ３の動作を示しており、（ａ）は時刻ｔ２１から時刻ｔ２２までの動作であり、（ｂ）は時刻ｔ２２から時刻ｔ２３までの動作であり、（ｃ）は時刻ｔ２３から時刻ｔ２４までの動作であり、（ｄ）は時刻ｔ２４から時刻ｔ２５までの動作を示す。図９から明らかなように、コードのシフトを、ディジタルデータＤＤＡのＬＳＢの１ビット単位ではなく複数のビット単位でシフトさせる場合（この例では２ビット単位）を示しており、さらに折り返しも行っている。

図９のテストではコードは０から始まるが判定を始める時に、コードをＬＳＢを１ビットだけ上げるのではなくＬＳＢを２ビット上げて判定を行う。そしてその電圧を保持（トラック）して、またＬＳＢを２ビット上げて判定を行うことを繰り返す。そして、フルスケール電圧ＦＳに達したら、今度は同じくＬＳＢを２ビットずつ下げながら判定を繰り返す。コード０に戻ったら、今度は最初とＬＳＢを１ビットシフトしたところから開始し、同様にＬＳＢを２ビットずつ上げて判定し、フルスケール電圧ＦＳに達したら折り返して判定を繰り返す。この方法では、コンパレータ３のオフセットがＬＳＢの１ビットよりも大きい場合や、電源等の周囲のノイズが大きく、それがコンパレータ３の誤差となって現れる場合に有効である。

図９の実施形態において、コードの増減量はＬＳＢの２ビットより大きくてもよく、誤差等を考慮してＬＳＢの３ビット以上としてもよい。

図７〜図９のテスト方法では、コンパレータ３は入力電圧をホールドし又は判定するかを切り替えるのみなので、コンパレータ３の制御信号は当該切り替えのための１つの制御信号のみでコンパレータ３の動作を制御することができる。

図１０Ａは従来例におけるコンパレータへの入力電圧の変化を示すタイミングチャートである。また、図１０Ｂは実施形態におけるコンパレータへの入力電圧の変化を示すタイミングチャートである。図１０Ａの従来技術では、コンパレータには通常のＡＤ変換動作時と同様の信号が入力され、１変換には通常のＡＤ変換にかかる時間が費やされている。これに対して、実施形態では、ＤＡ変換器２の１コード毎に判定を繰り返すので、図１０Ｂに示すように階段状に次々に信号レベルが変化していく。

以上の実施形態によれば、ＡＤ変換回路１の内部のＤＡ変換器２とコンパレータ３を使って比較結果を判定し、ＡＤ変換動作は行わないのでテスト時間を短縮でき、テスト制御回路４Ａの追加も少なくて済む。

また、コンパレータ３の動作制御のために、入力電圧をホールドし又は判定するかを選択的に切り替えるのみの制御信号を用いている。従って、回路の追加が少なくなり、テスト用アナログ出力電圧ＶＤＡＣも動作時と同一の入力端子を通過してくるので誤差を抑制することができる。

さらに、ＬＳＢを１ビットずつ増加又は減少させる判定において、アナログ出力電圧ＶＤＡＣをフルスケール電圧ＦＳで折り返して電圧を下げて判定を行うので、コンパレータ３の誤差があった場合でもエラーを発見できる。

またさらに、ＬＳＢを複数ビットずつ増加又は減少させるので、対応するアナログ出力電圧ＶＤＡＣの増分も増大するので、コンパレータ３の誤差や電源等の周囲ノイズが大きい場合にもエラーを見過ごすことが抑制される。

以上では、逐次比較型ＡＤ変換回路１に対するテスト方法について説明したが、ここで逐次比較型ＡＤ変換回路１の構成について考えると、内部にはＤＡ変換器２とコンパレータ３が組み込まれている。実施形態（図１）の構成はＤＡ変換器２にコンパレータ３を追加した構成となっており、このことはＤＡ変換器でも同様のテストが高速に行えることを意味している。そのため、本実施形態に係る逐次比較型ＡＤ変換回路１のテスト制御回路４Ａを用いたテスト方法を以下の変形例に示すように、ＤＡ変換器２に対するテスト制御回路４Ｂに適用できる。

図１１は変形例に係るＤＡ変換器２のテスト回路の構成を示すブロック図である。図１１において、ＤＡ変換器２には、テスト制御回路４Ａと同様に構成されるテスト制御回路４ＢによりコードであるディジタルデータＤＤＡが設定される。ＤＡ変換器２のアナログ出力電圧端子に、コンパレータ３と同様の構成を有するコンパレータ３Ａの反転入力端子を接続し、非反転入力端子にはアナログ入力電圧ＡＩＮを入力する。このとき、コンパレータ３Ａからの比較結果信号ＳＣＯＭＰをテスト制御回路４Ｂにより検出することで、実施形態に係るテストと同様に、ＤＡ変換器２のテストを行うことができる。

変形例に係るテスト制御回路４Ｂは、例えば所定のアナログ入力電圧ＡＩＮを入力しているときに、外部装置からのテスト命令信号を受信することに応答して動作する。ここで、テスト制御回路４Ｂは、ＤＡ変換器２に対してテスト用のＤＡ変換出力設定を行うため、テスト用のディジタルデータＤＤＡをＤＡ変換器２に出力する。このとき、コンパレータ３からの比較結果信号を判定することでＤＡ変換器２のＤＮＬ（Differential Non-Linearity）テストを行う。なお、テスト制御回路４Ｂにおいても、図７〜図９のアナログ出力電圧ＶＤＡＣの変化方法を用いることができる。

以上のように構成された変形例によれば、実施形態と同様に、ＤＡ変換器２に対してテストを行うことができる。特に、ＤＡ変換器２にコンパレータ３Ａを追加することにより外部のテスト装置を用いることなく高速にテストが行えるという特有の効果を有する。その他の作用効果については、実施形態と同様である。

１…ＡＤ変換回路、
２…抵抗ストリング型ＤＡ変換器、
３，３Ａ…チョッパー型コンパレータ、
４…逐次比較型レジスタ回路、
４Ａ，４Ｂ…テスト制御回路、
５…ラッチ回路、
１０…コントロールロジック回路、
１１…スイッチコントローラ、
２１…タイミング信号発生回路、
Ｃ１〜Ｃ３…キャパシタ、
ＩＮＶ１〜ＩＮＶ３…インバータ、
ＳＷ１−１〜ＳＷ３３−３２，ＳＷ４１〜ＳＷ４５…スイッチ、
Ｔ１，Ｔ２，Ｔ１０，Ｔ１１〜Ｔ１３…端子。

特開２００５−１７５７９０号公報

Claims

ＤＡ変換器のテストを行うテスト回路であって、
入力されるアナログ入力電圧を上記ＤＡ変換器からのアナログ出力電圧と比較して比較結果信号を出力するチョッパー型コンパレータと、
上記ＤＡ変換器に入力される、上記アナログ出力電圧に対応するディジタルデータのコードを選択的に切り替えながら設定して、上記コンパレータからの比較結果信号を検出することにより上記ＤＡ変換器のテストを行うテスト制御回路と、
を備えたことを特徴とするテスト回路。
ＤＡ変換器と、入力されるアナログ入力電圧を上記ＤＡ変換器からのアナログ出力電圧と比較して比較結果信号を出力するチョッパー型コンパレータとを備えるＡＤ変換回路のテストを行うテスト回路であって、
上記ＤＡ変換器に入力される、上記アナログ出力電圧に対応するディジタルデータのコードを選択的に切り替えながら設定して、上記コンパレータからの比較結果信号を検出することにより上記ＡＤ変換回路のテストを行うテスト制御回路と、
を備えたことを特徴とするテスト回路。
上記ＡＤ変換回路は逐次比較型ＡＤ変換回路であることを特徴とする請求項２記載のテスト回路。
上記コンパレータは入力される各電圧をホールドして判定し、
上記コンパレータの動作を制御する制御信号は、上記入力される各電圧をホールドすることと、判定することとを選択的に切り替えて制御する制御信号であることを特徴とする請求項１〜３のうちのいずれか１つに記載のテスト回路。
上記アナログ出力電圧に対応するディジタルデータのコードのＬＳＢを１ビットずつ増加させてフルスケール電圧に達した後、折り返して当該ＬＳＢを１ビットずつ減少させるように設定することを特徴とする請求項１〜４のうちのいずれか１つに記載のテスト回路。
上記アナログ出力電圧に対応するディジタルデータのコードのＬＳＢを複数ビットずつ増加させてフルスケール電圧に達した後、折り返して当該ＬＳＢを複数ビットずつ減少させるように設定することを特徴とする請求項１〜４のうちのいずれか１つに記載のテスト回路。