KR20070120911A

KR20070120911A - 저전압 검지 회로

Info

Publication number: KR20070120911A
Application number: KR1020070060539A
Authority: KR
Inventors: 나오또 모리시따; 가즈오 호따까
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-06-20
Filing date: 2007-06-20
Publication date: 2007-12-26
Also published as: US7683652B2; US20080012604A1; JP2008004999A; CN101093987A; JP5063939B2

Abstract

회로 규모가 작고, 전원 전압의 저하를 고정밀도로 검지할 수 있는 저전압 검지 회로를 제공한다. 종래예의 저전압 검지 회로(20) 대신에, 전압 팔로워형 연산 증폭기(30), A/D 변환기(32)를 이용하여 저전압 검지를 행하도록 하였다. 즉, 기준 전압 발생 회로(14)로부터 기준 전압 Vref는 전압 팔로워형 연산 증폭기(30)를 통하여, A/D 변환기(32)에 인가된다. 전압 팔로워형 연산 증폭기(30)를 이용하는 것은 출력 임피던스를 내리기 위해서이다. 기준 전압 Vref는 전원 전압 Vdd에 의존하지 않고, A/D 변환기(32)의 변환값(디지털값)은 전원 전압 Vdd에 의존하여 변화되기 때문에, 그 변환값에 의해, 전원 전압 Vdd를 검지할 수 있다. 그리고, 레지스터(23)에 세트된 A/D 변환기(32)의 변환값(디지털값)을 플래그로 하여, 종래와 마찬가지로 마이크로컴퓨터의 상태 설정이 행해진다.

A/D 변환기, 기준 전압, 전원 전압, 변환값, 전압 팔로워형 연산 증폭기, 비교 회로, 트랜스미션 게이트

Description

저전압 검지 회로{LOW VOLTAGE DETECTING CIRCUIT}

도 1은 본 발명의 실시예에 따른 저전압 검지 회로의 회로도.

도 2는 검지 레벨 설정 회로의 회로도.

도 3은 A/D 변환기의 회로도.

도 4는 A/D 변환기의 동작 타이밍도.

도 5는 종래의 저전압 검지 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 프로그래머블 저전압 검지 리세트 회로

11 : 비교 회로

13 : 검지 레벨 설정 회로

14 : 기준 전압 발생 회로

15, 23 : 레지스터

16 : 버스 라인

30 : 전압 팔로워형 연산 증폭기

31 : PMOS

32 : A/D 변환기

C1 : 제1 캐패시터

C2 : 제2 캐패시터

CS1, CS2 : 제어 신호

IV1 : 제1 인버터

IV2 : 제2 인버터

LH : 래치 회로

M1 : 제1 NMOS

M2 : 제2 NMOS

R1, R2, …, Rn : 래더 저항

RX1, RX2, …, RXn : 래더 저항

TG1, TG2, …, TGn-1 : 트랜스미션 게이트

TGX1, TGX2, …, TGXn-1 : 트랜스미션 게이트

[특허 문헌1] 일본 특개 2003-69341호 공보

본 발명은, 반도체 집적 회로에 공급되는 전원 전압의 저하를 검지하는 저전압 검지 회로에 관한 것이다．

종래 마이크로컴퓨터에서, 전원 전압의 저하를 검지하여 리세트 펄스를 발생하는 저전압 검지 리세트 회로와, 리세트 펄스가 발생하기 전에 사전에 전원 전압 의 저하를 검지하여, 마이크로컴퓨터의 각종 상태 설정을 행하기 위한 저전압 검지 회로가 내장되어 있었다.

도 5는 그와 같은 저전압 검지 회로의 회로도이다. 참조 부호 10은 프로그래머블 저전압 검지 리세트 회로로서, 제1 비교 회로(11), 전원 전압 Vdd에 따른 제1 검지 레벨을 가변으로 설정 가능한 제1 검지 레벨 설정 회로(13)를 구비한다. 제1 비교 회로(11)의 +단자에는 기준 전압 발생 회로(14)로부터 전원 전압 Vdd에 의존하지 않는 기준 전압 Vref(1.0V∼1.5V)가 인가되고, 제1 비교 회로(11)의 -단자에는 제1 검지 레벨 설정 회로(13)로부터 제1 검지 레벨이 인가된다. 기준 전압 발생 회로(14)는 소위 밴드 갭형의 기준 전압 발생 회로로 구성할 수 있다.

제1 검지 레벨 설정 회로(13)의 제1 검지 레벨은, 레지스터(15)로부터의 n비트의 제어 신호에 따라서 2ⁿ가지로 설정할 수 있다. 레지스터(15)에는 마이크로컴퓨터의 버스 라인(16)을 통하여 제어 데이터가 세트된다. 제1 검지 레벨은, 예를 들면 전원 전압 Vdd가 2.5V일 때에 기준 전압 Vref를 출력하도록 설정되면, 전원 전압 Vdd가 2.5V 이하로 저하되면, 제1 비교 회로(11)는 리세트 펄스를 출력한다. 이 리세트 펄스에 의해 마이크로컴퓨터는 리세트된다.

참조 부호 20은 저전압 검지 회로로서, 제2 비교 회로(21), 전원 전압 Vdd에 따른 제2 검지 레벨을 가변으로 설정 가능한 제2 검지 레벨 설정 회로(22)를 구비한다. 제2 비교 회로(21)의 +단자에는 기준 전압 발생 회로(14)로부터 기준 전압 Vref가 인가되고, 제2 비교 회로(21)의 -단자에는 제2 검지 레벨 설정 회로(22)로 부터 제2 검지 레벨이 인가된다. 제2 검지 레벨 설정 회로(22)의 제2 검지 레벨은, 통상적으로, 제1 검지 레벨 설정 회로(13)의 제1 검지 레벨보다 크게 설정된다. 제2 비교 회로(21)의 출력은 버스 라인(16)에 접속된 레지스터(23)에 출력되어, 보유된다.

이 회로에 따르면, 전원 전압 Vdd가 저하되어 제2 검지 레벨이 기준 전압 Vref 이하로 되면, 저전압 검지 회로(20)가 그것을 검지하여, 레지스터(23)가 세트된다. 그리고, 레지스터(23)에 세트된 데이터를 플래그로 하여, 마이크로컴퓨터의 상태 설정이 행해진다. 예를 들면 마이크로컴퓨터는 HALT 모드로 설정되거나, 데이터의 대피가 행해지거나 한다. 그리고, 전원 전압 Vdd가 다시 저하되어 제1 검지 레벨이 기준 전압 Vref 이하로 되면, 프로그래머블 저전압 검지 리세트 회로(10)로부터 리세트 펄스가 발생하여, 마이크로컴퓨터는 리세트된다. 따라서, 이 회로에 따르면, 리세트 펄스가 발생하기 전에 전원 전압 Vdd의 저하를 검지하여, 마이크로컴퓨터의 상태 설정을 하는 것이 가능하게 된다.

그러나, 전술한 회로에서는, 전원 전압 Vdd의 저하를 검지하기 위한 전용의 저전압 검지 회로(20)를 필요로 하기 때문에, 회로 규모가 커지게 된다고 하는 문제가 있었다.

본 발명의 저전압 검지 회로는, 전술한 과제를 감안하여 이루어진 것으로, 전원 전압에 의존하지 않는 기준 전압을 출력하는 기준 전압 발생 회로와, 상기 기 준 전압을 디지털값으로 변환하는 A/D 변환기를 구비하고, 상기 A/D 변환기가 출력하는 디지털값에 기초하여 전원 전압을 검지하는 것을 특징으로 한다.

본 발명에 따르면, 기준 전압(아날로그값)은 전원 전압에 의존하지 않고, A/D 변환기의 변환값(디지털값)은 전원 전압에 의존하여 변화되기 때문에, 그 변환값에 의해, 전원 전압을 검지할 수 있다.

<실시예>

본 발명의 실시예에 대해서 도면을 참조하여 설명한다. 본 발명의 저전압 검지 회로는, 기준 전압 발생 회로의 기준 전압 Vref를 A/D 변환기에서 A/D 변환하고, 그 변환값(디지털값)에 기초하여 전원 전압 Vdd를 검지하도록 한 것이다. 이하, 그 구체적인 회로 구성에 대해서, 도 1∼도 3을 참조하여 설명한다.

도 1에 도시한 바와 같이, 프로그래머블 저전압 검지 리세트 회로(10)는, 비교 회로(11), 전원 전압 Vdd에 따른 검지 레벨을 가변으로 설정 가능한 검지 레벨 설정 회로(13)를 구비한다. 비교 회로(11)의 +단자에는 기준 전압 발생 회로(14)로부터 전원 전압 Vdd에 의존하지 않는 기준 전압 Vref(1.0V∼1.5V)가 인가되고, 비교 회로(11)의 -단자에는 검지 레벨 설정 회로(13)로부터 검지 레벨이 인가된다.

본 발명의 회로는, 종래예의 저전압 검지 회로(20) 대신에, 전압 팔로워형 연산 증폭기(30), A/D 변환기(32)를 이용하여 저전압 검지를 행하도록 하였다. 즉, 기준 전압 발생 회로(14)로부터 기준 전압 Vref는 전압 팔로워형 연산 증폭기(30)를 통하여, A/D 변환기(32)에 인가된다. 전압 팔로워형 연산 증폭기(30)를 이용하는 것은 출력 임피던스를 내리기 위해서이다. 기준 전압 Vref는 전원 전압 Vdd에 의존하지 않고, A/D 변환기(32)의 변환값(디지털값)은 전원 전압 Vdd에 의존하여 변화되기 때문에, 그 변환값에 의해, 전원 전압 Vdd를 검지할 수 있다. 그리고, 레지스터(23)에 세트된 A/D 변환기(32)의 변환값(디지털값)을 플래그로 하여, 종래와 마찬가지로 마이크로컴퓨터의 상태 설정이 행해진다.

전압 팔로워형 연산 증폭기(30)는 PMOS(31)가 온하면 활성화되고, 오프하면 불활성으로 된다. PMOS(31)의 온·오프는, 레지스터(15)로부터 제어 신호 CS1에 의해 제어된다. 전압 팔로워형 연산 증폭기(30)는 검지 회로의 테스트용으로 마이크로컴퓨터에 내장되어 있고, A/D 변환기(32)도 통상，마이크로컴퓨터의 주변 회로로서 내장되어 있으므로, 그들을 이용함으로써, 회로 규모가 작고, 정밀도가 높은 저전압 검지 회로를 제공할 수 있다.

검지 레벨 설정 회로(13)의 회로예에 대해서, 도 2를 참조하여 설명한다. 이 회로는, 전원 전압 Vdd를 분압하는 n개의 래더 저항 R1, R2, …, Rn과, 래더 저항의 각 접속점의 전압인 검지 레벨을 취출하기 위한 (n-1)개의 트랜스미션 게이트 TG1, TG2, …, TGn-1, 레지스터(15)로부터 제어 신호 CS2에 따라서 트랜스미션 게이트 TG1, TG2, …, TGn-1의 온·오프를 제어하는 검지 레벨 디코더 KD를 구비한다.

다음으로，A/D 변환기(32)의 회로예에 대하여, 도 3을 참조하여 설명한다. 이 A/D 변환기(32)는 콤퍼레이터부와, 래더 저항에 의한 D/A 변환부를 이용한 것이다. D/A 변환부는, 전원 전압 Vdd를 분압하는 n개의 래더 저항 RX1, RX2, …, RXn과, 래더 저항의 각 접속점의 전압을 출력 전압 DAout으로서 취출하기 위한 (n-1) 개의 트랜스미션 게이트 TGX1, TGX2, …, TGXn-1, D/A 변환 결과에 따라서, 트랜스미션 게이트 TGX1, TGX2, …, TGXn-1을 선택적으로 온시키는 제어 신호 CONT로 이루어진다.

콤퍼레이터부는, D/A 변환부의 출력 전압 DAout과 아날로그 입력 전압 ANIN(=기준 전압 Vref)을 비교하는 기능을 갖고 있으며, 2단의 쵸퍼형 콤퍼레이터로 구성되어 있다. 1단째의 쵸퍼형 콤퍼레이터는, 데이터 샘플링 신호 DATASAMP에 따라서 온하고, 아날로그 입력 전압 ANIN(=기준 전압 Vref)을 제1 캐패시터 C1에 인가하는 트랜스미션 게이트 TG3, 레퍼런스 샘플링 신호 REFSAMP에 따라서 온하고, D/A 변환부의 출력 전압 DAout을 제1 캐패시터 C1에 인가하는 트랜스미션 게이트 TG4, 제1 캐패시터 C1에 접속된 제1 인버터 IV1, 샘플링 신호 SAMPTG에 따라서 온하고, 제1 인버터 IV1의 입력과 출력을 단락시키는 트랜스미션 게이트 TG1, A/D 변환 스타트 신호 /ADSTART에 따라서 스위칭하는 제1 NMOS(M1)로 이루어진다.

2단째의 쵸퍼형 콤퍼레이터는, 1단째의 출력을 증폭하기 위해 설치되고, 제1 인버터 IV1의 출력이 인가되는 제2 캐패시터 C2, 제2 캐패시터 C2에 접속된 제2 인 버터 IV2, 샘플링 신호 SAMPTG에 따라서 온하고, 제2 인버터 IV2의 입력과 출력을 단락시키는 트랜스미션 게이트 TG2, A/D 변환 스타트 신호 /ADSTART에 따라서 스위칭하는 제2 NMOS(M2)로 이루어진다.

그리고, 2단째의 쵸퍼형 콤퍼레이터의 출력을 A/D 변환 결과 샘플링 신호 RESSAMP에 기초하여 래치하는 래치 회로 LH가 설치되어 있다. 제어 회로 CONT는, 래치 회로 LH의 출력에 따라서, 트랜스미션 게이트 TGX1, TGX2, …, TGXn-1을 선택 적으로 온시킨다.

이 A/D 변환기(32)의 동작에 대해서, 도 4의 타이밍도를 참조하여 설명한다. 우선，A/D 변환 스타트 전에서，A/D 변환 스타트 신호 /ADSTART는 하이이고, 제1 NMOS(M1), 제2 NMOS(M2)는 온 상태이며, 제1 인버터 IV1, 제2 인버터 IV2의 입력은 로우(접지 전압)로 고정된다. 이에 의해, 제1 인버터 IV1, 제2 인버터 IV2에 관통 전류가 흐르는 것이 방지된다.

그 후, A/D 변환 스타트 신호 /ADSTART가 로우로 되면, 제1 NMOS(M1), 제2 NMOS(M2)는 오프한다. 그리고, 데이터 샘플링 신호 DATASAMP, 샘플링 신호 SAMPTG가 순차적으로 하이로 되면, 트랜스미션 게이트 TG3이 온하여 제1 캐패시터 C1의 입력 단자에 아날로그 입력 전압 ANIN(=기준 전압 Vref)이 인가되어, 트랜스미션 게이트 TG1, TG2가 온하여 제1 인버터 IV1의 입력과 출력, 제2 인버터 IV2의 입력과 출력이 단락된다. 그렇게 되면, 제1 인버터 IV1의 입력은 제1 인버터 IV1의 임계값 Vt1로 설정되고, 제2 인버터 IV2의 입력은 제2 인버터 IV2의 임계값 Vt2로 설정된다. 이에 의해, 제1 캐패시터 C1에는 (Vref-Vt1)이라고 하는 전압이 충전된다.

그 후, 데이터 샘플링 신호 DATASAMP, 샘플링 신호 SAMPTG가 순차적으로 로우로 되면, 트랜스미션 게이트 TG3, 트랜스미션 게이트 TG1, TG2가 오프한다. 그 후, 레퍼런스 샘플링 신호 REFSAMP가 하이로 되면, 트랜스미션 게이트 TG4가 온하여, D/A 변환부의 출력 전압 DAout가 제1 캐패시터 C1의 입력 단자에 인가된다. 이 때, 출력 전압 DAout는 제어 회로 CONT에 의해 Vdd/2로 설정된다.

그렇게 되면, 제1 캐패시터 C1의 입력 단자는, Vref로부터 Vdd/2로 변화되므로, 제1 캐패시터 C1의 출력 단자, 즉 제1 인버터 IV1의 입력은 (Vdd/2-Vref+Vt1)로 변화된다. 이에 의해, 제1 인버터 IV1에 의해, Vref와 Vdd/2의 대소가 비교된다. 즉, Vref>Vdd/2의 경우에는, 제1 인버터 IV1은 하이를 출력하고, Vref<Vdd/2 의 경우에는, 제1 인버터 IV1은 로우를 출력한다. 제1 인버터 IV1의 출력은 2단째의 쵸퍼형 콤퍼레이터에 의해 증폭되며, A/D 변환 결과 샘플링 신호 RESSAMP의 상승에 기초하여, 래치 회로 LH에 래치된다. 이에 의해，Vref의 최상위 비트(MSB)가 결정된다.

그 후에는, 레퍼런스 샘플링 신호 REFSAMP가 축차적으로 하이로 되어, D/A 변환부로부터, 상위 비트의 A/D 변환 결과에 따른 출력 전압 DAout이 축차적으로 출력되며, 이것과 Vref가 축차적으로 비교된다. 예를 들면, 1회째의 비교 결과, Vref>Vdd/2의 경우에는, 2회째의 비교에서는, 출력 전압 DAout=3/4Vdd로 되고, 3/4Vdd와 Vref가 비교되어, MSB-1의 비트가 결정된다. 이렇게 하여, Vref는 n비트의 디지털값으로 변환되지만, 전원 전압 Vdd가 내려가면 출력 전압 DAout은 작아지게 되므로, 디지털값은 커지게 되고, 전원 전압 Vdd가 올라가면 출력 전압 DAout은 커지게 되므로, 디지털값은 작아지게 된다고 하는 관계에 있다. 따라서, A/D 변환 결과의 디지털값에 기초하여, 전원 전압 Vdd를 검지하는 것이 가능하게 된다.

본 발명의 저전압 검지 회로에 따르면, 마이크로컴퓨터 등에 내장되어 있는 A/D 변환기를 이용하여 전원 전압의 저하를 검지하고 있으므로, 회로 규모가 작고, 전원 전압의 저하를 고정밀도로 검지하는 것이 가능하게 된다.

Claims

전원 전압에 의존하지 않는 기준 전압을 출력하는 기준 전압 발생 회로와, 상기 기준 전압을 디지털값으로 변환하는 A/D 변환기를 구비하고, 상기 A/D 변환기가 출력하는 디지털값에 기초하여 전원 전압을 검지하는 것을 특징으로 하는 저전압 검지 회로.
제1항에 있어서,

상기 A/D 변환기는, 전원 전압을 분압하여 복수의 분압 전압을 발생하는 래더 저항과, 상기 기준 전압과 상기 분압 전압을 비교하는 콤퍼레이터와, 상기 콤퍼레이터의 비교 결과에 따라서 상기 분압 전압을 선택하는 제어 회로를 구비하는 것을 특징으로 하는 저전압 검지 회로.
제1항 또는 제2항에 있어서,

상기 기준 전압 발생 회로의 출력을 전압 팔로워형의 연산 증폭기를 통하여 상기 A/D 변환기에 인가한 것을 특징으로 하는 저전압 검지 회로.
제1항 또는 제2항에 있어서,

전원 전압에 따른 검지 레벨을 가변으로 설정 가능한 검지 레벨 설정 회로와, 상기 기준 전압과 상기 검지 레벨을 비교하여, 상기 검지 레벨이 상기 기준 전 압 이하로 되었을 때에 리세트 펄스를 출력하는 저전압 검지 리세트 회로를 구비하는 것을 특징으로 하는 저전압 검지 회로.