JP5584527B2 - 電圧検出システム及びその制御方法 - Google Patents

Description

本発明は、電圧検出システム及びその制御方法に関するものである。

従来技術として、図１０に非特許文献１に記載されている電圧検出回路１のブロック図を示す。この電圧検出回路１は電源電圧低下を検知することで、当該回路が搭載されるＬＳＩシステムの異常動作（暴走）を防ぎ、通常の電源電圧復帰後に電圧降下前の状態に戻すためのデータ退避を可能とする。

電圧検出回路１は、図１０に示すように、ラダー抵抗、検出電圧生成回路、コンパレータ、リセット制御回路、割り込み制御回路、ＣＰＵ命令によって書き換え可能なレジスタ、レジスタの値によって処理を切り替えるコントロール回路等により構成されている。例えば、コンパレータＬＶＤ１がラダー抵抗で分圧された電圧と、検知電圧生成回路が生成したＶｄｅｔ１とを比較する。

そして、コントロール回路は、コンパレータＬＶＤ１からの検出信号を入力することにより電源電圧の状態を検知する。この検知信号によって現在の電源電圧が動作保証電圧であるか否かを判断可能となる。このため、動作保証電圧以上で、且つ正常動作中にスタンバイモードに移行することができ、電源電圧が動作保証電圧以下へ降下したときの不安定な状態をなくし、システムの安定性を高めることが可能である。

図１１に電圧検出回路１の動作フローチャートを示す。図１１に示すように、まず、システムの開始後、ＣＰＵによってレジスタがセットされ動作モードと検出レベル（第１の検出レベル）の設定が行われる（Ｓ１）。検出レベルの安定時間をソフトウェア処理によるタイマ等で待った後（Ｓ２）、低電圧検出許可のレジスタセットがＣＰＵによって行われる（Ｓ３）。これは、例えば、コントロール回路がコンパレータＬＶＤ１からの検出信号を受け付けるようになることを意味する。このステップＳ１〜Ｓ３及びこれと同様の動作をＣＰＵ処理と称す。

その後、処理がハードに移り電源電圧降下を例えばコンパレータＬＶＤ１によって監視する。そして、電源電圧が低下し、第１の検出レベルと一致したことをコンパレータＬＶＤ１が検知すると（Ｓ４ＹＥＳ）、動作モード、検出レベル切り替えのために、上記ステップＳ１〜Ｓ３と同様のステップＳ５〜Ｓ７のＣＰＵ処理を行う。つまり、ＣＰＵによってレジスタがセットされ動作モードと検出レベル（第２の検出レベル）の設定（Ｓ５）、そして、検出レベルの安定時間をソフトウェア処理によるタイマ等で待った後（Ｓ６）、低電圧検出許可のレジスタセットがＣＰＵによって行われる（Ｓ７）。

ステップＳ７のＣＰＵ処理が完了すると、処理がハードに移り電源電圧降下を例えばコンパレータＬＶＤ２によって監視する。検出レベルは動作保証電圧（第２検出レベル）に切り替えられており、電源電圧との比較を行う（Ｓ１４）。そして、電源電圧が第２検出レベルを下回るとシステムに対してリセットを行う（Ｓ１５）。

一方、ステップＳ４にて、電源電圧が低下し、第１の検出レベルと一致したことをコンパレータＬＶＤ１が検知すると、システムのデータ退避処理プログラムが開始される（Ｓ８）。このデータ退避処理が完了すると（Ｓ９ＹＥＳ）、ＣＰＵ命令による動作モード、検出レベルの切り替え要請を待つ（Ｓ１０）。

その後、ＣＰＵからの切り替え要請が発行されると（Ｓ１０ＹＥＳ）、上記ステップＳ１〜Ｓ３と同様のステップＳ１１〜Ｓ１３のＣＰＵ処理を行う。つまり、ＣＰＵによってレジスタがセットされ動作モードと検出レベル（第１の検出レベル）の設定（Ｓ１１）、そして、検出レベルの安定時間をソフトウェア処理によるタイマ等で待った後（Ｓ１２）、低電圧検出許可のレジスタセットがＣＰＵによって行われる（Ｓ１３）。その後、電源電圧が復帰するのに備える（Ｓ１４）。

RENESAS 16ビットシングルチップマイクロコンピュータ H8Sファミリ/H8STinyシリーズH8S/20103、H8S/20203、H8S/20223、H8S/20115、H8S/20215、H8S/20235 グループハードウェアマニュアルP799〜P821

家電・民生機器分野では、機器を構成するシステムの情報の取得・閲覧を迅速に行うために、電圧降下した後の電源復帰動作においてシステムの暴走回避が必要不可欠の技術である。図１２に示すように、電源電圧の降下の傾きが緩やかな場合では、電源電圧が上述した第１の検出レベルより低下し第２の検出レベルを下回るまでの期間Ｔ１が、ＣＰＵ処理（図１１のＳ５〜Ｓ７）の期間Ｔ２よりも長いため、電圧検出回路１は電源電圧が第２の検出レベルを下回ることを検知できる。

しかし、図１３に示すように、電源電圧の降下が急峻な場合では、電源電圧が第１の検出レベルより低下し第２の検出レベルを下回るまでの期間Ｔ１が、ＣＰＵ処理（図１１のＳ５〜Ｓ７）の期間Ｔ２よりも短くなる。期間Ｔ２で行われるＣＰＵ処理はソフトウェアによる処理なので、その期間内に電源電圧が第２の検出レベルまで降下すると、電圧検出回路１が電圧降下を検知できない。

例えば、図１４に示すタイミングチャートのように、ＣＰＵを１ＭＨｚで動作させている場合、動作モード及び検出レベルの変更に１０クロックが必要であるとすると、ＣＰＵ処理完了には１０μｓｅｃ必要になる。この１０μｓｅｃよりも速く電源電圧が第２の検出レベルより低下、つまりＣＰＵの動作保証電圧以下となった場合であっても、電圧検出回路１がそれを検知できない。よって、図１４の時刻ｔ１〜ｔ２の期間、ＣＰＵの動作保証電圧以下の電源電圧でＣＰＵが処理を行うため、誤作動する可能性がある。

本発明の一態様は、割込み信号によりＬＳＩシステム情報の退避処理を行わせることが可能な割込みモードと、リセット信号によりシステムをリセットすることが可能なリセットモードと、を有する電圧検出システムの制御方法であって、第１の検出レベル及び前記第１の検出レベル電圧より低い第２の検出レベルを設定し、電源電圧が前記第１の検出レベルより高い場合、ラッチ回路を第１の状態として、前記電圧検出システムを前記割込みモードに設定し、前記電源電圧が前記第１の検出レベル以下となった場合、前記割込み信号を生成し、且つ、前記ラッチ回路を前記第１の状態から第２の状態とすることで、前記電圧検出システムを前記リセットモードに設定し、前記リセットモード時に、前記電源電圧が前記第２の検出レベル以下となった場合、前記リセット信号を生成する電圧検出システムの制御方法である。

本発明の他の態様は、割込み信号によりＣＰＵにシステム情報の退避処理を行わせることが可能な割込みモードと、リセット信号によりシステムをリセットすることが可能なリセットモードと、を有する電圧検出システムであって、第１の検出レベルの電圧と、前記第１の検出レベルの電圧より低い第２の検出レベルの電圧を生成する比較電圧生成回路と、電源電圧と、前記第１もしくは第２の検出レベルの電圧とを比較する比較器と、前記比較器の比較結果に応じて、前記電源電圧が前記第１の検出レベルの電圧より高い場合、第１の状態となり、前記電源電圧が前記第１の検出レベル以下となった場合、第１の状態から第２の状態となるラッチ回路と、前記ラッチ回路が第１の状態で、前記電源電圧が前記第１の検出レベル以下となった場合、前記割込み信号を出力し、前記ラッチ回路が第２の状態で、前記電源電圧が前記第２の検出レベル以下となった場合、前記リセット信号を出力する制御回路と、を有する電圧検出システムである。

本発明にかかる電圧検出システムの制御方法は、電源電圧が第１の検出レベル以下となった場合、ラッチ回路を前記第１の状態から第２の状態とすることで、当該電圧検出システムをリセットモードにする。このように、割込みモードであるかリセットモードであるかは、ラッチ回路の状態を切り替えることで高速に行うことができる。このため、ＣＰＵ等によるソフトウェア処理により割込みモードであるかリセットモードを切り替える場合と比較して高速で切り替え処理が完了する。

本発明の電圧検出システムは、電源電圧降下が急峻であった場合であってもシステムが誤動作するのを防ぐことができる。

実施の形態１にかかる電圧検出システムのブロック構成である。 実施の形態１にかかる電圧検出システムの動作を説明するフローチャートである。 実施の形態１にかかる電圧検出システムの動作を説明するタイミングチャートである。 実施の形態１にかかる電圧検出システムの動作を説明するタイミングチャートである。 実施の形態２にかかる電圧検出システムのブロック構成である。 実施の形態２にかかる電圧検出システムの動作を説明するフローチャートである。 実施の形態２にかかる電圧検出システムの動作を説明するタイミングチャートである。 実施の形態２にかかる電圧検出システムの動作を説明するタイミングチャートである。 実施の形態２にかかる電圧検出システムの動作を説明するタイミングチャートである。 従来の電圧検出回路のブロック構成である。 従来の電圧検出回路を用いたシステムの動作を説明するフローチャートである。 従来の電圧検出回路の動作を説明するタイミングチャートである。 従来の電圧検出回路の問題点を説明するタイミングチャートである。 従来の電圧検出回路の問題点を説明するタイミングチャートである。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を電圧検出システムに適用したものである。図１に本実施の形態１にかかる電圧検出システム１００の構成を示す。

図１に示すように、電圧検出システム１００は、ラダー抵抗１０１と、比較電圧生成回路１０２と、比較電圧選択回路１０３と、コンパレータ１０４と、電圧生成回路１０５と、割込み制御回路１０６と、リセット制御回路１０７と、クロック選択回路１０８と、データ選択回路１０９と、ラッチ回路１１０と、ＣＰＵ１１１と、データバス１１２とを有する。

ラダー抵抗１０１は、外部の電源端子ＶＤＤ２と接地端子ＧＮＤとの間に接続される。なお、外部の電源端子ＶＤＤ２から供給される電圧は本電圧検出システム１００が使用する電源電圧ＶＤＤ１とは別電源から供給されている。このため、電源電圧ＶＤＤ１の電圧変動に影響されないものとする。

電圧生成回路１０５は、電源電圧ＶＤＤ１に応じた電圧を出力する。このため、電源電圧ＶＤＤ１が低下すると電圧生成回路１０５が出力する電圧も低下する。逆に、電源電圧ＶＤＤ１が上昇すると電圧生成回路１０５が出力する電圧も上昇する。なお、電圧生成回路１０５は、電源電圧ＶＤＤ１をそのまま出力してもかまわない。以下では、電圧生成回路１０５の出力する電圧が、電源電圧ＶＤＤ１であるものとする。

比較電圧生成回路１０２は、電圧選択回路１１３と、設定レジスタ１１４とを有する。設定レジスタ１１４は、ＣＰＵ１１１からのデータを記憶する。このデータの値は、データバス１１２を経てＣＰＵ１１１が設定する。電圧選択回路１１３は、ラダー抵抗１０１が抵抗分割した複数の電圧を入力する。そして、設定レジスタ１１４の保持する値に応じて、そのラダー抵抗１０１が抵抗分割した複数の電圧のうち２つを選択し、比較電圧Ｖｄｔ１、Ｖｄｔ２として出力する。なお、比較電圧Ｖｄｔ１、Ｖｄｔ２の関係は、Ｖｄｔ１＞Ｖｄｔ２とする。

ここで、比較電圧Ｖｄｔ１の電圧値は、システムのデータ退避処理を開始する電圧値とし、設定レジスタ１１４の値により選択される。

比較電圧Ｖｄｔ２の電圧値は、ＣＰＵ１１１の動作を保証する最低限度の電圧に対応した値となるよう選択される。例えば、ＣＰＵ１１１の動作を保証する最低限度の電圧が、０．８Ｖである場合、比較電圧Ｖｄｔ２の電圧値も０．８Ｖとなる。比較電圧Ｖｄｔ２の電圧値も設定レジスタ１１４の値により選択される。但し、上記例は、電圧生成回路１０５の出力する電圧が電源電圧ＶＤＤ１である場合である。もし電圧生成回路１０５の出力する電圧が電源電圧ＶＤＤ１でない他の電圧である場合は、他の電圧とＣＰＵ１１１の動作を保証する最低限度の電圧とを対応させた電圧値となるように比較電圧Ｖｄｔ２が設定される。

比較電圧選択回路１０３は、比較電圧Ｖｄｔ１、Ｖｄｔ２を入力し、制御信号ＣＮＴＬ１に応じて入力した比較電圧Ｖｄｔ１、Ｖｄｔ２のうち一方を選択して出力する。具体的には、制御信号ＣＮＴＬ１がロウレベルの場合、比較電圧Ｖｄｔ１を選択し、制御信号ＣＮＴＬ１がハイレベルの場合、比較電圧Ｖｄｔ２を選択して出力する。

ここで、比較電圧選択回路１０３が比較電圧Ｖｄｔ１を選択する場合を第１の検出レベルに設定すると称し、比較電圧Ｖｄｔ２を選択する場合を第２の検出レベルに設定すると称する。

コンパレータ１０４は、電圧生成回路１０５からの電圧（電源電圧ＶＤＤ１）と、比較電圧選択回路１０３が選択した比較電圧とを比較する。その比較結果を検知信号として出力する。なお、電圧生成回路１０５からの電圧（電源電圧ＶＤＤ１）を反転入力端子、比較電圧選択回路１０３が選択した比較電圧を非反転入力端子に入力する。

このため、電圧生成回路１０５からの電圧（電源電圧ＶＤＤ１）が、比較電圧選択回路１０３が選択した比較電圧より高い場合は、ロウレベルの検知信号を出力する。逆に、電圧生成回路１０５からの電圧（電源電圧ＶＤＤ１）が、比較電圧選択回路１０３が選択した比較電圧より低い場合は、ハイレベルの検知信号を出力する

割込み制御回路１０６は、制御信号ＣＮＴＬ１に応じて、コンパレータ１０４からの検知信号を割込み信号として出力する。具体的には、制御信号ＣＮＴＬ１がロウレベルである場合、検知信号に応じて割込み信号を出力する。より詳細には、検知信号がロウレベルからハイレベルに立ち上がった場合、ハイレベルのパルス信号を割込み信号として出力する。制御信号ＣＮＴＬ１がハイレベルである場合には、動作しない。つまり、制御信号ＣＮＴＬ１がロウレベルである場合、電圧検出システム１００が割込みモードで動作する。

リセット制御回路１０７は、制御信号ＣＮＴＬ１に応じて、コンパレータ１０４からの検知信号をリセット信号として出力する。具体的には、制御信号ＣＮＴＬ１がハイレベルである場合、検知信号に応じてリセット信号を出力する。より詳細には、検知信号がロウレベルからハイレベルに立ち上がった場合、ハイレベルのパルス信号をリセット信号として出力する。制御信号ＣＮＴＬ１がロウレベルである場合には、動作しない。つまり、制御信号ＣＮＴＬ１がハイレベルである場合、電圧検出システム１００がリセットモードで動作する。

クロック選択回路１０８は、制御信号ＣＮＴＬ１に応じて、割込み制御回路１０６からの割込み信号か、クロック信号ＣＬＫかを選択して出力する。具体的には、制御信号ＣＮＴＬ１がロウレベルである場合、割込み制御回路１０６からの割込み信号を選択し、制御信号ＣＮＴＬ１がハイレベルである場合、クロック信号ＣＬＫを選択して出力する。

データ選択回路１０９は、制御信号ＣＮＴＬ１に応じて、電源電圧ＶＤＤ１つまりハイレベルのデータ信号か、データバス１１２を経て入力されるＣＰＵ１１１からのデータ信号Ｓ１かを選択して出力する。具体的には、制御信号ＣＮＴＬ１がロウレベルである場合、ハイレベルのデータ信号を選択し、制御信号ＣＮＴＬ１がハイレベルである場合、データ信号Ｓ１を選択して出力する。

ラッチ回路１１０は、フリップフロップ回路であり、クロック入力端子に入力された信号の立ち上がりに同期して、データ入力端子Ｄに入力されるデータ信号の値をラッチし、制御信号ＣＮＴＬ１として出力する。データ入力端子Ｄにはデータ選択回路１０９からの出力信号、クロック入力端子にはクロック選択回路１０８からの出力信号が入力される。また、ラッチ回路１１０は、リセット信号入力端子Ｒから入力するリセット信号に応じてリセットされる。なお、ラッチ回路１１０がリセットされた場合、制御信号ＣＮＴＬ１はロウレベルとなる。

なお、以下では、データ選択回路１０９から出力されるハイレベルのデータ信号を、ラッチ回路１１０がラッチして出力する状態を「ラッチ回路１１０がセットされる」とする。また、データ選択回路１０９から出力されるロウレベルのデータ信号Ｓ１を、ラッチ回路１１０がラッチして出力する状態を「ラッチ回路１１０がクリアされる」とする。

ＣＰＵ１１１は、電源電圧ＶＤＤ１を電源として動作する。例えば、上述した比較電圧Ｖｄｔ２と同じ値の電圧以上を動作保証電圧とし、比較電圧Ｖｄｔ２と同じ値の電圧以下となった場合、誤作動を起こす可能性がある。

ＣＰＵ１１１は、割込み制御回路１０６からの割込み信号を入力すると、システムの諸情報を退避させるための退避処理プログラムを呼び出す。そして、その退避処理プログラムに応じてシステムの諸情報を退避させる退避処理を行う。退避処理が完了した場合、データバス１１２を経由してデータ信号Ｓ１によりラッチ回路１１０をクリアすることができる。なお、このラッチ回路１１０のクリアは、退避処理が完了後、ユーザー命令により行ってもよい。

また、ＣＰＵ１１１は、リセット制御回路１０７からのリセット信号を入力すると、システムをリセットする。なお、ＣＰＵ１１１は、電圧検出システム１００専用のコントローラであってもよいし、本電圧検出システム１００を採用するＬＳＩのＣＰＵであってもよい。

なお、割込み制御回路１０６、リセット制御回路１０７、クロック選択回路１０８、データ選択回路１０９は、１つの制御回路を構成するとみなすこともできる。

以上のような電圧検出システム１００の動作を以下に説明する。図２に電圧検出システム１００の動作を説明するフローチャートを示す。なお、図２では、ＣＰＵ１１１がプログラムにより動作し処理する場合をソフトウェア処理とし、プログラムによる動作を介さず、制御信号や割り込み信号、リセット信号等によりハードウェアのみで動作される場合をハードウェア処理とする。

まず、システムが立ち上がると、ＣＰＵ１１１は、比較電圧生成回路１０２の設定レジスタ１１４の値を設定する（Ｓ１０１）。この設定レジスタ１１４の値に応じて電圧選択回路１１３は、ラダー抵抗１０１が供給する複数の電圧のうち２つを選択し、比較電圧Ｖｄｔ１、Ｖｄｔ２として出力する。

初期状態では、制御信号ＣＮＴＬ１がロウレベルであるため、比較電圧選択回路１０３が比較電圧Ｖｄｔ１を選択し、第１の検出レベルに設定する（Ｓ１０２）。なお、制御信号ＣＮＴＬ１がロウレベルであり、本電圧検出システム１００は割込みモードで動作する。

コンパレータ１０４は、電圧生成回路１０５から出力される電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以下かどうかを検知する（Ｓ１０３）。電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以下となった場合（Ｓ１０３ＹＥＳ）、コンパレータ１０４が出力する検知信号がロウレベルからハイレベルに立ち上がる。

検知信号がロウレベルからハイレベルに立ち上がると、割込み制御回路１０６の割込み信号がハイレベルとなる。その割込み信号がクロック選択回路１０８を経て、ラッチ回路１１０のデータ入力端子に入力され、ラッチ回路１１０がハイレベルのデータをセットする（Ｓ１０４）。

ラッチ回路１１０からの制御信号ＣＮＴＬ１がハイレベルとなるため、比較電圧選択回路１０３が比較電圧Ｖｄｔ２を選択し、第２の検出レベルに設定する（Ｓ１０５）。なお、制御信号ＣＮＴＬ１がハイレベルであり、本電圧検出システム１００はリセットモードで動作する。よって、リセット制御回路１０７が動作し、コンパレータ１０４からの検知信号を待つ。また、クロック選択回路１０８がクロック信号ＣＬＫを選択して出力し、データ選択回路１０９がデータ信号Ｓ１を選択して出力する。データ信号Ｓ１は、この時点でハイレベルである。

ラッチ回路１１０がハイレベルの制御信号ＣＮＴＬ１を出力している場合（Ｓ１０６ＹＥＳ）に、コンパレータ１０４は、電圧生成回路１０５から出力される電源電圧ＶＤＤ１が第２の検出レベル（比較電圧Ｖｄｔ２）以下かどうかを検知する（Ｓ１０７）。電源電圧ＶＤＤ１が第２の検出レベル（比較電圧Ｖｄｔ２）以下となった場合（Ｓ１０７ＹＥＳ）、コンパレータ１０４が出力する検知信号がロウレベルからハイレベルに立ち上がる。このため、リセット制御回路１０７がリセット信号を出力し、ＣＰＵ１１１がリセットされ、システムもリセットされる（Ｓ１０８）。

一方、ステップＳ１０３にて、電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以下となった場合に、割込み制御回路１０６は、ロウレベルからハイレベルに立ち上がった検知信号に応じて割込み信号を出力する。このことにより、ＣＰＵ１１１がシステムの諸情報を退避させるための退避処理プログラムを呼び出し、退避処理プログラムを開始する（Ｓ１０９）。

その退避処理が完了した場合（Ｓ１１０ＹＥＳ）、ＣＰＵ１１１がデータバス１１２を経由して、ロウレベルのデータ信号Ｓ１を送信する（Ｓ１１１ＹＥＳ）。このロウレベルのデータ信号Ｓ１をラッチ回路１１０がラッチし、ラッチ回路１１０がクリアされる（Ｓ１１２）。

ラッチ回路１１０がクリアされる場合（Ｓ１１２）、制御信号ＣＮＴＬ１はロウレベルとなるため、比較電圧選択回路１０３が比較電圧Ｖｄｔ１を選択し、第１の検出レベルに設定されるため、ステップＳ１０２へ戻る。

図３、図４に、上述したフローで動作する電圧検出システム１００の動作を説明するタイミングチャートを示す。

まず、図３に、電源電圧ＶＤＤ１が第１検出レベル以下に低下し、その後第１検出レベル以上に復帰する場合を示す。時刻ｔ１以前では、制御信号ＣＮＴＬ１がロウレベルで、比較電圧選択回路１０３が、第１の検出レベル（比較電圧Ｖｄｔ１）を選択している。このため、コンパレータ１０４は、電源電圧ＶＤＤ１が第１の検出レベルより低いかをモニタしている。

また、制御信号ＣＮＴＬ１がロウレベルのため割込み制御回路１０６が動作し、この期間はシステムの状態として、割込みモードとなっている。

時刻ｔ１で、電源電圧ＶＤＤ１が第１の検出レベルより低下し、コンパレータ１０４が
検知信号をロウレベルからハイレベルに立ち上げる。これにより、割込み制御回路１０６から割込み信号が出力され、この割込み信号のハイレベルへの立ち上がりに同期してラッチ回路１１０がセットされる。

ラッチ回路１１０がセットされ、制御信号ＣＮＴＬ１がハイレベルとなることからシステムがリセットモードとなる。そして、コンパレータ１０４が、電源電圧ＶＤＤ１が第２の検出レベルより低いかをモニタする。

一方、割込み信号がハイレベルとなることから、ＣＰＵ１１１がソフトウェア処理によるシステムのデータ退避処理を開始する。このデータ退避処理が完了するとＣＰＵ１１１がロウレベルのデータ信号Ｓ１を送信し、時刻ｔ２に、ラッチ回路１１０がそのロウレベルのデータ信号Ｓ１をラッチする。このため、ラッチ回路１１０がクリアされ制御信号ＣＮＴＬ１が再びロウレベルとなる。このとき、電源電圧ＶＤＤ１が第１検出レベルより上昇していると、時刻ｔ１以前と同じ状態に戻る。

次に、図４に、電源電圧ＶＤＤ１が第１検出レベル以下に低下し、その後更に第２検出レベル以下に低下する場合を示す。なお、時刻ｔ２より前は、図３の場合と同様であるため説明は省略する。

図４に示すように、時刻ｔ２に、ソフトウェア処理によるシステムのデータ退避処理が完了する時刻ｔ３より前に、電源電圧ＶＤＤ１が第２の検出レベルより低下する。リセットモードで電源電圧ＶＤＤ１が第２の検出レベルより低下すると、リセット制御回路１０７がリセット信号をＣＰＵ１１１、ラッチ回路１１０に出力する。このリセット信号により、ＣＰＵ１１１がリセットされ、システムもリセット（初期化）される。なお、ラッチ回路１１０もリセット端子にリセット信号を入力し、リセットされる。

ここで、従来の電圧検出回路１及びそれを含む電圧検出システムでは、動作モード及び検出レベルの切り替えにソフトウェア処理を使っているため、ＣＰＵ処理（例えば図１１のＳ５〜Ｓ７）中に電源電圧が第２の検出レベルより低下したことを検知できなかった。このまま、システムデータの退避処理等を行えば、動作保証以下の電圧でＣＰＵが退避処理プログラムを実行することになり、退避データの信頼性が低下する。このため、で圧復帰後に退避したデータでシステムを復元した場合、確実にシステムを復帰させることができない可能性がある。また、動作保証以下の電圧でＣＰＵが動作するため、システムの誤作動を引き起こす可能性もあった。

しかし、本実施の形態１の電圧検出システム１００では、ラッチ回路１１０の出力信号（制御信号ＣＮＴＬ１）により、ハードウェア処理で動作モード及び検出レベルの切り替えを行う。このため、従来の電圧検出回路１のソフトウェア処理による動作モード及び検出レベルの切り替えと比較して、非常に高速に動作モード及び検出レベルの切り替えが可能となる。このため、電源電圧の低下が急峻であった場合であっても、ＣＰＵの動作保証電圧以下の電圧（第２の検出レベル）となったことを検知できる。そして、その場合には、システムリセットをかけることが可能となり、システムの信頼性を上げることが可能となる。

また、従来の電圧検出回路１では、第１、第２の検出レベルを検知するのに複数のコンパレータが必要であった。しかし、本実施の形態１の電圧検出システム１００では、第１、第２の検出レベルを、制御信号ＣＮＴＬ１に応じて切り替えることができ、１つのコンパレータにより電源電圧と比較することが可能である。このため、従来の電圧検出回路１と比較してコンパレータの数を減少させることができ、回路面積を削減することが可能となる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明を電圧検出システムに適用したものである。図５に本実施の形態２にかかる電圧検出システム２００の構成を示す。

図５に示すように、電圧検出システム２００は、ラダー抵抗１０１と、比較電圧生成回路１０２と、比較電圧選択回路１０３と、コンパレータ１０４と、電圧生成回路１０５と、クロック選択回路１０８と、データ選択回路１０９と、ラッチ回路１１０、２０１と、ＣＰＵ１１１と、データバス１１２と、モード切替回路２０２とを有する。

なお、図５に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なるのは、ラッチ回路２０１、モード切替回路２０２を有し、割込み制御回路１０６と、リセット制御回路１０７を省略した点である。実施の形態２では、このラッチ回路２０１、モード切替回路２０２により、リセットモードから割込みモードへの切り替えをラッチ回路１１０ではなくラッチ回路２０１で行う。

その他の構成は実施の形態１と同様であり、詳細な説明は特に断らない限り省略する。本実施の形態２では、その実施の形態１と相違する部分を重点的に説明する。

クロック選択回路１０８は、制御信号ＣＮＴＬ１に応じて、コンパレータ１０４からの検知信号か、クロック信号ＣＬＫかを選択して出力する。具体的には、制御信号ＣＮＴＬ１がロウレベルである場合、コンパレータ１０４からの検知信号を選択し、制御信号ＣＮＴＬ１がハイレベルである場合、クロック信号ＣＬＫを選択して出力する。

ラッチ回路２０１は、フリップフロップ回路であり、クロック入力端子に入力された検知信号の立ち上がりに同期して、データ入力端子Ｄに入力されるハイレベルのデータ信号の値をラッチし、制御信号ＣＮＴＬ２として出力する。また、ラッチ回路２０１は、リセット信号入力端子Ｒから入力するリセット信号に応じてリセットされる。ラッチ回路２０１のリセット信号入力端子Ｒに入力するリセット信号Ｒ１（ＣＰＵ命令）は、データバス１１２を経由してＣＰＵ１１１から送信される。なお、ラッチ回路２０１がリセットされた場合、制御信号ＣＮＴＬ２はロウレベルとなる。

なお、以下では、データ選択回路１０９から出力されるハイレベルのデータ信号を、ラッチ回路２０１がラッチして出力する状態を「ラッチ回路２０１がセットされる」とする。また、ＣＰＵ１１１から送信された信号により、ラッチ回路２０１がリセットされた場合を「ラッチ回路２０１がリセットされる」とする。

また、本実施の形態２では、ラッチ回路２０１が出力する制御信号ＣＮＴＬ２がロウレベルの場合、電圧検出システム２００が割込みモードであるとし、制御信号ＣＮＴＬ２がハイレベルの場合、電圧検出システム２００がリセットモードであるとする。

モード切替回路２０２は、制御信号ＣＮＴＬ２に応じて、検知信号をリセット信号もしくは割り込み信号として出力する。具体的には、制御信号ＣＮＴＬ２がロウレベルである場合、検知信号に応じて割込み信号を出力し、制御信号ＣＮＴＬ２がハイレベルである場合、検知信号に応じてリセット信号を出力する。つまり、制御信号ＣＮＴＬ２がロウレベルである場合、電圧検出システム２００が割込みモードで動作し、制御信号ＣＮＴＬ２がハイレベルである場合、電圧検出システム２００がリセットモードで動作する。

なお、クロック選択回路１０８、データ選択回路１０９、モード切替回路２０２は、１つの制御回路を構成するとみなすこともできる。

以上のような電圧検出システム２００の動作を以下に説明する。図６に電圧検出システム２００の動作を説明するフローチャートを示す。

まず、システムが立ち上がると、ＣＰＵ１１１は、比較電圧生成回路１０２の設定レジスタ１１４の値を設定する（Ｓ２０１）。この設定レジスタ１１４の値に応じて電圧選択回路１１３は、ラダー抵抗１０１が供給する複数の電圧のうち２つを選択し、比較電圧Ｖｄｔ１、Ｖｄｔ２として出力する。

初期状態では、制御信号ＣＮＴＬ１がロウレベルであるため、比較電圧選択回路１０３が比較電圧Ｖｄｔ１を選択し、第１の検出レベルに設定する（Ｓ２０２）。なお、この時点で制御信号ＣＮＴＬ２もロウレベルであるため、本電圧検出システム２００は割込みモードで動作する。

コンパレータ１０４は、電圧生成回路１０５から出力される電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以下かどうかを検知する（Ｓ２０３）。電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以下となった場合（Ｓ２０３ＹＥＳ）、コンパレータ１０４が出力する検知信号がロウレベルからハイレベルに立ち上がる。

クロック選択回路１０８は、制御信号ＣＮＴＬ１がロウレベルであるため、検知信号をラッチ回路１１０のクロック入力端子に出力する。このため、ラッチ回路１１０及び２０１のクロック入力端子にロウレベルからハイレベルに立ち上がった検知信号が入力され、ラッチ回路１１０及び２０１がセットされる（Ｓ２０４）。

ラッチ回路１１０からの制御信号ＣＮＴＬ１がハイレベルとなるため、比較電圧選択回路１０３が比較電圧Ｖｄｔ２を選択し、第２の検出レベルに設定する（Ｓ２０５）。なお、制御信号ＣＮＴＬ２がハイレベルであり、本電圧検出システム２００はリセットモードで動作する。また、制御信号ＣＮＴＬ１がハイレベルであるため、クロック選択回路１０８がクロック信号ＣＬＫを選択して出力し、データ選択回路１０９がデータ信号Ｓ１を選択して出力する。データ信号Ｓ１は、この時点でハイレベルである。

ラッチ回路１１０がハイレベルの制御信号ＣＮＴＬ１を出力している場合（Ｓ２０６ＹＥＳ）に、コンパレータ１０４は、電圧生成回路１０５から出力される電源電圧ＶＤＤ１が第２の検出レベル（比較電圧Ｖｄｔ２）以下かどうかを検知する（Ｓ２０７）。電源電圧ＶＤＤ１が第２の検出レベル（比較電圧Ｖｄｔ２）以下となった場合（Ｓ２０７ＹＥＳ）、コンパレータ１０４が出力する検知信号がロウレベルからハイレベルに立ち上がる。このため、モード切替回路２０２がリセット信号を出力し、ＣＰＵ１１１がリセットされ、システムもリセットされる（Ｓ２０８）。

但し、ステップＳ２０７で電源電圧ＶＤＤ１が第２の検出レベル（比較電圧Ｖｄｔ２）以下とならない場合（Ｓ２０７ＮＯ）、ステップＳ２０６に戻る。ステップＳ２０６で、制御信号ＣＮＴＬ１がロウレベルであった場合（Ｓ２０６ＮＯ）、後述するステップ２１３へ行き、比較電圧選択回路１０３が比較電圧Ｖｄｔ１を選択し、第１の検出レベルに設定される。

一方、ステップＳ２０３にて、電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以下となった場合に、モード切替回路２０２は、ロウレベルからハイレベルに立ち上がった検知信号を割込み信号として出力する。このことにより、ＣＰＵ１１１がシステムの諸情報を退避させるための退避処理プログラムを呼び出し、退避処理プログラムを開始する（Ｓ２０９）。

その退避処理が完了した場合（Ｓ２１０ＹＥＳ）、ＣＰＵ１１１がデータバス１１２を経由して、ロウレベルのデータ信号Ｓ１を送信する（Ｓ２１１ＹＥＳ）。このロウレベルのデータ信号Ｓ１をラッチ回路１１０がラッチし、ラッチ回路１１０がクリアされる（Ｓ２１２）。

ラッチ回路１１０がクリアされる場合（Ｓ２１２）、制御信号ＣＮＴＬ１はロウレベルとなるため、比較電圧選択回路１０３が比較電圧Ｖｄｔ１を選択し、第１の検出レベルに設定される（Ｓ２１３）。

また、上述したように、ステップＳ２０６で制御信号ＣＮＴＬ１がロウレベルであった場合（Ｓ２０６ＮＯ）も、比較電圧選択回路１０３が比較電圧Ｖｄｔ１を選択し、第１の検出レベルに設定され、リセットモードを継続する。

次に、コンパレータ１０４は、電圧生成回路１０５から出力される電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以上かどうかを検知する（Ｓ２１４）。そして、電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以上となり（Ｓ２１４ＮＯ）、ＣＰＵ１１１からラッチ回路２０１へリセット命令がある場合（Ｓ２１６ＹＥＳ）、ラッチ回路２０１がリセットされる（Ｓ２１７）。ラッチ回路２０１がリセットされ、制御信号ＣＮＴＬ２がロウレベルとなるため、システムが割込みモードとなり（Ｓ２１８）、ステップＳ２０２へ戻る。

一方、ステップＳ２１４で、電源電圧ＶＤＤ１が第１の検出レベル（比較電圧Ｖｄｔ１）以下であると判断される場合、ＣＰＵ１１１は、電源電圧ＶＤＤ１の上昇が遅く、安定しないと判断して、システムリセットを行う（Ｓ２１５）。

図７に、上述したフローで動作する電圧検出システム２００の動作を説明するタイミングチャートを示す。

図７に電源電圧ＶＤＤ１が第１検出レベル以下に低下し、以降第１検出レベル以上に復帰しない場合を示す。時刻ｔ１以前では、制御信号ＣＮＴＬ１がロウレベルであるため、比較電圧選択回路１０３が第１の検出レベル（比較電圧Ｖｄｔ１）を選択している。このため、コンパレータ１０４は、電源電圧ＶＤＤ１が第１の検出レベルより低いかをモニタしている。

また、制御信号ＣＮＴＬ２がロウレベルであるため、モード切替回路２０２は、検知信号がハイレベルに立ち上がった場合、割込み信号をＣＰＵ１１１に出力する。つまり、この期間の状態として、電圧検出システム２００は割込みモードとなっている。

時刻ｔ１で、電源電圧ＶＤＤ１が第１の検出レベルより低下し、コンパレータ１０４が
検知信号をロウレベルからハイレベルに立ち上げる。この立ち上がりに同期してラッチ回路１１０、２０１がセットされ、モード切替回路２０２から割込み信号が出力される。

ラッチ回路１１０がセットされ、制御信号ＣＮＴＬ１がハイレベルとなることから、比較電圧選択回路１０３が第２の検出レベルを選択する。そして、コンパレータ１０４は、電源電圧ＶＤＤ１が第２の検出レベルより低いかをモニタする。なお、この時点で検知信号はロウレベルに立ち下がる。

また、ラッチ回路２０１がセットされ、制御信号ＣＮＴＬ２がハイレベルとなることから、モード切替回路２０２は、検知信号がハイレベルに立ち上がった場合に、リセット信号をＣＰＵ１１１に出力する。つまり、時刻ｔ１後、電圧検出システム２００はリセットモードとなる。

一方、割込み信号が出力されることから、ＣＰＵ１１１がソフトウェア処理によるシステムのデータ退避処理を開始する。このデータ退避処理が完了するとＣＰＵ１１１がロウレベルのデータ信号Ｓ１を送信し、時刻ｔ２に、ラッチ回路１１０がそのロウレベルのデータ信号Ｓ１をラッチする。このため、ラッチ回路１１０がクリアされ制御信号ＣＮＴＬ１が再びロウレベルとなる。一方、ラッチ回路２０１が出力する制御信号ＣＮＴＬ２はハイレベルのままであり、電圧検出システム２００はリセットモードを継続する。

制御信号ＣＮＴＬ１がロウレベルとなることから、比較電圧選択回路１０３が再び第１の検出レベル（比較電圧Ｖｄｔ１）を選択する。このため、コンパレータ１０４は、電源電圧ＶＤＤ１が第１の検出レベルより高いかをモニタする。ここで、図７に示す例では、時刻ｔ２の時点で電源電圧ＶＤＤ１が第１検出レベル以上に回復していない。このため、時刻ｔ３に検知信号がロウレベルからハイレベルに立ち上がる。モード切替回路２０２は、この検知信号のロウレベルからハイレベルに立ち上がりを、リセット信号としてＣＰＵ１１１、ラッチ回路１１０へ出力する。そして、このリセット信号に応じてＣＰＵ１１１及びシステムをリセット（初期化）する。

このように、電圧検出システム２００では、データ退避処理が完了後の時刻ｔ２の時点で、電圧ＶＤＤ１が第１の検出レベルより高くなっていない場合には、検知信号の立ち上がりに応じて、時刻ｔ３にモード切替回路２０２がリセット信号を出力する。これは、時刻ｔ２以後もラッチ回路２０１により電圧検出システム２００がリセットモードを継続することにより実現される。

ここで、実施の形態１では、ソフトウェア処理によるシステムのデータ退避処理が完了するとラッチ回路１１０がクリアされることで、割込みモードに戻り、リセットモードが解除されていた。このため、図７の電源電圧ＶＤＤ１のように、いつまでも電源電圧ＶＤＤ１が第１の検出レベル以上にならず、通常状態に復帰しない場合において、システムに対してリセットをかける対処ができなかった。

しかし、本実施の形態２の電圧検出システム２００では、データ退避処理が完了しラッチ回路１１０がクリアされても、ラッチ回路２０１はクリアされずに電圧検出システム２００がリセットモードを継続する。よって、電圧検出システム２００は、図７のように時刻ｔ２の時点で電源電圧ＶＤＤ１が第１の検出レベル以上にならい場合、電源電圧ＶＤＤ１の上昇が遅く安定しないと判断してシステムに対してリセットをかけることができる。このため、実施の形態１に比べてシステムの信頼性をより向上させることが可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２では、リセットモードの期間において、モード切替回路２０２がハイレベルに立ち上がった検知信号に応じて直ぐにリセット信号を出力していたが、モード切替回路２０２が、ハイレベルに立ち上がった検知信号を入力後、所定の期間遅延してリセット信号を出力するようにしてもよい。

この場合、図８に示すように、所定の期間後の時刻ｔ３にリセット信号がモード切替回路２０２から出力され、システムがリセットされる。

他方、もし図９のように、この所定の期間内で、電源電圧ＶＤＤ１が第１検出レベルより上昇した場合、モード切替回路２０２は、所定期間内で検知信号のロウレベルへの立ち下がりを検知し、リセット信号の出力を停止する。また、所定期間以内に検知信号がロウレベルに立ち下がったことをＣＰＵ１１１が検出し、ラッチ回路２０１に対してリセット信号を送信する。このことにより、ラッチ回路２０１がリセットされ、制御信号ＣＮＴＬ２がロウレベルとなる。そして、モード切替回路２０２が検知信号に応じて割込み信号を出力可能な状態となる。つまり、電圧検出システム２００は再び割込みモードとなり、時刻ｔ１以前と同じ状態に戻る。

なお、モード切替回路２０２が上記のような動作を行う場合、モード切替回路２０２が遅延回路を有するようにしてもよい。そして、制御信号ＣＮＴＬ１がロウレベル、制御信号ＣＮＴＬ２がハイレベルの場合に、検知信号をこの遅延回路に経由させ、リセット信号として出力させるようにしてもよい。

また、モード切替回路２０２が、ハイレベルの検知信号を所定の期間をカウントするカウンターを有し、カウント期間後にリセット信号を出力するようにしてもよい。

このような構成により、データ退避処理が終了後で電源電圧ＶＤＤ１が検出レベルより低い場合でも、直ぐにシステムをリセットするのではなく、任意の期間電圧上昇を待つことが可能になる。

１００、２００ 電圧検出システム
１０１ ラダー抵抗
１０２ 比較電圧生成回路
１０３ 比較電圧選択回路
１０４ コンパレータ
１０５ 電圧生成回路
１０６ 割込み制御回路
１０７ リセット制御回路
１０８ クロック選択回路
１０９ データ選択回路
１１０、２０１ ラッチ回路（ＦＦ）
１１１ ＣＰＵ
１１２ データバス
１１３ 電圧選択回路
１１４ 設定レジスタ
２０２ モード切替回路

Claims (8)

1. 割込み信号によりＣＰＵにシステム情報の退避処理を行わせることが可能な割込みモードと、リセット信号によりシステムをリセットすることが可能なリセットモードと、を有する電圧検出システムの制御方法であって、
   第１の検出レベル及び前記第１の検出レベルより低電圧の第２の検出レベルを設定し、
   電源電圧が前記第１の検出レベルより高い場合、第１のラッチ回路を第１の状態として、前記電圧検出システムを前記割込みモードに設定し、且つ、第２のラッチ回路を第１の状態として、前記電源電圧が前記第１の検出レベルとなるのを検知し、
   前記電源電圧が前記第１の検出レベル以下となった場合、前記割込み信号を生成し、且つ、前記第１のラッチ回路を第１の状態から第２の状態とすることで、前記電圧検出システムを前記リセットモードに設定し、且つ、前記第２のラッチ回路を第１の状態から第２の状態として、前記電源電圧が前記第２の検出レベルとなるのを検知し、
   前記リセットモード時に、前記電源電圧が前記第２の検出レベル以下となった場合、前記リセット信号を生成する
   電圧検出システムの制御方法。
2. 前記第２の検出レベルは、前記電源電圧が前記ＣＰＵの動作保証電圧になった場合の電圧に対応する
   請求項１に記載の電圧検出システムの制御方法。
3. 前記第２のラッチ回路は、前記システム情報の退避処理が終了した後、前記ＣＰＵから送信されるリセット信号に応じて第２の状態から第１の状態となることができる
   請求項１に記載の電圧検出システムの制御方法。
4. 前記第１の検出レベル及び前記第２の検出レベルの設定は、前記ＣＰＵからのレジスタ設定データに応じて変更可能である
   請求項１〜請求項３のいずれか１項に記載の電圧検出システムの制御方法。
5. 割込み信号によりＣＰＵにシステム情報の退避処理を行わせることが可能な割込みモードと、リセット信号によりシステムをリセットすることが可能なリセットモードと、を有する電圧検出システムであって、
   第１の検出レベルの電圧と、前記第１の検出レベルの電圧より低い第２の検出レベルの電圧を生成する比較電圧生成回路と、
   電源電圧と、前記第１もしくは第２の検出レベルの電圧とを比較する比較器と、
   前記比較器の比較結果に応じて、前記電源電圧が前記第１の検出レベルの電圧より高い場合、第１の状態となり、前記電源電圧が前記第１の検出レベル以下となった場合、第１の状態から第２の状態となる第１のラッチ回路と、
   前記第１のラッチ回路が第１の状態で、前記電源電圧が前記第１の検出レベル以下となった場合、前記割込み信号を出力し、前記第１のラッチ回路が第２の状態で、前記電源電圧が前記第２の検出レベル以下となった場合、前記リセット信号を出力する制御回路と、
   前記電源電圧が前記第１の検出レベル以下となった場合、第１の状態から第２の状態となる第２のラッチ回路と、
   前記第２のラッチ回路が第１の状態のとき前記第１の検出レベルの電圧を選択して前記比較器に出力し、前記第２のラッチ回路が第２の状態のとき前記第２の検出レベルの電圧を選択して前記比較器に出力する比較電圧選択回路と、を有する
   電圧検出システム。
6. 前記第２の検出レベルは、前記電源電圧が前記ＣＰＵの動作保証電圧になった場合の電圧に対応する
   請求項５に記載の電圧検出システム。
7. 前記第２のラッチ回路は、前記システム情報の退避処理が終了した後、前記ＣＰＵから送信されるリセット信号に応じて第２の状態から第１の状態となることができる
   請求項５に記載の電圧検出システム。
8. 前記第１の検出レベル及び前記第２の検出レベルの設定は、前記ＣＰＵからのレジスタ設定データに応じて変更可能である
   請求項５〜請求項７のいずれか１項に記載の電圧検出システム。

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